KR20060055477A - 불휘발성 반도체 메모리 - Google Patents

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Abstract

본 발명은 플래시 메모리 디바이스 등의 불휘발성 메모리 디바이스에서 사용되는 플로팅 게이트 트랜지스터 구조체를 포함한다. 일실시예에서, 시스템은 CPU와 메모리 디바이스를 포함하는데, 메모리 디바이스는, 원주형 구조체들과, 그 구조체들 사이에 그 구조체들중 하나에 더 가깝게 삽입된 플로팅 게이트 구조체를 갖는 메모리 셀을 구비한 어레이를 포함한다. 다른 실시예에서, 메모리 디바이스(10)는, 소스/드레인 영역을 갖는 인접한 FET들과, 제1 간격만큼 하나의 FET의 소스/드레인 영역으로부터 이격되며 제2 간격만큼 대향하는 FET의 소스/드레인 영역으로부터 이격되어 배치되는 공통 플로팅 게이트 구조체를 구비한 메모리 셀을 포함하는 어레이를 포함한다. 또다른 실시예에서, 메모리 디바이스는, 기판 상에 원주형 구조체들을 배치하고, 그 구조체들 사이에 그 구조체들중 하나에 더 가깝게 플로팅 게이트를 삽입함으로써 형성된다.
플로팅 게이트 트랜지스터, 원주형 구조체, 메모리 셀, 내구성

Description

불휘발성 반도체 메모리{NON-VOLATILE SEMICONDUCTOR MEMORY}
본 발명은 일반적으로 반도체 메모리 장치에 관한 것으로, 특히 플래시 메모리 디바이스 등의 불휘발성 반도체 메모리 장치에서 사용되는 플로팅 게이트 트랜지스터 구조체에 관한 것이다.
플래시 메모리 디바이스는, 전력 소비가 적으며 액세스 시간이 빠르며 염가인 고밀도 불휘발성 메모리 디바이스이다. 따라서, 플래시 메모리 디바이스는, 고밀도 저장이 요구되지만 높은 전력 소모 또는 장치의 부가적인 무게로 인해 대용량 기억 장치 또는 디스크 드라이브를 지원할 수 없는 다양한 휴대 전자 기기에서 사용하기에 적합하다. 플래시 메모리의 부가적인 이점은, 인서키트 프로그램 능력(in-circuit programmability)을 제공한다는 점이다. 따라서, 플래시 메모리 디바이스는, 전자 기기 내의 회로 기판 내에 있는 상태로 소프트웨어 제어 하에서 재 프로그래밍이 가능하다.
도 1은 종래 기술에 따른 플래시 메모리 셀(10)을 나타낸 도면이다. 플래시 메모리 셀(10)은, 기판(12), 한 쌍의 소스/드레인 영역(14), MOS 채널 영역(16) 위에 배치된 플로팅 게이트(18), 및 플로팅 게이트(18) 위에 배치된 제어 게이트(20)를 구비한 금속 산화물 반도체(MOS) 구조체를 갖는다. 산화물 구조체(22)는 플로 팅 게이트(18)와 채널 영역(16)을 분리하며, 또한 플로팅 게이트(18)와 제어 게이트(20)도 분리한다. 도시된 디바이스에서는, 기판(12)은 P형 불순물로 도핑되며, 소스/드레인 영역(14)은 N형 불순물로 도핑된다.
메모리 셀(10)은, 소스 전압 VS를 제로 또는 접지 전위로 유지하면서, 포지티브의 게이트 전압 VCG 및 포지티브의 드레인 전압 VD를 디바이스(10)에 충분하게 인가함으로써 프로그래밍될 수 있다. 전하가 소스/드레인 영역(14)으로부터 플로팅 게이트(18)로 이동하면 디바이스(10)는 논리 상태 "0"으로 된다. 이와 달리, 플로팅 게이트(18)에 전하가 거의 존재하지 않거나 없는 경우, 논리 상태 "1"이 디바이스(10)에 저장된다.
디바이스(10)의 상태를 판독하기 위해, 사전설정된 크기의 포지티브의 전압 VCG가 제어 게이트(18)에 인가되며, VD는 포지티브로 유지된다. 제어 게이트(18)에 인가되는 전압이 디바이스(10)를 턴 온시키기에 충분한 경우, 전류는 한쪽의 소스/드레인 영역(14)으로부터 다른 쪽의 소스/드레인 영역(14)으로 흐르며 이는 다른 외부 회로에 의해 검출되어 논리 상태 "1"을 가리킬 수 있다. 이에 대응하여, 디바이스(10)가 턴 온되는 것을 방지하기에 충분한 전하가 플로팅 게이트(18)에 존재하는 경우, 논리 상태 "0"이 판독된다. VCG가 네거티브 전위로 유지되는 동안 소스/드레인 영역(14)에 포지티브의 소스 전압 VS를 인가함으로써 디바이스(10)로부터 논리 상태가 소거될 수 있다. 디바이스(10)는 논리 상태 "1"로 되어 소거 사이클 을 따라간다.
전술한 플래시 메모리 셀(10)은 메모리 디바이스에 논리 상태를 저장하기에 매우 효율적이기는 하지만, 메모리 셀(10)의 프로그래밍 효율성은 누적되는 프로그램/소거 사이클의 수가 증가함에 따라 저하되는 것이 관찰되어 왔다. 따라서, 프로그램/소거 사이클 수가 한계 값(이는 셀(10)에 대한 내구성 한계라 칭함)을 초과한 후에는 셀(10)에는 오류가 발생할 수 있다. 셀(10)이 단 한번만 프로그래밍되는 경우 내구성 한계는 비교적 중요하지 않지만, 디바이스(10)가 여러번 소거되고 재프로그래밍되는 경우 이는 매우 중요한 문제일 수 있다. 프로그래밍 효율성의 저하는 열전자에 기인한 것으로 여겨지는데, 이 열 전자는, 프로그래밍 사이클 동안 플로팅 게이트(18)와 기판(12)을 분리하는 비교적 얇은 산화물층 내에 트래핑되는데, 이는 산화물층을 영구히 손상시킨다. 또한, 소거 사이클 동안 매우 높은 강도의 전계가 생성되는데, 이로 인해, 비교적 낮은 모멘텀을 갖는 정공이, 플로팅 게이트(18)와 기판(12)을 분리하는 산화물층 내에 트래핑되어 간다. 셀(10)에 프로그램/소거 사이클이 반복됨에 따라, 트래핑된 정공이 산화물층 내에 축적되며, 이에 따라 판독 사이클 동안 인가되는 전계가 저하되게 된다.
플래시 메모리 셀(10)의 저하의 정성적인 영향(qualitative effects)이 도 2-4에 도시된다. 도 2는, 사이클이 행해지지 않은 플래시 메모리 셀(10)의 성능과, 실질적인 수의 소거 및 프로그래밍 사이클을 행한 후의 셀(10)의 성능을 비교한 도면이다. 도 2에 도시된 바와 같이, 사이클이 행해진 셀(10)에 대한 소스/드 레인 전류 IDS는, 필적하는 고정된 제어 게이트 전압 VCG에 대해, 사이클이 행해지지 않은 셀(10)로부터 얻어지는 것보다 현저히 낮다. 이에 따라, 판독 사이클 동안 논리 상태의 판정에는 사이클이 행해진 셀(10) 내의 저하된 소스/드레인 전류로 인해 악영향이 끼쳐진다. 이 영향에 대해서는 도 3에 또한 도시되어 있으며, 여기서 셀(10)의 소스/드레인 전류 IDS는, 셀(10)에 대한 사이클 수가 누적됨에 따라 꾸준하게 감소하는 것으로 관찰된다. 도 3은, 셀(10)에 대한 내구성 한계가 대략 105 과 106 사이클 사이에 발생할 수도 있는 것을 나타낸다.
도 4는, 프로그램/소거 사이클 수가 증가함에 따라, 셀(10)에 대한 임계 전압 VT가 변화하는 것을 나타낸 도면이다. 임계 전압 VT는 판독 사이클 동안 셀(10)을 턴 온시키는데 요구되는 최소 전압으로 정의된다. 도 4에서, VT ,1은, 셀(10)의 플로팅 게이트가 충전될 때(논리 상태 "0"을 가리킴) 셀(10)을 턴 온시키는 데 요구되는 임계값에 대응하며, VT ,2는, 플로팅 게이트(18)가 충전되지 않을 때 셀(10)을 턴 온시키는데 요구되는 임계값에 대응한다. 따라서, VT ,1과 VT ,2 값 간의 차이는, 도 4에 도시된 바와 같이 임계 전압 "윈도우"로 정의된다. 셀(10)에 사이클이 행해짐에 따라, "윈도우"는 점차적으로 작아지게 되어, 셀(10)에 저장된 두 개의 논리 상태들 간의 구별이 더욱 어렵게 된다.
전술한 내구성 한계 문제에 대한 종래의 해결책중 하나로서, 소스를 향하여 비대칭적으로 위치된 플로팅 게이트와, 플로팅 게이트 위에 배치되며 또한 셀의 채널 영역 위에 바로 배치되는 제어 게이트를 갖는 플래시 메모리 셀을 들 수 있으며, 이에 대한 상세 사항은, 파반(Pavan) 등에 의한, 제목이 "Flash Memories-An Overview"(IEEE Proceedings, vol. 85, No. 8 pp. 1248-1271, 1997)인 논문에 개시되어 있다. 프로그래밍 및 소거 기능은 소스에 인접한 채널 영역 부분에서 발생하기 때문에, 게이트 산화물에 대한 손상은 이 채널 영역 부분에만 국한된다. 전술한 플래시 메모리 셀 구성에서는 내구성 한계가 어느 정도 확장되기는 하지만, 플로팅 게이트 아래의 산화물층에 대한 손상은 결과적으로 과도하게 되어 셀에 저장된 논리 상태를 더 이상 판독할 수 없게 된다.
종래의 다른 플래시 메모리 셀에서는 N-영역으로 둘러싸인 소스 영역을 포함함으로써, 셀이 소거될 때 발생하는 큰 전계 강도로부터 셀의 소스 접합을 더욱 보호한다. 이 구성에 존재하는 큰 문제점중 하나는, 소스 및 드레인 영역이 셀의 내구성을 증가시키도록 상호교환되지 않을 수 있다는 점이다. 또한, 비대칭적 구성으로 인해 플래시 메모리 디바이스의 전체적인 제조 비용이 증가하게 된다.
따라서, 본 기술 분야에는, 개선된 내구성 한계를 갖는 플래시 메모리 디바이스에 대한 필요성이 존재한다.
발명의 요약
본 발명은 플래시 메모리 디바이스 등의 불휘발성 반도체 메모리 디바이스에서 사용되는 플로팅 게이트 트랜지스터 구조체를 형성하기 위한 시스템, 장치 및 방법에 관한 것이다. 본 발명의 일 관점에서, 본 발명의 시스템은 중앙 처리 장치 (CPU)와, 프로세서에 결합되며 메모리 셀을 갖는 어레이를 구비한 메모리 디바이스를 포함하며, 메모리 셀 각각은, 제1 원주형 구조체 및 이격 배치된 제2 원주형 구조체와, 제1 원주형 구조체와 제2 원주형 구조체 사이에 제1 및 제2 원주형 구조체로부터 떨어져서 삽입되는 플로팅 게이트 구조체를 포함하며, 플로팅 게이트는 제1 및 제2 원주형 구조체중 선택된 하나에 더 가깝게 배치된다. 본 발명의 다른 관점에서, 메모리 디바이스는 메모리 셀을 갖는 어레이를 포함하며, 메모리 셀은, 각각의 소스/드레인 영역을 갖는 인접한 제1 및 제2 전계 효과 트랜지스터(FET)와, 제1 간격만큼 제1 FET의 소스/드레인 영역으로부터 이격되며 제2 간격만큼 제2 FET의 소스/드레인 영역으로부터 이격되어 배치되는 공통 플로팅 게이트 구조체를 포함한다. 본 발명의 또다른 관점에서, 복수의 상호접속된 메모리 셀을 구비한 메모리 디바이스를 형성하는 방법은, 기판 상에 제1 원주형 구조체를 배치시키는 단계와, 기판 상에 제1 원주형 구조체와 떨어져서 제2 원주형 구조체를 배치시키는 단계와, 제1 원주형 구조체 및 제2 원주형 구조체 사이에 게이트 구조체를 형성하는 단계와, 제1 원주형 구조체와 게이트 구조체 사이, 및 제2 원주형 구조체와 게이트 구조체 사이에 플로팅 게이트 구조체를 삽입하는 단계를 포함하며, 플로팅 게이트 구조체는 제1 원주형 구조체와 제2 원주형 구조체 중 선택된 하나에 더 가깝게 배치된다.
도 1은 종래 기술에 따른 플래시 메모리 셀의 단면도.
도 2는 사이클이 행해진 플래시 메모리 셀과 사이클이 행해지지 않은 플래시 메모리 셀에 대한 드레인/소스 전류 성능을 정성적으로(qualitatively) 비교한 그래프.
도 3은 플래시 메모리 셀에 대해 사이클 수가 증가함에 따라 드레인/소스 전류 성능의 저하를 정성적으로 나타낸 그래프.
도 4는 사이클 수가 증가함에 따라 플래시 메모리 셀의 전압 임계 윈도우가 좁아지는 것을 정성적으로 나타낸 그래프.
도 5는 본 발명의 실시예에 따른 컴퓨터 시스템(100)의 블럭도.
도 6은 본 발명의 다른 실시예에 따른 메모리 디바이스의 블럭도.
도 7은 본 발명의 실시예에 따른 메모리 셀 어레이의 부분적 개략도.
도 8은 본 발명의 실시예에 따른 메모리 셀 어레이 부분의 부분적 등거리 기법의 도면.
도 9는 본 발명의 실시예에 따른 메모리 어레이의 부분적 단면도.
도 10은 본 발명의 실시예에 따른 메모리 어레이의 부분적 평면도.
도 11은 본 발명의 다른 실시예에 따른 메모리 어레이 형성 방법의 단계를 나타내는 부분적 단면도.
도 12는 본 발명의 다른 실시예에 따른 메모리 어레이 형성 방법의 단계를 나타내는 부분적 단면도.
도 13은 본 발명의 다른 실시예에 따른 메모리 어레이 형성 방법의 단계를 나타내는 부분적 단면도.
도 14는 본 발명의 다른 실시예에 따른 메모리 어레이 형성 방법의 단계를 나타내는 부분적 단면도.
도 15는 본 발명의 다른 실시예에 따른 메모리 어레이 형성 방법의 단계를 나타내는 부분적 평면도.
도 16은 본 발명의 다른 실시예에 따른 메모리 어레이 형성 방법의 단계를 나타내는 부분적 단면도.
도 17은 본 발명의 다른 실시예에 따른 메모리 어레이 형성 방법의 단계를 나타내는 부분적 단면도.
본 발명은 일반적으로 반도체 메모리 디바이스에 관한 것으로, 특히 플래시 메모리 디바이스 등의 불휘발성 반도체 메모리 디바이스에서 사용되는 플로팅 게이트 트랜지스터 구조체에 관한 것이다. 본 발명의 소정의 실시예들의 특정 상세 사항의 대부분을 이하의 설명 및 도 5-17에 제시하여 이들 실시예들의 철저한 이해를 돕는다. 그러나, 당업자라면, 본 발명은 이하의 설명에 개시되는 몇몇 상세한 사항없이도 실시될 수 있음을 알 것이다. 또한, 이하의 설명에서는, 여러 실시예들에 관련된 도면들이 임의의 특정되거나 상대적인 물리적 치수를 반영하는 것으로 해석되어서는 않됨을 알 것이다. 대신에, 실시예들에 관련된 특정되거나 상대적인 치수가 기술되는 경우 이는 특허청구범위에 명확하게 기재되지 않는 한 제한적인 의미로 고려되어서는 않된다.
도 5는 도 6-17의 메모리 디바이스를 이용할 수도 있는 컴퓨터 시스템(100)의 실시예, 또는 본 발명에 따른 메모리 디바이스의 소정의 다른 실시예를 나타낸 도면이다. 컴퓨터 시스템(100)은, 특정 연산 또는 작업을 수행하기 위해 특정 소프트웨어를 실행시키는 등의 여러 연산 기능을 수행하는 프로세서(102)를 포함한다. 프로세서(102)는, 통상적으로 어드레스 버스, 제어 버스 및 데이터 버스를 포함하는 프로세서 버스(104)를 포함한다. 프로세서 버스(104)는 메모리 제어기(106)에 결합되며, 이는 다수의 다른 소자들에 결합된다. 프로세서(102)는 또한 전형적으로 프로세서 버스(104)를 통해 캐시 메모리(107)에 결합되는데 이 캐시 메모리(107)는 통상적으로 SRAM 디바이스이다.
메모리 제어기(106)는 어드레스 버스(110) 및 제어 버스(112)를 통해 동기적 랜덤 액세스 메모리(SDRAM) 디바이스(108)의 형태의 시스템 메모리에 결합된다. SDRAM 디바이스(108)의 외부 데이터 버스(113)는, 직접적으로 또는 메모리 제어기(106)를 통해 프로세서(102)의 데이터 버스에 결합된다.
메모리 제어기(106)는 또한 키보드 또는 마우스 등의 하나 이상의 입력 디바이스(114)에 결합되어 오퍼레이터가 컴퓨터 시스템(100)과 인터페이스할 수 있게 해준다. 전형적으로, 컴퓨터 시스템(100)은 또한, 메모리 제어기(106)를 통해 프로세서(102)에 결합된 하나 이상의 출력 디바이스(116)를 포함하는데, 이러한 출력 디바이스는 전형적으로 프린터 또는 비디오 단말기이다. 하나 이상의 데이터 저장 장치(118)도 또한 전형적으로 메모리 제어기(106)를 통해 프로세서(102)에 결합되어 데이터를 저장하거나 또는 외부 저장 매체(도시하지 않음)로부터 데이터를 검색한다. 전형적인 저장 장치(118)의 예로서, 하드 디스크 및 플로피 디스크, 테이프 카세트, 및 컴팩트 디스크 판독 전용 메모리(CD-ROM)를 들 수 있다. 최종적으로, 메모리 제어기(106)는, 기동시에 프로세서(102)에 의해 실행되는 BIOS 프로그램을 저장하기 위한 기본적 입출력(BIOS) 판독 전용 메모리(ROM) 디바이스(120)에 결합된다. 프로세서(102)는 BIOS ROM 디바이스(120)로부터 직접적으로 프로세서(102)를 실행시키거나, 혹은 BIOS ROM 디바이스(120)로부터 SDRAM 디바이스(108)로 BIOS 프로그램을 전달함으로써 BIOS 프로그램이 새도우된 후에 SDRAM 디바이스(108)로부터 프로세서(102)를 실행시킬 수도 있다. BIOS ROM 디바이스(120)는, 도 6-17의 메모리 디바이스에 도시된 본 발명의 실시예와 같은, 본 발명에 따른 불휘발성 메모리 디바이스인 것이 바람직하다. 본 발명에 따른 메모리 디바이스는 컴퓨터 시스템(100)에서 그 밖의 기능을 위해 또한 사용될 수도 있다.
도 6은 본 발명의 실시예에 따른 메모리 디바이스(200)의 블럭도로서, 도 5에 도시된 메모리(108)의 적어도 일부를 포함할 수 있다. 메모리 디바이스(200)는, 이하 상세히 설명하는 바와 같이 플로팅 게이트 FET 트랜지스터 디바이스를 구비한 메모리 셀을 포함하는 메모리 셀 어레이(210)를 포함한다. 메모리 디바이스(200)는 또한 메모리 셀 어레이(210) 내의 셀을 어드레싱하기 위한 복수의 게이트선 XG1, XG2, ..., XGN을 제공하는 x-게이트 디코더(230)를 포함한다. y-소스/드레인 디코더(240)는, 어레이(210) 내의 플로팅 게이트 FET 트랜지스터 셀의 제1 소스/드레인 영역을 액세스하기 위한 복수의 소스/드레인선 YD1, YD2, ..., YDN을 제공한다. x-소스/드레인 디코더(250)도 마찬가지로, 메모리 어레이(210) 내의 셀의 제2 소스/드레인 영역을 액세스하기 위한 복수의 데이터선 XS1, XS2, ..., XSN을 제공한다. x-소스/드레인 디코더(250)는 또한 감지 증폭기 및 입출력(I/O) 디바이 스를 포함하여, 메모리 셀 어레이(210)로부터 데이터를 판독, 기록 또는 소거한다. 메모리 디바이스(200)는 또한 어드레스 버스(140)(도 5 참조)로부터 어드레스 신호 A0,..., AN을 수신하는 어드레스 버퍼(220)를 포함한다. 어드레스 버퍼(220)는 x-게이트 디코더(230), y-소스/드레인 디코더(240) 및 x-소스/드레인 디코더(250)에 결합되어 메모리 셀 어레이(210) 내의 메모리 셀들에 대한 동작을 판독, 기록 및 소거하는 것을 제어한다.
도 7은 도 6에 도시된 바와 같은 메모리 셀 어레이(210)의 실시예를 나타낸 부분 개략도이다. 메모리 셀 어레이(210)는 셀(300AA)로부터 셀(300AN)로의 어레이(210)의 행을 따른 제1 방향으로 확장되며 실질적으로 유사한 구성을 갖는 복수의 인접한 상호접속된 메모리 셀들(300)을 포함한다. 어레이는 또한 셀(300NN)로 제1 방향으로 확장되는 행(300NA)으로의 제2 방향으로 또한 확장된다. 메모리 셀(300AA~300NN) 각각은, FET(310) 내의 소스 및 드레인 영역 간의 도통을 제어하는 전기적으로 분리된 플로팅 게이트를 갖는 한 쌍의 전계 효과 트랜지스터(FET)(310)를 포함한다. 각 셀(300AA~300NN) 내의 FET들(310)은 XG1, XG2, ..., XGN 등의 공통 게이트를 공유하며 원주형(columnar) 구조로 형성된다(상세 사항에 대해서는 후술함).
도 8은 도 7의 메모리 셀 어레이(210)의 일부를 나타낸 부분 등가도이다. 설명의 명확성을 위해, 어레이(210)의 메모리 셀들(300AA, 300AB)만을 도시하며, 이하의 설명에서는, 메모리 셀(300AA)에 대해서만 설명한다. 그러나, 어레이(210)는 실질적으로 유사한 구조를 갖는 실질적인 수의 셀을 포함하며, 이에 따라 어레 이(210)는 제1 방향(도 8에 도시된 바와 같은 "x" 방향), 및 제1 방향과 실질적으로 수직인 제2 방향(도 8에 도시된 바와 같은 "y" 방향)으로 확장됨을 알 것이다. 셀(300AA)은 p형 기판(320) 상에 형성된 한 쌍의 원주형 구조체(328A, 328B)를 포함한다. 원주형 구조체(328) 각각은 x 방향으로 기판(320)을 따라 연장되는 N+ 도전성을 갖는 물질로 구성된 제1 소스/드레인 영역(322)을 포함한다. 구조체(328A, 328B)는, 제1 소스/드레인 영역(322)에 인접하여 위치된 역시 N+ 도전성을 갖는 제2 소스/드레인 영역(326)을 더 포함한다. P-의 도전성을 갖도록 도핑된 물질로 이루어진 분리층(324)이 제1 소스/드레인 영역(322)과 제2 소스/드레인 영역(328) 사이에 삽입된다.
계속해서 도 8을 참조하면, 원주형 구조체(328A, 328B)가 이격되어 배치되어 게이트선 XG1이 구조체(328A, 328B) 사이에 위치되도록 한다. 플로팅 게이트(330)는 구조체(328A)와 게이트선 XG1 사이, 그리고 구조체(328B)와 게이트선 XG1 사이에 삽입된다. 플로팅 게이트(330)는 또한 게이트선 XG1 아래로 연장되고 또한 게이트선 XG1과 하부 기판(320) 사이에 삽입되어 구조체(328A)와 구조체(328B) 사이에 단일 제어 게이트(330)를 형성하게 된다. 플로팅 게이트(330)는, 게이트선 XG1과 플로팅 게이트(330) 사이에 삽입된 제1 유전체층(340)에 의해 게이트선 XG1으로부터 전기적으로 분리된다. 플로팅 게이트(330)는 또한, 플로팅 게이트(330)와 구조체(328A, 328B) 사이에 삽입된 제2 유전체층(350)에 의해 제1 구조체(328A) 및 제2 구조체(328B)로부터 전기적으로 분리된다. 플로팅 게이트(330)는 제1 구조체(328A)와 제2 구조체(328B) 사이에, 제2 구조체(328B)보다 제1 구조체(328A)에 보 다 가깝게 위치하게 된다(이하 상세히 기술함). 따라서, 실질적으로 제1 구조체(328A)에 인접하는 제2 유전체(350)의 일부는, 제2 구조체(328B)에 인접하는 제2 유전체(350)의 대응 부분보다 얇다. 그러나, 당업자라면, 제2 유전체(350)의 더 얇은 부분이 제2 구조체(328B)에 인접하여 위치될 수도 있으며, 반면에 제2 유전체(350)의 더 얇은 부분이 제1 구조체(328A)에 인접하여 위치될 수도 있음을 알 것이다. 플로팅 게이트(330)는 제조 공정 동안 어레이(210) 상에 피착되는 폴리실리콘 물질로 구성될 수 있다(이하 상세히 기술함). 제1 유전체층(340) 및 제2 유전체층(350)은 어레이(210)의 제조 동안 성장되거나 피착되는 실리콘 이산화물로 구성될 수 있는데, 그 밖의 유사한 유전체 물질도 또한 사용될 수 있다.
제1 구조체(328A)의 제2 소스/드레인 영역(326A), 및 제2 구조체(328B)의 제2 소스/드레인 영역(326B)은, 어레이(210)의 하부 토폴로지로부터 실질적으로 전기적으로 분리된 금속 또는 그 밖의 배선으로 구성된 데이터선 YD1에 의해 상호접속된다. 따라서, 도 8에 도시된 바와 같은 어레이(210) 위에는, 데이터선 YD1이 제1 구조체(328A) 및 제2 구조체(328B)에 접속되도록 하기 위해 유전체 물질 내에 에칭된 컨택트 관통 구멍을 포함하는 유전체 재료층(도시하지 않음)이 배치될 수 있다.
도 9는 도 8의 단면선 9-9로부터 본 메모리 어레이(210)의 부분 단면도로서, 이는 도 8에 도시된 x방향과 일반적으로 평행하게 보인다. 전술한 바와 같이, 플로팅 게이트(330)는 제2 유전체층(350)의 서로 다른 두께에 의해 제1 구조체(328A) 및 제2 구조체(328B)로부터 분리되어 있다. 따라서, 제1 구조체(328A)는 제1 간격 d1만큼 플로팅 게이트(330)로부터 이격되어 있으며, 제2 구조체(328B)는 제2 간격 d2만큼 플로팅 게이트(330)로부터 이격되어 있는데, 여기서 제1 간격 d1은 제2 간격 d2보다 작다. 특정 실시예에서, 제2 간격 d2는 제1 간격 d1의 대략 2배이다. 다른 특정 실시예에서, 플로팅 게이트(330)는 약 0.1㎛의 높이 d3을 가지며, 약 33Å의 제1 간격 d1 및 약 66Å의 제2 간격 d2만큼 제1 및 제2 구조체(328A, 328B)로부터 이격되어 있다.
도 10은 도 9에 도시된 메모리 어레이(210)의 부분 평면도이다. 특히, 셀(300AA)은 약 2F의 y-방향으로 연장되는 피치와, 약 2F의 x-방향으로 연장되는 피치를 가지는데, 여기서 F는 최소 리소그래픽 특성 사이즈와 관련된 특성 수치이다. 따라서, 단일 데이터 비트에 대응하는 논리 상태는 약 4F2의 영역 내에 저장되는 것이 바람직할 수 있다. 이는 DRAM 메모리 어레이에서 공통적으로 발견되는 널리 공지된 폴드형 어레이 아키텍처에 대한 8F2의 특성 사이즈에 바람직하게 비교된다.
전술한 실시예는 종래 기술에 비한 또다른 이점을 제공한다. 예를 들어, 도 9를 다시 참조하면, 프로그래밍 및 소거 기능은, 유전체층(350)의 일반적으로 더 얇은 부분에 의해 플로팅 게이트(330)로부터 떨어져 있는 제1 구조체(328A) 상에서 수행되기 때문에, 더 얇은 산화물층 내의 전하 트래핑은, 판독 동작 동안 유전체층(350)의 일반적으로 더 얇은 부분에 인접하게 위치된 대응하는 제2 구조체(328B)에 미세한 영향만을 끼칠 것이다.
도 11-16은 본 발명의 다른 실시예에 따른 메모리 어레이 형성 방법의 단계들을 예시하는 부분 단면도이다. 우선 도 11을 참조하면, 실리콘으로 형성되고 P형 도전성으로 도핑된 기판(320)을 개시 물질로서 이용한다. 제1 소스/드레인 영역(322)을 기판(320) 상에 형성한다. 영역(322)은 원하는 N+ 도전성을 얻기 위해 이온 주입 공정 또는 그 밖의 유사한 공정에 의해 기판(320) 상에 형성될 수 있다. 이와 달리, N+ 실리콘의 에피택셜층이 기판(320)의 표면 상에서 성장될 수 있다. 그 후, 원하는 두께로의 P- 실리콘의 에피택셜 성장에 의해 제1 소스/드레인 영역(322) 상에 분리층(324)을 형성할 수 있다. N+ 실리콘의 다른 에피택셜 성장에 의해 분리층(324) 상에 제2 소스/드레인층(326)을 형성할 수 있다. 제2 소스/드레인층(326)의 노출된 면 상에 실리콘 산화물로 구성된 패드층(400)을 형성할 수 있으며, 패드층(400) 위에는 실리콘 질화물로 구성된 패드층(420)을 배치할 수 있다.
이제 도 12를 참조하면, 도 11에 도시된 구조체 내에, 복수의 제1 트렌치(440) 및 복수의 제2 트렌치(460)를 형성한다. 도 11에 도시된 구조체 내에 y- 방향에 거의 수직이며 또한 실질적으로 서로 평행한 방향으로 제1 트렌치(440) 및 제2 트렌치(460)를 형성한다. 제1 트렌치(440) 및 제2 트렌치(460)는 p-기판 층(320)에 대하여 구조체 내로 아래로 돌출된다. 제1 트렌치(440) 및 제2 트렌치(460)는 포토레지스트층으로 도 11에 도시된 구조체의 노출된 면을 패터닝함으로써 형성되어 제1 트렌치(440) 및 제2 트렌치(460)의 원하는 위치와 일치하는 노출면 부분을 갖는 에칭 배리어를 형성할 수 있다. 노출면 부분 아래의 기판 재료는 플라즈마 에칭 방법, 또는 본 기술 분야에 공지된 웨트 에칭 방법에 의해 제거될 수 있다.
계속해서 도 12를 참조하면, 제1 트렌치(440) 및 제2 트렌치(460)는, 산화 공정을 통해 제1 트렌치(440) 및 제2 트렌치(460) 내에 성장되거나, 혹은 그 밖의 공지된 방법에 의해 제1 트렌치(440) 및 제2 트렌치(460) 내에 피착되는 실리콘 이산화물(480)로 실질적으로 채워진다. 제1 트렌치(440) 및 제2 트렌치(460) 사이에 위치된 물질(도 12 참조)은, 도 13에 도시된 바와 같이, 포토레지스트(도시하지 않음)의 다른 에칭 스톱층을 형성하고, 보이드(500)를 형성하기 위한 웨트 또는 플라즈마 에칭 방법에 의해 제거된다. 실리콘 이산화물 물질을 포함하는 바닥부(510)를 산화, 혹은 그 밖의 공지된 피착 공정에 의해 형성하여 제2 유전체층(350)을 형성한다.
이제 도 14를 참조하면, 도 13의 구조체 위에 폴리실리콘층(520)을 형성하는데, 이는 도 13의 각 보이드(500) 내로 아래로 확장된다. 폴리실리콘층(520)은 여러 공지된 방법에 의해 이 구조체 상에 피착될 수 있다. 그 후 폴리실리콘층(520)을 산화 공정에 노출시킴으로써 폴리실리콘층(520) 상에 산화물층(530)을 형성한다. 그 후, 여러 공지된 폴리실리콘 또는 금속 침착 방법에 의해 산화물층(530) 상에 폴리실리콘 또는 금속층(540)을 형성할 수 있다.
도 15는 y 방향으로 확장되는 실질적으로 평행한 복수의 그루브(520)의 형성을 나타낸 부분 평면도이다. 그루브(520)는 도 14에 도시된 구조체를 선택적으로 에칭함으로써 형성되어 폴리실리콘 또는 금속 배선(530)이 그루브(520)를 가로질러 연장된다. 배선(530)은, 도 8-10과 관련하여 상세히 기술한 바와 같이 게이트선 XG1, XG2, ..., XGN을 형성한다. 그 후, 도 16에 상세히 나타낸 바와 같이, 폴리실리콘층(520), 산화물층(530) 및 폴리실리콘 또는 금속층(540)을 상부면(540)으로부터 제거할 수 있다. 층(520, 530, 540)은 화학 기계적 평탄화 기법을 이용하여 제거될 수 있다.
도 17을 참조하면, 표면 산화물층(550)을 표면(550) 상에 피착하며 포토레지스트(도시하지 않음)를 이용하여 패터닝하여 에칭 스톱층을 형성하며 이에 따라 표면 산화물층(550)을 통해 제2 소스/드레인 영역(326)으로 확장되는 복수의 돌출부(590)가 형성된다. 그 후, 표면 산화물층(550) 상에 각 돌출부(590) 내로 아래로 확장되는 금속층(570)을 피착하여 제2 소스/드레인 영역(326)에 전기적으로 결합시켜서, 도 8-10과 관련하여 상세하게 설명한 데이터선 YD1, YD2, ..., YDN을 형성한다.
전술한 바로부터, 설명을 위해 본 발명의 특정 실시예들을 본 명세서에 기술하였지만 본 발명의 정신 및 범주를 벗어나지 않고 다양한 변경을 행할 수 있음을 알 것이다. 예를 들면, 본 발명의 일실시예에서 나타낸 소정의 특성들은 다른 실시예에도 마찬가지로 포함될 수 있다. 따라서, 본 발명은 이하의 특허청구범위를 제외하고는 전술한 실시예의 설명에 의해 한정되지 않는다.

Claims (32)

  1. 컴퓨터 시스템에 있어서,
    중앙 처리 장치(CPU)와,
    프로세서에 결합된 적어도 하나의 메모리 디바이스
    를 포함하며,
    상기 메모리 디바이스는 원하는 논리 상태를 저장하기 위한, 행 및 열로 배열된 메모리 셀을 갖는 어레이를 포함하며,
    상기 메모리 셀 각각은, 제1 원주형 구조체 및 이격 배치된 제2 원주형 구조체와, 상기 제1 원주형 구조체와 상기 제2 원주형 구조체 사이에, 상기 제1 원주형 구조체와 상기 제2 원주형 구조체로부터 떨어져서 삽입되는 플로팅 게이트 구조체를 포함하며, 상기 플로팅 게이트는 상기 제1 원주형 구조체 및 상기 제2 원주형 구조체중 선택된 하나에 더 가깝게 배치되어 있는 컴퓨터 시스템.
  2. 제1항에 있어서,
    상기 메모리 디바이스는, 상기 플로팅 게이트 구조체 내에 위치하며 상기 플로팅 게이트 구조체와 전기적으로 분리된 게이트선과, 상기 제1 및 제2 원주형 구조체를 결합시키는 제1 소스/드레인 영역 및 제2 소스/드레인 영역을 더 포함하는 컴퓨터 시스템.
  3. 제2항에 있어서,
    상기 제1 및 제2 소스/드레인 영역은 제1 도전성을 갖는 반도체 물질을 포함하는 컴퓨터 시스템.
  4. 제3항에 있어서,
    상기 제1 및 제2 소스/드레인 영역 사이에 삽입된 반도체 물질로 이루어진 분리층을 더 포함하며, 상기 분리층은 제2 도전성을 갖는 컴퓨터 시스템.
  5. 제3항에 있어서,
    상기 제1 및 제2 소스/드레인 영역은 실리콘을 포함하며, 상기 제1 도전성은 N+ 도전성인 컴퓨터 시스템.
  6. 제4항에 있어서,
    상기 분리층은 실리콘을 포함하며, 상기 제2 도전성은 P-도전성인 컴퓨터 시스템.
  7. 제2항에 있어서,
    상기 메모리 디바이스는 상기 제1 소스/드레인 영역, 상기 제2 소스/드레인 영역 및 상기 게이트선 각각에 결합된 디코더를 더 포함하는 컴퓨터 시스템.
  8. 제7항에 있어서,
    상기 디코더에 결합된 어드레스 버퍼를 더 포함하는 컴퓨터 시스템.
  9. 제1항에 있어서,
    어드레스 버스, 데이터 버스 및 제어 버스를 더 포함하며, 상기 제어 버스는 상기 CPU를 상기 적어도 하나의 메모리 디바이스에 결합시키는 컴퓨터 시스템.
  10. 제9항에 있어서,
    상기 어드레스 버스, 상기 데이터 버스 및 상기 제어 버스에 결합된 시스템 제어기를 더 포함하는 컴퓨터 시스템.
  11. 제10항에 있어서,
    입출력 모듈에 결합되는 키보드, 마우스, 디스플레이 디바이스 및 모뎀중 적어도 하나를 더 포함하는 컴퓨터 시스템.
  12. 제9항에 있어서,
    외부 보조 대용량 기억 장치를 더 포함하는 컴퓨터 시스템.
  13. 반도체 메모리 디바이스에 있어서,
    원하는 논리 상태를 저장하기 위한 메모리 셀을 갖는 어레이
    를 포함하며,
    상기 메모리 셀 각각은, 각각의 소스/드레인 영역을 갖는 인접한 제1 및 제2 전계 효과 트랜지스터(FET)와, 제1 간격만큼 상기 제1 FET의 소스/드레인 영역으로부터 이격되며 제2 간격만큼 상기 제2 FET의 소스/드레인 영역으로부터 이격되어 배치되는 공통 플로팅 게이트 구조체를 포함하며, 상기 제1 간격은 상기 제2 간격보다 작은 반도체 메모리 디바이스.
  14. 제13항에 있어서,
    상기 각각의 소스/드레인 영역 각각은 제1 소스/드레인 영역 및 이격된 제2 드레인 영역을 더 포함하며, 상기 제2 드레인 영역은 하부 기판으로부터 위로 확장되는 원주형 구조체로 구성되며, 상기 제1 소스/드레인 영역과 상기 제2 드레인 영역 사이에 분리층이 삽입되는 반도체 메모리 디바이스.
  15. 제14항에 있어서,
    상기 제1 소스/드레인 영역 및 상기 제2 드레인 영역은 N+ 도전성을 갖는 반도체 물질로 구성되며, 상기 분리층은 P- 도전성을 갖는 반도체 물질로 구성된 반도체 메모리 디바이스.
  16. 제13항에 있어서,
    상기 공통 플로팅 게이트 구조체는 폴리실리콘으로 구성된 반도체 메모리 디 바이스.
  17. 제13항에 있어서,
    상기 제2 간격은 상기 제1 간격의 약 두 배인 반도체 메모리 디바이스.
  18. 제13항에 있어서,
    상기 제1 간격은 약 30Å인 반도체 메모리 디바이스.
  19. 제13항에 있어서,
    상기 어레이는, 제1 방향으로 연장되며 상기 제1 및 제2 FET의 제2 소스/드레인 영역을 결합시키는 드레인선을 더 포함하며, 상기 제1 및 제2 FET의 제1 소스/드레인 영역은 상기 제1 방향에 수직인 제2 방향으로 연장되는 반도체 메모리 디바이스.
  20. 제19항에 있어서,
    상기 어레이는 상기 제2 방향으로 연장되는 게이트선을 더 포함하는 반도체 메모리 디바이스.
  21. 제20항에 있어서,
    상기 드레인선, 상기 제1 소스/드레인 영역 및 상기 게이트선 각각에 결합되 는 디코더를 더 포함하는 반도체 메모리 디바이스.
  22. 복수의 상호접속된 메모리 셀을 구비한 메모리 디바이스를 형성하는 방법에 있어서,
    상기 메모리 셀 각각에는,
    기판 상에 제1 원주형 구조체를 배치시키는 단계와,
    상기 기판 상에 상기 제1 원주형 구조체와 떨어져서 제2 원주형 구조체를 배치시키는 단계와,
    상기 제1 원주형 구조체 및 상기 제2 원주형 구조체 사이에 게이트 구조체를 형성하는 단계와,
    상기 제1 원주형 구조체와 상기 게이트 구조체 사이, 및 상기 제2 원주형 구조체와 상기 게이트 구조체 사이에 플로팅 게이트 구조체를 삽입하는 단계
    가 수행되며,
    상기 플로팅 게이트 구조체는 상기 제1 원주형 구조체와 상기 제2 원주형 구조체 중 선택된 하나에 더 가깝게 배치되는 메모리 디바이스 형성 방법.
  23. 제22항에 있어서,
    상기 기판 상에 제1 및 제2 원주형 구조체를 배치시키는 단계는, 제1 도전성을 갖도록 도핑된 실리콘 기판 상에 상기 제1 및 제2 원주형 구조체를 배치시키는 단계를 더 포함하는 메모리 디바이스 형성 방법.
  24. 제23항에 있어서,
    상기 제1 도전성을 갖도록 도핑된 실리콘 기판 상에 상기 제1 및 제2 원주형 구조체를 배치시키는 단계는, 상기 기판을 P형 도전성을 갖도록 도핑하는 단계를 포함하는 메모리 디바이스 형성 방법.
  25. 제22항에 있어서,
    상기 기판 상에 제1 및 제2 원주형 구조체를 배치시키는 단계는,
    상기 기판 상에 제1 도전성을 갖는 제1 소스/드레인 영역을 형성하는 단계와,
    상기 제1 소스/드레인 영역에 근접하며 상기 제1 도전성을 갖는 제2 소스/드레인 영역을 형성하는 단계와,
    상기 제1 소스/드레인 영역과 상기 제2 소스/드레인 영역 사이에 분리층을 삽입하는 단계를 더 포함하는 메모리 디바이스 형성 방법.
  26. 제25항에 있어서,
    상기 제1 도전성을 갖는 제1 소스/드레인 영역을 형성하는 단계는, N+ 도전성을 갖는 소스/드레인 영역을 형성하는 단계를 포함하는 메모리 디바이스 형성 방법.
  27. 제25항에 있어서,
    상기 제1 소스/드레인 영역에 근접하여 제2 소스/드레인 영역을 형성하는 단계는, 상기 제2 소스/드레인 영역 위에 N+ 도전성을 갖는 소스 드레인 영역을 형성하는 단계를 포함하는 메모리 디바이스 형성 방법.
  28. 제25항에 있어서,
    상기 제1 소스/드레인 영역과 상기 제2 소스/드레인 영역 사이에 분리층을 삽입하는 단계는, 상기 제1 소스/드레인 영역과, 상기 제2 소스/드레인 영역 사이에 제2 도전성을 갖는 층을 형성하는 단계를 포함하는 메모리 디바이스 형성 방법.
  29. 제28항에 있어서,
    상기 제1 소스/드레인 영역과, 상기 제2 소스/드레인 영역 사이에 제2 도전성을 갖는 층을 형성하는 단계는, 상기 제1 소스/드레인 영역과 상기 제2 소스/드레인 영역 사이에 P- 도전성으로 도핑된 층을 형성하는 단계를 포함하는 메모리 디바이스 형성 방법.
  30. 제22항에 있어서,
    상기 제1 원주형 구조체와 상기 게이트 구조체 사이, 및 상기 제2 원주형 구조체와 상기 게이트 구조체 사이에 플로팅 게이트 구조체를 삽입하는 단계는, 상기 플로팅 게이트 구조체와, 상기 제1 및 제2 원주형 구조체 사이에 절연층을 배치하 는 단계를 더 포함하는 메모리 디바이스 형성 방법.
  31. 제30항에 있어서,
    상기 플로팅 게이트 구조체와, 상기 제1 및 제2 원주형 구조체 사이에 절연층을 배치하는 단계는, 상기 제1 원주형 구조체와 상기 플로팅 게이트 사이에 제1 두께를 갖는 제1 절연층을 형성하는 단계와, 상기 제2 원주형 구조체와 상기 플로팅 게이트 구조체 사이에 제2 두께를 갖는 제2 절연층을 형성하는 단계를 포함하며, 상기 제1 두께는 상기 제2 두께보다 얇은 메모리 디바이스 형성 방법.
  32. 제25항에 있어서,
    상기 제1 원주형 구조체의 상기 제2 소스/드레인 영역 및 상기 제2 원주형 구조체의 상기 제2 소스/드레인 영역을 드레인선으로 결합시키는 단계를 더 포함하는 메모리 디바이스 형성 방법.
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