DE4205729C2 - Halbleiterspeicher, dessen Speicherzellen zwei Feldeffekttransistoren mit einem gemeinsamen Floating-Gate aufweisen und Verfahren zu seinem Betrieb - Google Patents

Description

Die Erfindung bezieht sich auf einen Halbleiterspeicher nach dem Oberbegriff des Patentanspruchs 1 und auf Verfahren zu seinem Betrieb.

Ein Halbleiterspeicher gemäß dem Oberbegriff des Patentan­ spruchs 1 ist aus Anil Gupta et al.: "5-V-only EE-PROM- springboard for autoprogrammable systems", Electronics, 10. Februar 1982, Seiten 121-125 bekannt. Er enthält Speicher­ zellen mit jeweils vier Feldeffekttransistoren, von denen zwei als Doppel-Polysilizium-Gate-NMOS-Transistoren ausgebil­ det sind. Letztere weisen Polysilizium-Steuergates auf, die ein beiden Transistoren gemeinsames Polysilizium-Floating- Gate überdecken. Der Teilbereich des Floating-Gates, der le­ diglich durch eine extrem dünne Isolierschicht von etwa 10 nm von einem Anschlußgebiet eines Feldeffekttransistors getrennt ist, befindet sich hier lediglich oberhalb des Draingebiets des einen Transistors. Beim Anlegen hinreichend großer Span­ nungen an das Draingebiet und das Floating-Gate können Elek­ tronen aus der Kanalregion dieses Transistors durch die ex­ trem dünne Isolierschicht auf das Floating-Gate gelangen und umgekehrt. Die auf diese Weise auf dem Floating-Gate erzeugte Ladung verschiebt die Einsatzspannung des anderen, über das Floating-Gate gekoppelten Transistors, was zur Speicherung einer binären Größe in der Speicherzelle benutzt wird. Um beim Auslesen der Zelle die ausgelesene Information nicht zu verfälschen, benötigt man jedoch vier Feldeffekttransistoren pro Speicherzelle, was zu einem relativ großen Bedarf an Halbleiterfläche führt.

In der US 4 924 278 A ist ein Halbleiterspeicher mit in Zei­ len und Spalten angeordneten Speicherzellen beschrieben. Je zwei Feldeffekttransistoren weisen ein gemeinsames. Floating- Gate auf, wobei oberhalb desselben ein Steuergate angeordnet ist. Das Floating-Gate ist in einem Teilbereich durch eine dünne Isolierschicht von einem Anschlußgebiet eines der Fel­ deffekttransistoren getrennt und außerhalb dieses Teilbe­ reichs durch einen größeren Abstand von der Oberfläche des Halbleiterkörpers getrennt, der durch eine Gateisolations- Teilschicht bewirkt wird. Der Teilbereich des gemeinsamen Floating-Gate erstreckt sich über die Source-Gebiete beider Feldeffekttransistoren. Die Draingebiete beider Feldeffekt­ transistoren sind jeweils voneinander getrennt.

In der US 5 027 171 A ist ein Halbleiterspeicher mit in Zei­ len und Spalten angeordneten Speicherzellen beschrieben, die jeweils mit zwei Feldeffekttransistoren mit einem gemeinsamen Floating-Gate in einem Halbleiterkörper integriert sind.

In der EP 0 420 822 A1 ist ein Halbleiterspeicher mit in Zei­ len und Spalten angeordneten Speicherzellen beschrieben, der einen Feldeffekttransistor mit einem Floating-Gate und ein darüber angeordnetes Steuergate aufweist. Das Floating-Gate ist in einem Teilbereich durch eine dünne Isolationsschicht von einem der Anschlußgebiete des Feldeffekttransistors ge­ trennt und außerhalb dieses Teilbereichs durch eine Gateiso­ lations-Teilschicht durch einen größeren Abstand von der Oberfläche des Halbleiterkörpers getrennt.

Der Erfindung liegt die Aufgabe zugrunde, einen Halbleiter­ speicher der eingangs genannten Art und ein Verfahren zu seinem Betrieb anzugeben, wobei der Halbleiterspeicher einen möglichst geringen Bedarf an Halbleiterfläche aufweist. Das wird erfindungsgemäß durch eine Ausbildung nach dem kennzeichnen­ den Teil des Patentanspruchs 1 bzw. durch ein Verfahren zu seinem Betrieb nach dem Patentanspruch 3 erreicht.

Der mit der Erfindung erzielbare Vorteil besteht insbesondere darin, daß lediglich zwei Feldeffekttransistoren pro Speicher­ zelle vorgesehen sind. Weiterhin werden nicht binäre Größen, sondern Analogwerte in Form von Ladungspaketen auf den Floa­ ting-Gates der Speicherzellen gespeichert, wobei diese Analog­ werte beim Auslesen durch eine Bewertung der Zellenströme über einen Schwellenwert wieder eindeutig in binäre Größen umge­ setzt werden.

Eine bevorzugte Ausgestaltung der Erfindung ist im Patentan­ spruch 2 angegeben. Die Patentansprüche 3 bis 9 sind auf vor­ teilhafte Verfahren zum Betrieb eines Halbleiterspeichers nach der Erfindung gerichtet.

Im folgenden wird die Erfindung anhand der Zeichnung näher er­ läutert. Dabei zeigt:

Fig. 1 eine Speicherzelle eines Halbleiterspeichers nach der Erfindung,

Fig. 2 das Schaltbild der Speicherzelle nach Fig. 1 ein­ schließlich der zugeordneten Zeilen- und Spaltenlei­ tungen und

Fig. 3 eine aus n Speicherzellen bestehende Spalte des Halb­ leiterspeichers nach der Erfindung.

Das in Fig. 1 dargestellte Ausführungsbeispiel einer Speicher­ zelle ist in einen lateral rechteckig begrenzten Teil 1 eines Körpers aus p-leitendem Halbleitermaterial, zum Beispiel Sili­ zium, integriert. Ein streifenförmiges, n⁺-leitendes Halblei­ tergebiet 2, das parallel zur Kante 3 des Teils 1 an der Ober­ fläche des Halbleiterkörpers verläuft, bildet die zusammenhän­ genden Sourcegebiete zweier Feldeffekttransistoren T1 und T2. Die Draingebiete derselben bestehen aus zwei voneinander ge­ trennten, n⁺-leitenden, oberflächenseitigen Halbleitergebie­ ten 4 und 5, die jeweils in einem durch eine Kanalzone 6 gege­ benen Abstand vom Halbleitergebiet 2 angeordnet sind. Die Ka­ nalzone 6 wird im Bereich des Feldeffekttransistors T1 durch ein Steuergate 7 überdeckt, das durch eine aus den Teilschich­ ten 8a und 8b bestehende Gateisolationsschicht von der Ober­ fläche 9 des Halbleiterkörpers getrennt ist. Im Bereich von T2 wird 6 durch ein Steuergate 10 überdeckt, das ebenfalls durch die Gateisolationsschicht 8a, 8b vom Halbleiterkörper getrennt ist. Die Steuergates 7 und 10 weisen Anschlüsse CG1 und CG2 auf, während die Draingebiete 4 und 5 mit Anschlüssen D1 und D2 versehen sind.

Zwischen den Teilschichten 8a und 8b der Gateisolationsschicht befindet sich ein Floating-Gate 11 aus polykristallinem Sili­ zium, das sich über die gesamte Breite beider Feldeffekttran­ sistoren T1 und T2 erstreckt. In einem Teilbereich, der etwa oberhalb des streifenförmigen Halbleitergebiets 2 liegt und sich ebenfalls über die gesamte Breite von T1 und T2 erstreckt, ist das Floating-Gate 11 der Oberfläche 9 des Halbleiterkörpers soweit angenähert, daß es nur durch eine extrem dünne Isolier­ schicht 12 von 10 bis 20 nm Dicke, die bei der bekannten Speicherzelle als Tunneldielektrikum bezeichnet wird, von die­ ser Oberfläche getrennt ist. Damit ist das Floating-Gate 11 oberhalb der zu einem streifenförmigen Halbleitergebiet 2 zu­ sammengefaßten Sourcegebiete von T1 und T2 nur durch die extrem dünne Isolierschicht 12 von der Oberfläche 9 des Halbleiter­ körpers getrennt. Zweckmäßigerweise besteht die Isolierschicht 12 aus reinem Siliziumdioxid, was auch für die Teilschichten 8a und 8b gelten kann. Die Isolierschicht 12 geht an ihrer von der Teilschicht 8a abgewandten Seite in eine Feldisolations­ schicht 13 über, die den aktiven Bereich der Speicherzelle auf dieser Seite begrenzt. Das Floating-Gate 11 ist nicht mit einem äußeren Anschluß versehen, so daß es von äußeren Span­ nungen freigeschaltet ist.

Wie Fig. 2 zeigt, ist das Draingebiet 4 von T1 über seinen Anschluß D1 mit einer ersten Spaltenleitung SL1 verbunden, während das Steuergate 10 von T2 über den Anschluß CG2 mit einer zweiten Spaltenleitung SL2 beschaltet ist. SL1 und SL2 sind dabei allen in einer Spalte des erfindungsgemäßen Halb­ leiterspeichers angeordneten Speicherzellen gemeinsam zugeord­ net. Weiterhin ist das Steuergate 7 von T1 mit einer ersten Zeilenleitung ZL1 verbunden, während das Draingebiet 5 von T2 über seinen Anschluß D2 mit einer zweiten Zeilenleitung ZL2 beschaltet ist. ZL1 und ZL2 sind allen in einer Zeile des Halbleiterspeichers nach der Erfindung angeordneten Speicher­ zellen gemeinsam zugeordnet.

Fig. 3 zeigt eine aus n Speicherzellen Z1 bis Zn bestehende Spalte des Halbleiterspeichers nach der Erfindung. Die Zeilen­ leitungen ZL11 und ZL21 von Z1 sind jeweils mit Anschlüssen E11 und E21 versehen, die Zeilenleitungen ZL12 und ZL22 von Z2 mit Anschlüssen E12 und E22 und die Zeilenleitungen ZL1n und ZL2n von Zn mit den Anschlüssen E1n und E2n. Die erste dieser Spalte zugeordnete Spaltenleitung SL1 ist mit einem Bewertungs­ glied 14 verbunden. Dieses besteht aus einem in SL1 eingefüg­ ten Widerstand 15, dessen Anschlüsse mit dem ersten Eingang eines Komparators 16 beschaltet sind. Der zweite, mit 17 be­ zeichnete und einpolig auf Bezugspotential liegende Eingang von 16 ist mit einer Referenzspannung U_ref beaufschlagt. Ein Ausgang von 16 ist mit dem Bezugszeichen 18 versehen. Die erste Spaltenleitung SL1 weist einen Anschluß A_SL1 auf, wäh­ rend die zweite Spaltenleitung SL2 einen Anschluß A_SL2 be­ sitzt.

Zum Einschreiben einer zu speichernden Information in eine Speicherzelle, zum Beispiel Z2 in Fig. 3, wird so vorgegan­ gen, daß die dieser zugeordnete zweite Zeilenleitung ZL22 über ihren Anschluß E22 mit einer Schreibspannung von zum Beispiel +16 Volt belegt wird, während die zugeordnete zweite Spalten­ leitung SL2 über ihren Anschluß A_SL2 mit dem Bezugspotential beaufschlagt wird. Damit liegen das Drain-Gebiet 5 von T2 und die benachbarten Teile 6 und 2 auf der genannten Schreibspan­ nung und das Steuergate 10 von T2 auf der Bezugsspannung, also zum Beispiel auf 0 Volt, was zur Folge hat, daß Elektronen von dem das Source-Gebiet von T2 überdeckenden Teil des gemeinsamen Floating-Gate 11 durch die extrem dünne Isolierschicht 12 zu diesem Source-Gebiet gelangen. Hieraus resultiert eine der zu speichernden Information entsprechende, positive Aufladung des Floating-Gates 11.

Um die in eine Speicherzelle, zum Beispiel Z2, eingeschriebene Information wieder zu löschen, wird die dieser zugeordnete erste Zeilenleitung ZL12 über ihren Anschluß E12 mit einer Löschspannung von zum Beispiel +16 Volt belegt, während die zugeordnete erste Spaltenleitung SL1 über ihren Anschluß A_SL1 mit der Bezugsspannung von 0 Volt beaufschlagt wird. Damit liegen das Drain-Gebiet 4 von T1 und die diesem benachbarten Teile 6 und 2 auf der Bezugsspannung und das Steuergate 7 von T1 auf der genannten Löschspannung. Das hat zur Folge, daß Elektronen vom Source-Gebiet des Feldeffekttransistors T1 durch die extrem dünne Isolierschicht 12 auf den dieses Source- Gebiet überdeckenden Teil des gemeinsamen Floating-Gates 11 gelangen, was zur Entladung des letzteren führt.

Sämtliche in einer Spalte enthaltenen Speicherzellen, zum Bei­ spiel Z1 bis Zn, können gleichzeitig in der beschriebenen Wei­ se programmiert werden, wobei beide Spaltenleitungen, zum Bei­ spiel SL1 und SL2, dieser Spalte mit dem Bezugspotential be­ aufschlagt werden und diejenigen Zellen, in die eine Informa­ tion eingeschrieben werden soll, über ihre zweiten Zeilenlei­ tungen jeweils mit einer Schreibspannung belegt werden, während diejenigen Zeilen, die gelöscht werden sollen, über ihre ersten Zeilenleitungen jeweils mit einer Löschspannung beauf­ schlagt werden. Im Rahmen einer jeden Speicherspalte ist auch ein Umschreiben aller in dieser Spalte enthaltenen Speicherzel­ len möglich, ohne einen vorherigen Löschzyklus durchlaufen zu müssen, da das Einschreiben einer Information, das als Program­ mieren einer "1" gedeutet werden kann, und das Löschen einer Information, das als Programmieren einer "0" verstanden werden kann, hardwaremäßig vollständig voneinander getrennt sind.

Beim Lesen des Inhalts einer Speicherzelle, zum Beispiel Z2 in Fig. 3, wird die zugehörige erste Spaltenleitung SL1 über ihren Anschluß A_SL1 mit dem Bezugspotential belegt, während die zweite Spaltenleitung SL2 über den Anschluß A_SL2 mit einer festen Spannung von zum Beispiel +3 Volt beaufschlagt wird. Gleichzeitig wird die erste Zeilenleitung ZL12 dieser Speicher­ zelle über E12 mit einer weiteren festen Spannung von zum Bei­ spiel +5 Volt beschaltet. Schließlich wird die zweite Zeilen­ leitung ZL22 über ihren Anschluß E22 mit einer Auslesespannung von zum Beispiel +8 Volt belegt. Betrachtet man nun den zwi­ schen E22 und A_SL1 fließenden, von der Programmierung der Spei­ cherzelle Z2 abhängigen Zellenstrom, so ist dieser der auf dem Floating-Gate 11 von Z2 gespeicherten, positiven Ladung pro­ portional. Dementsprechend ist der Kanalwiderstand der in Z2 enthaltenen Feldeffekttransistoren T1 und T2 dieser gespei­ cherten Ladung umgekehrt proportional. Der Zellenstrom kann nun durch das Bewertungsglied 14 in der Weise bewertet werden, daß beim Überschreiten einer vorgegebenen Stromstärke die am Widerstand 15 abfallende, dem ersten Eingang des Komparators 16 zugeführte Spannung die angelegte Referenzspannung U_ref übersteigt, so daß am Ausgang 18 ein Signal S erhalten wird, das den Programmierzustand "1" der Zelle Z2 angibt. Beim Vor­ liegen eines Programmierzustandes "0 " würde dann an 18 kein Signal auftreten. Voraussetzung hierfür ist allerdings, daß die übrigen Zellen der betrachteten Spalte über ihre zweiten Zeilenleitungen keine Auslesespannungen zugeführt erhalten, so daß nur die betrachtete Zelle Z2 bewertet wird. Andererseits kann das den Zellenstrom von Z2 bewertende Bewertungsglied 14 statt in der Spaltenleitung SL1 auch in der zweiten Zeilenlei­ tung ZL22 angeordnet sein.

Sollen die Programmierzustände aller Speicherzellen Z1 bis Zn einer Speicherspalte nacheinander abgefragt werden, so können die zweiten Zeilenleitungen ZL21, ZL22 . . . ZL2n jeweils einzeln nacheinander mit einer Auslesespannung von zum Beispiel +8 Volt beaufschlagt werden, wobei sämtliche ersten Zeilenleitun­ gen dieser Speicherzellen mit einer Spannung von zum Beispiel +5 Volt belegt sind und die Spaltenleitungen SL1 und SL2 in der bereits beschriebenen Weise mit dem Bezugspotential bzw. mit +3 Volt beschaltet sind, so daß im Takte der Anschaltung der Auslesespannung an die zweiten Zeilenleitungen am Ausgang 18 eine Folge von Signalen S1 bis Sn erhalten wird, die die gewünschten Programmierzustände jeweils angeben. Andererseits können auch alle zweiten Zeilenleitungen ZL21 bis ZL2n mit in­ dividuell zugeordneten Bewertungsgliedern 14 versehen sein, die dann bei gleichzeitiger Belegung der zweiten Zeilenleitun­ gen mit der Auslesespannung die Programmierzustände sämtlicher Zellen dieser Spalte gleichzeitig und getrennt bewerten und anzeigen.

Bei einer Anordnung von m gleichartig ausgebildeten Speicher­ spalten nebeneinander umfaßt der erfindungsgemäße Speicher n . m Speicherzellen, wobei eine Zuordnung von einem Bewer­ tungsglied 14 pro Speicherspalte entsprechend dem in Fig. 3 dargestellten Ausführungsbeispiel insgesamt m Bewertungsglie­ der zum Auslesen der einzelnen Speicherzellen erfordert. Wer­ den hierbei die zweiten Zeilenleitungen jeweils einzeln nach­ einander mit einer Auslesespannung von zum Beispiel +8 Volt belegt, wobei sämtliche ersten Zeilenleitungen mit einer Span­ nung von zum Beispiel +5 Volt beschaltet sind und sämtliche ersten Spaltenleitungen mit dem Bezugspotential sowie sämtli­ che zweiten Spaltenleitungen mit zum Beispiel +3 Volt belegt werden, so erhält man im Takte der Anschaltung der Auslesespan­ nung an die zweiten Zeilenleitungen an den Ausgängen 18 der Bewertungsglieder 14 in den einzelnen Spalten zunächst eine parallele Auslesung sämtlicher Programmierzustände der ersten Speicherzeile, anschließend eine solche der zweiten Speicher­ zeile und so weiter.

Wird der erfindungsgemäße Halbleiterspeicher als adaptiver Speicher betrieben, so stellt man beim Anlegen eines Daten­ worts D, das aus n Bits d₁ bis d_n besteht, an sämtliche Speicherspalten zunächst fest, welche Speicherspalte so pro­ grammiert ist, daß sie die bezüglich D am besten adaptierte Information enthält. Zu diesem Zweck legt man die einzelnen Bits d₁ bis d_n jeweils an die Anschlüsse E11 bis E1n der ersten Zeilenleitungen ZL11 bis ZL1n, wobei eine logische "1" durch eine angelegte Spannung von etwa +5 Volt ausgedrückt wird, während eine logische "0" durch den Wegfall dieser Span­ nung gekennzeichnet ist. Sämtlichen zweiten Zeilenleitungen ZL21 bis ZL2n wird über ihre Anschlüsse E21 bis E2n eine Aus­ lesespannung von zum Beispiel +8 Volt zugeführt. Weiterhin liegen die Anschlüsse, zum Beispiel A_SL1, sämtlicher ersten Spaltenleitungen auf Bezugspotential, während die Anschlüsse, zum Beispiel A_SL2, sämtlicher zweiten Spaltenleitungen mit einer festen Spannung von zum Beispiel +3 Volt beschaltet sind. Hierbei summieren sich die Zellenströme innerhalb der einzelnen Spalten zu Summenströmen, die jeweils in den ersten Spaltenleitungen, zum Beispiel SL1, fließen und durch die Be­ wertungsglieder 14 bewertet werden. Diejenige der ersten Spal­ tenleitungen, die den größten Summenstrom führt, kennzeichnet dann die Spalte mit der am besten adaptierten Information.

Im einzelnen kann die den Eingängen 17 sämtlicher Bewertungs­ glieder 14 zugeführte Referenzspannung U_ref mit Vorteil so eingestellt werden, daß ein vorgegebener Adaptierungsfehler toleriert wird. Dabei liefert das Bewertungsglied 14 derjeni­ gen Speicherspalte, deren gespeicherte Information unter Be­ rücksichtigung des tolerierten Adaptierungsfehlers dem ange­ legten Datenwort D entspricht, ein Ausgangssignal S_a, während die Bewertungsglieder 14 der übrigen Speicherspalten, deren gespeicherte Informationen stärker von D abweichen, kein sol­ ches Ausgangssignal abgeben.

Besonders vorteilhaft ist es, wenn das Ausgangssignal S_a der selektierten Speicherspalte dazu benutzt wird, um die in die­ ser gespeicherte Information etwas besser an das angelegte Da­ tenwort D zu adaptieren. Das geschieht in der Weise, daß alle Zellen der selektierten Spalte, die mit einem Bit d_i = 1 be­ legt waren, einem Einschreibevorgang mit einer verringerten Schreibspannung unterzogen werden, während die übrigen Zellen der selektierten Spalte, die mit einem Bit d_i = 0 belegt waren, einem Löschvorgang mit einer verringerten Löschspan­ nung, das heißt einer Teillöschung unterzogen werden. Damit wird die gespeicherte Information der an die Bits des Daten­ worts D angepaßten Zellen in der selektierten Speicherspalte jeweils verstärkt, die gespeicherte Information der an D fehl­ angepaßten Zellen jedoch jeweils geschwächt. Bei mehrmaligem Anlegen des Datenworts D erfolgt somit eine stufenweise Abän­ derung der in der selektierten Speicherspalte gespeicherten Information in Richtung auf eine vollkommene Adaption an die­ ses Datenwort. Das bedeutet aber eine selbsttätige Anpassung des Speicherinhalts an Veränderungen der dem Speicher zuge­ führten und von ihm zu erkennenden Datenworte. Ist zum Bei­ spiel der Befehlssatz eines Mikroprozessors in dem adaptiven Speicher abgespeichert, so kann der Prozessor selbst auf Veränderungen in den ihm zugeführten Befehlen reagieren und seinen eigenen Befehlssatz entsprechend ändern, ohne extern neu programmiert werden zu müssen.

Ein erfindungsgemäßer Speicher, der die beschriebenen Maßnah­ men zur adaptiven Veränderung seines Speicherinhalts selbst vornehmen kann, ist zweckmäßigerweise als ein selbstprogram­ mierendes EAROM zu verwenden.

Eine ganz wesentliche Anwendungsmöglichkeit des erfindungsge­ mäßen Speichers besteht in der Anwendung als adaptiver Asso­ ziativspeicher. Hierbei wird allen Speicherspalten, die bei­ spielsweise gemäß Fig. 3 mit n Speicherzellen ausgestattet sind, ein Datenwort D zugeführt, das lediglich n - k Bits auf­ weist. Unter Anwendung der bereits beschriebenen Verfahrens­ schritte wird festgestellt, welche der Speicherspalten so pro­ grammiert ist, daß sie die bezüglich D am besten adaptierte Information enthält. Man betrachtet das aus n - k Bits beste­ hende Datenwort als eine Teilinformation, die einer passenden, vollständigen Information (welche in einer Speicherspalte ab­ gespeichert ist) zugeordnet, das heißt dieser vollständigen Information assoziiert werden soll. Die durch ein Ausgangssi­ gnal S_a des zugeordneten Bewertungsgliedes 14 selektierte Speicherspalte wird dann in der oben beschriebenen Weise be­ züglich der Programmierzustände ihrer n Zellen ausgelesen, um die zum angelegten (n - k)-Bit-Datenwort assoziierte n-Bit- Information zu erhalten.

Auch in diesem Anwendungsfall kann das Ausgangssignal S_a der selektierten Speicherspalte dazu benutzt werden, die assoziier­ te Information besser an das angelegte Datenwort D zu adaptie­ ren. Hierbei durchlaufen wieder alle Zellen der selektierten Spalte, die mit einem Bit d_i = 1 belegt waren, einen Ein­ schreibevorgang mit einer verringerten Schreibspannung, wäh­ rend die mit einem Bit d_i = 0 belegt gewesenen Zellen einen Löschvorgang mit einer verringerten Löschspannung durchlaufen. Durch wiederholtes Anlegen desselben Datenworts D erfolgt auch hier eine stufenweise Abänderung der in der selektierten Spei­ cherspalte gespeicherten, assoziierten Information in Richtung auf eine vollständige Adaption an die durch das angelegte Da­ tenwort gegebene Teilinformation.

Claims (9)

1. Halbleiterspeicher mit einer Mehrzahl von in Zeilen und Spalten angeordneten Speicherzellen (Z1 . . . Zn), bei denen jeweils zwei Feldeffekttransistoren (T1, T2) mit einem gemein­ samen Floating-Gate (11) und oberhalb desselben angeordneten Steuergates (7, 10) in einen Halbleiterkörper (1) integriert sind und bei denen das Floating-Gate (11) in einem Teilbereich durch eine extrem dünne Isolierschicht (12) von einem Anschluß­ gebiet eines Feldeffekttransistors (T1) getrennt ist und außer­ halb dieses Teilbereichs einen durch die Dicke einer Gateiso­ lations-Teilschicht (8a) gegebenen, größeren Abstand von der Oberfläche des Halbleiterkörpers aufweist, dadurch ge­ kennzeichnet, daß sich der Teilbereich des gemein­ samen Floating-Gate (11) über die einander entsprechenden, zu einem streifenförmigen Halbleitergebiet (2) zusammengefaßten Sourcegebiete beider Feldeffekttransistoren (T1, T2) erstreckt und daß die Steuergates (7, 10) sowie die Draingebiete (4, 5) beider Feldeffekttransistoren (T1, T2) jeweils voneinander ge­ trennt sind.

2. Halbleiterspeicher nach Anspruch 1, dadurch ge­ kennzeichnet, daß das Draingebiet (4) des ersten Feldeffekttransistors (T1) mit einer ersten Spaltenleitung (SL1) und das Steuergate (10) des zweiten Feldeffekttransistors (T2) mit einer zweiten Spaltenleitung (SL2) beschaltet sind, wobei diese Spaltenleitungen (SL1, SL2) allen Speicherzellen (Z1 . . . Zn) einer Spalte gemeinsam zugeordnet sind, und daß das Steuergate (7) des ersten Feldeffekttransistors (T1) mit einer ersten Zeilenleitung (ZL1) und das Draingebiet (5) des zweiten Feldeffekttransistors (T2) mit einer zweiten Zeilen­ leitung (ZL2) beschaltet sind, wobei diese Zeilenleitungen (ZL1, ZL2) allen Speicherzellen einer Zeile gemeinsam zuge­ ordnet sind.

3. Verfahren zum Betrieb eines Halbleiterspeichers nach An­ spruch 2, dadurch gekennzeichnet, daß zum Einschreiben einer zu speichernden Information in eine Speicherzelle (22) die dieser zugeordnete zweite Zeilenleitung (ZL22) mit einer Schreibspannung und die dieser zugeordnete zweite Spaltenleitung (SL2) mit einem Bezugspotential beauf­ schlagt werden, so daß Elektronen von dem das Sourcegebiet des zweiten Transistors (T2) überdeckenden Teil des gemeinsamen Floating-Gate (11) durch die extrem dünne Isolierschicht (12) zu diesem Sourcegebiet gelangen.

4. Verfahren zum Betrieb eines Halbleiterspeichers nach An­ spruch 2, dadurch gekennzeichnet, daß zum Löschen einer gespeicherten Information aus einer Speicher­ zelle (Z2) die dieser zugeordnete erste Zeilenleitung (ZL12) mit einer Löschspannung und die dieser zugeordnete, erste Spal­ tenleitung (SL1) mit der Bezugsspannung beaufschlagt werden, so daß Elektronen vom Sourcegebiet des ersten Feldeffekttran­ sistors (T1) durch die extrem dünne Isolierschicht (12) zum ge­ meinsamen Floating-Gate (11) gelangen.

5. Verfahren zum Betrieb eines Halbleiterspeichers nach An­ spruch 2, dadurch gekennzeichnet, daß zum Auslesen des Inhalts einer Speicherzelle (22) die zugeord­ nete erste Spaltenleitung (SL1) mit dem Bezugspotential belegt wird, während die zweite Spaltenleitung (SL2) mit einer festen Spannung, die erste Zeilenleitung (ZL12) mit einer weiteren festen Spannung und die zweite Zeilenleitung (ZL22) mit einer Auslesespannung beaufschlagt werden und daß der in der ersten Spaltenleitung (SL1) fließende Zellenstrom über ein Bewertungs­ glied (14) in der Weise bewertet wird, daß beim überschreiten einer vorgegebenen Stromstärke vom Bewertungsglied (14) ein Ausgangssignal abgegeben wird, das das Vorhandensein einer ab­ gespeicherten Information angibt.

6. Verfahren zum Betrieb eines Halbleiterspeichers nach An­ spruch 2, dadurch gekennzeichnet, daß eine Mehrzahl von in einer Spalte angeordneten, durch die La­ dungszustände ihrer Floating-Gates (11) mit abgespeicherten Informationen versehenen Speicherzellen (Z1 . . . Zn) über ihre ersten Zeilenleitungen (ZL11 . . . ZLln) jeweils mit den Bits eines zugeführten Datenwortes belegt werden, wobei ihre zwei­ ten Zeilenleitungen (ZL21 . . . ZL2n) jeweils mit einer Auslese­ spannung und ihre zweite Spaltenleitung (SL2) mit einer festen Spannung beaufschlagt werden und ihre erste Spaltenleitung (SL1) auf Bezugspotential gelegt wird, und daß der in der ersten Spaltenleitung (SL1) dieser Spalte fließende Gesamt­ strom, der sich aus der Summe der in den Speicherzellen fließen­ den einzelnen Zellenströme ergibt, den Grad der Adaption der in den Speicherzellen dieser Spalte abgespeicherten Informa­ tion an das zugeführte Datenwort bestimmt.

7. Verfahren zum Betrieb eines Halbleiterspeichers nach An­ spruch 6, dadurch gekennzeichnet, daß der in der ersten Spaltenleitung (SL1) fließende Gesamtstrom über ein Bewertungsglied (14) in der Weise bewertet wird, daß beim Überschreiten einer vorgegebenen Stromstärke vom Bewer­ tungsglied (14) ein Ausgangssignal abgegeben wird, das die unter Berücksichtigung eines tolerierten Adaptierungsfehlers vorliegende Adaption der in den Speicherzellen (Z1 . . . Zn) der Spalte abgespeicherten Information an das zugeführte Datenwort angibt.

8. Verfahren nach den Ansprüchen 3, 4, 6 und 7, dadurch gekennzeichnet, daß beim Auftreten des Ausgangs­ signals eines Bewertungsgliedes (14) alle Speicherzellen (Z1 . . . Zn), die in der diesem Bewertungsglied (14) zugeordne­ ten Speicherspalte angeordnet sind und die mit einem den logi­ schen Wert "1" aufweisenden Bit des Datenworts belegt waren, einer Informationseinschreibung mit einer verringerten Schreib­ spannung unterzogen werden und daß weiterhin alle Speicherzel­ len (Z1 . . . Zn) dieser Speicherspalte, die mit einem den logi­ schen Wert "0" aufweisenden Bit des Datenworts belegt waren, einer Teillöschung der gegebenenfalls eingespeicherten Infor­ mation mit einer verringerten Löschspannung unterzogen werden.

9. Verfahren nach den Ansprüchen 5 und 7 oder 8, da­ durch gekennzeichnet, daß die Anzahl der in einer Speicherspalte enthaltenen Speicherzellen (Z1 . . . Zn) die Anzahl der Bits des zugeführten Datenworts übersteigt, daß das Ausgangssignal des Bewertungsgliedes (14) eine Assoziation des zugeführten Datenworts an die in dieser Speicherspalte ab­ gespeicherte Information angibt und daß die Programmierzustän­ de der in der Speicherspalte enthaltenen Speicherzellen (Z1 . . . Zn) nacheinander ausgelesen werden, um die zum Datenwort assoziierte Information zu erhalten.