KR20030007008A - 반도체 집적회로장치 - Google Patents

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KR20030007008A
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가부시키가이샤 히타치세이사쿠쇼
가부시키가이샤 히타치초에루.에스.아이.시스테무즈
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Abstract

반도체 집적회로장치, 예컨대, SRAM의 메모리셀의 누설전류의 저감을 도모하여, 소비전류를 저감시킨다.
구동용 n채널형 MISFET(Qd1, Qd2) 및 부하용 p채널형 MISFET(Qp1, Qp2)으로 이루어지고, 각각의 입력부와 출력부가 교차 접속된 한쌍의 인버터를 가지며, 구동용 n채널형 MISFET 및 부하용 p채널형 MISFET의 백게이트(웰(3) : Ap1, Ap2, 웰(4) : An1, An2)에는, 각각 전원전위 및 접지전위가 인가되는 SRAM 메모리셀의, 이들 MISFET의 게이트전극(G) 및 소스영역상에는, 금속 실리사이드층을 형성하고(사선부), 드레인 영역상에는, 금속 실리사이드층을 형성하지 않는다. 그 결과, 드레인과 웰과의 사이에 전위차가 생기는 이들 MISFET의 누설전류를 저감할 수 있다.

Description

반도체 집적회로장치{A SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}
본 발명은, 반도체 집적회로장치에 관한 것으로, 특히, SRAM(Static Random Access Memory)을 갖는 반도체 집적회로장치에 적용하는 유효한 기술에 관한 것이다.
컴퓨터나 워크스테이션용의 캐시 메모리에는, 6개의 MISFET을 사용하여 메모리셀을 구성한 SRAM이 사용되고 있다.
즉, 1비트의 정보를 기억하는 플립플롭 회로와 2개의 정보전송용MISFET(Metal Insulator Semiconductor Field Effect Transistor)으로 구성되고, 이 플립플롭 회로는, 예컨대, 한쌍의 구동용 MISFET과 한쌍의 부하용 MISFET으로 구성된다.
이들 MISFET의 소스, 드레인 영역상에는, 소스, 드레인 영역의 저항을 낮추고, 또한, 소스, 드레인 영역상에 형성되는 플러그와의 접촉저항을 낮추기 위해 실리사이드층이 형성되어 있다. 또, 이들 MISFET의 게이트전극상에도, 게이트전극의 저항을 낮추기 위한 실리사이드층이 형성되어 있다.
이 실리사이드층은, 예컨대, 소스, 드레인 영역이나 게이트전극상에 금속막을 퇴적하고, 소스, 드레인 영역(실리콘 기판)과 금속막과의 접촉부 및 게이트전극(실리콘층)과 금속막과의 접촉부에서, 실리사이드화 반응을 일으키는 것에 의해, 자기정합적으로 형성한다(실리사이드 기술). 예컨대, 일본특허공개 평 9-199720호 공보에는, 소스, 드레인 영역이나 게이트전극상에 실리사이드층을 형성하는 기술이 기재되어 있다.
근래의 반도체 집적회로장치의 고집적화, 미세화에 따라, 게이트전극의 폭이 작아지며, 또, 소스, 드레인 영역의 접합 깊이도 서서히 작아지고 있다.
또, 휴대전화나 노트형 컴퓨터 등 소위 모바일 제품에 이용되는 반도체 집적회로장치는, 전지에 의해 반도체 접적회로장치가 구동되므로, 저소비 전력화의 요구가 커지고 있다.
본 발명자들은, 저소비전력의 반도체 집적회로장치의 연구 ·개발을 행하고
있지만, 이 저소비 전력화의 요구, 예컨대, 스탠바이 전류의 목표치(예컨대, 5㎂)를 달성할 수 없고, 수율이 저하한다는 문제에 직면했다.
그래서, 본 발명자들이, 이 스탠바이 전류치가 커져버려, 불량으로 되어 버리는 원인에 대하여 예의 검토한 결과, 실리사이드층에 의한 누설전류가 크게 관계하고 있는 것을 알았다.
예컨대, 추후에 상세히 설명하는 바와 같이(도 47 참조), 메모리셀을 구성하는 MISFET을 단면 SEM(scanning electron microscope) 등을 이용하여 관찰한 바, 실리사이드층이 소스, 드레인 영역의 접합면의 아래까지 파고 들어가 버리는 개소(도 47의 영역(a), 영역(b))가 확인되었다.
따라서, 이와 같은 개소에서, 누설전류가 생겨, 칩(메모리셀 어레이) 전체의 스탠바이 전류를 증가시키고 있는 것이라 생각된다.
또, 추후에 상세히 설명하는 바와 같이 상술한 6개의 MISFET의 접속노드(도 1의 축적노드(A, B))에 있어서는, 이러한 노드(소스, 드레인)와 반도체 기판(웰)과의 사이에 전위차가 생겨 얻어지는 개소가 존재하며, 특히, 해당 개소에서는, 누설전류가 발생하기 쉽다는 것을 알았다.
본 발명의 목적은, 반도체 집적회로장치, 예컨대, SRAM의 메모리셀의 누설전류의 저감을 도모할 수 있는 기술을 제공하는데 있다.
본 발명의 다른 목적은, 반도체 집적회로장치, 예컨대, SRAM의 메모리셀의 소비전류를 저감시키는 기술을 제공하는데 있다.
본 발명의 상기 목적과 신규한 특징은, 본 명세서의 기술 및 첨부도면으로부터 명백해질 것이다.
도 1은 본 발명의 실시형태 1인 SRAM의 메모리셀을 나타내는 등가 회로도이다.
도 2는 본 발명의 실시형태 1인 SRAM의 제조방법을 나타내는 기판의 요부 단면도이다.
도 3은 본 발명의 실시형태 1인 SRAM의 제조방법을 나타내는 기판의 요부 단면도이다.
도 4는 본 발명의 실시형태 1인 SRAM의 제조방법을 나타내는 기판의 요부 단면도이다.
도 5는 본 발명의 실시형태 1인 SRAM의 제조방법을 나타내는 기판의 요부 단면도이다.
도 6은 본 발명의 실시형태 1인 SRAM의 제조방법을 나타내는 기판의 요부 평면도이다.
도 7은 본 발명의 실시형태 1인 SRAM의 제조방법을 나타내는 기판의 요부 단면도이다.
도 8은 본 발명의 실시형태 1인 SRAM의 제조방법을 나타내는 기판의 요부 단면도이다.
도 9는 본 발명의 실시형태 1인 SRAM의 제조방법을 나타내는 기판의 요부 단면도이다.
도 10은 본 발명의 실시형태 1인 SRAM의 제조방법을 나타내는 기판의 요부 단면도이다.
도 11은 본 발명의 실시형태 1인 SRAM의 제조방법을 나타내는 기판의 요부 평면도이다.
도 12는 본 발명의 실시형태 1인 SRAM의 제조방법을 나타내는 기판의 요부 단면도이다.
도 13은 본 발명의 실시형태 1인 SRAM의 제조방법을 나타내는 기판의 요부 단면도이다.
도 14는 본 발명의 실시형태 1인 SRAM의 제조방법을 나타내는 기판의 요부 단면도이다.
도 15는 본 발명의 실시형태 1인 SRAM의 제조방법을 나타내는 기판의 요부 단면도이다.
도 16은 본 발명이 실시형태 1인 SRAM의 제조방법을 나타내는 기판의 요부 평면도이다.
도 17은 본 발명의 실시형태 1인 SRAM의 제조방법을 나타내는 기판의 요부 단면도이다.
도 18은 본 발명의 실시형태 1인 SRAM의 제조방법을 나타내는 기판의 요부 단면도이다.
도 19는 본 발명의 실시형태 1인 SRAM의 제조방법을 나타내는 기판의 요부 단면도이다.
도 20은 본 발명의 실시형태 1인 SRAM의 제조방법을 나타내는 기판의 요부 단면도이다.
도 21은 본 발명의 실시형태 1인 SRAM의 제조방법을 나타내는 기판의 요부 평면도이다.
도 22는 본 발명의 실시형태 1인 SRAM의 제조방법을 나타내는 기판의 요부 단면도이다.
도 23은 본 발명의 실시형태 1인 SRAM의 제조방법을 나타내는 기판의 요부 단면도이다.
도 24는 본 발명의 실시형태 1인 SRAM의 제조방버블 나타내는 기판의 요부 단면도이다.
도 25는 본 발명의 실시형태 1인 SRAM의 제조방법을 나타내는 기판의 요부 단면도이다.
도 26은 본 발명의 실시형태 1인 SRAM의 제조방법을 나타내는 기판의 요부 평면도이다.
도 27은 본 발명의 실시형태 1인 SRAM의 제조방법을 나타내는 기판의 요부 단면도이다.
도 28은 본 발명의 실시형태 1인 SRAM의 제조방법을 나타내는 기판의 요부 단면도이다.
도 29는 본 발명의 실시형태 1인 SRAM의 제조방법을 나타내는 기판의 요부 단면도이다.
도 30은 본 발명의 실시형태 1인 SRAM의 제조방법을 나타내는 기판의 요부 단면도이다.
도 31은 본 발명의 실시형태 1인 SRAM의 제조방법을 나타내는 기판의 요부 평면도이다.
도 32는 본 발명의 실시형태 1인 SRAM의 제조방법을 나타내는 기판의 요부 단면도이다.
도 33은 본 발명의 실시형태 1인 SRAM의 제조방법을 나타내는 기판의 요부 단면도이다.
도 34는 본 발명의 실시형태 1인 SRAM의 제조방법을 나타내는 기판의 요부 단면도이다.
도 35는 본 발명의 실시형태 1인 SRAM의 제조방법을 나타내는 기판의 요부 단면도이다.
도 36은 본 발명의 실시형태 1인 SRAM의 제조방법을 나타내는 기판의 요부 평면도이다.
도 37은 본 발명의 실시형태 1인 SRAM의 제조방법을 나타내는 기판의 요부 단면도이다.
도 38은 본 발명의 실시형태 1인 SRAM의 제조방법을 나타내는 기판의 요부 단면도이다.
도 39는 본 발명의 실시형태 1인 SRAM의 제조방법을 나타내는 기판의 요부 단면도이다.
도 40은 본 발명의 실시형태 1인 SRAM의 제조방법을 나타내는 기판의 요부 단면도이다.
도 41은 본 발명의 실시형태 1인 SRAM의 제조방법을 나타내는 기판의 요부 평면도이다.
도 42는 본 발명의 실시형태 1인 SRAM의 제조방법을 나타내는 기판의 요부 단면도이다.
도 43은 본 발명의 실시형태 1인 SRAM의 제조방법을 나타내는 기판의 요부 단면도이다.
도 44는 본 발명의 실시형태 1인 SRAM의 제조방법을 나타내는 기판의 요부 단면도이다.
도 45는 본 발명의 실시형태 1인 SRAM의 제조방법을 나타내는 기판의 요부 단면도이다.
도 46은 본 발명의 실시형태 1인 SRAM의 제조방법을 나타내는 기판의 요부 평면도이다.
도 47은 본 발명의 과제를 설명하기 위한 도면이다.
도 48은 본 발명의 과제를 설명하기 위한 도면이다.
도 49는 본 발명의 실시형태 2인 SRAM의 제조방법을 나타내는 기판의 요부 단면도이다.
도 50은 본 발명의 실시형태 2인 SRAM의 제조방법을 나타내는 기판의 요부 단면도이다.
도 51은 본 발명의 실시형태 2인 SRAM의 제조방법을 나타내는 기판의 요부 단면도이다.
도 52는 본 발명의 실시형태 2인 SRAM의 제조방법을 나타내는 기판의 요부 단면도이다.
도 53은 본 발명의 실시형태 2인 SRAM의 제조방법을 나타내는 기판의 요부 평면도이다.
도 54는 본 발명의 실시형태 2인 SRAM의 제조방법을 나타내는 기판의 요부 단면도이다.
도 55는 본 발명의 실시형태 2인 SRAM의 제조방법을 나타내는 기판의 요부 단면도이다.
도 56은 본 발명의 실시형태 2인 SRAM의 제조방법을 나타내는 기판의 요부 단면도이다.
도 57은 본 발명의 실시형태 2인 SRAM의 제조방법을 나타내는 기판의 요부 단면도이다.
도 58은 본 발명의 실시형태 2인 SRAM의 제조방법을 나타내는 기판의 요부 평면도이다.
도 59는 본 발명의 실시형태 3인 SRAM의 제조방법을 나타내는 기판의 요부 단면도이다.
도 60은 본 발명의 실시형태 3인 SRAM의 제조방법을 나타내는 기판의 요부 단면도이다.
도 61은 본 발명의 실시형태 3인 SRAM의 제조방법을 나타내는 기판의 요부 단면도이다.
도 62는 본 발명의 실시형태 3인 SRAM의 제조방법을 나타내는 기판의 요부 단면도이다.
도 63은 본 발명의 실시형태 3인 SRAM의 제조방법을 나타내는 기판의 요부 평면도이다.
도 64는 본 발명의 실시형태 3인 SRAM의 제조방법을 나타내는 기판의 요부 단면도이다.
도 65는 본 발명의 실시형태 3인 SRAM의 제조방법을 나타내는 기판의 요부 단면도이다.
도 66은 본 발명의 실시형태 3인 SRAM의 제조방법을 나타내는 기판의 요부 단면도이다.
도 67은 본 발명의 실시형태 3인 SRAM의 제조방법을 나타내는 기판의 요부 단면도이다.
도 68은 본 발명의 실시형태 3인 SRAM의 제조방법을 나타내는 기판의 요부 평면도이다.
도 69는 본 발명의 실시형태 3인 SRAM의 제조방법을 나타내는 기판의 요부 단면도이다.
도 70은 본 발명의 실시형태 3인 SRAM의 제조방법을 나타내는 기판의 요부 단면도이다.
도 71은 본 발명의 실시형태 3인 SRAM의 제조방법을 나타내는 기판의 요부 단면도이다.
도 72는 본 발명의 실시형태 3인 SRAM의 제조방법을 나타내는 기판의 요부 단면도이다.
도 73은 본 발명의 실시형태 3인 SRAM의 제조방법을 나타내는 기판의 요부 평면도이다.
도 74는 본 발명의 실시형태 3인 SRAM의 제조방법을 나타내는 기판의 요부 단면도이다.
도 75는 본 발명의 실시형태 3인 SRAM의 제조방법을 나타내는 기판의 요부 단면도이다.
도 76은 본 발명의 실시형태 3인 SRAM의 제조방법을 나타내는 기판의 요부 단면도이다.
도 77은 본 발명의 실시형태 3인 SRAM의 제조방법을 나타내는 기판의 요부 단면도이다.
도 78은 본 발명의 실시형태 3인 SRAM의 제조방법을 나타내는 기판의 요부 평면도이다.
도 79는 본 발명의 실시형태 3인 SRAM의 제조방법을 나타내는 기판의 요부 단면도이다.
도 80은 본 발명의 실시형태 3의 효과를 설명하기 위한 도면이다.
도 81은 본 발명의 실시형태 4인 SRAM의 제조방법을 나타내는 기판의 요부 단면도이다.
도 82는 본 발명의 실시형태 4인 SRAM의 제조방법을 나타내는 기판의 요부 단면도이다.
도 83은 본 발명의 실시형태 4인 SRAM의 제조방법을 나타내는 기판의 요부 단면도이다.
도 84는 본 발명의 실시형태 4인 SRAM의 제조방법을 나타내는 기판의 요부 단면도이다.
도 85는 본 발명의 실시형태 4인 SRAM의 제조방법을 나타내는 기판의 요부 평면도이다.
도 86은 본 발명의 실시형태 4인 SRAM의 제조방법을 나타내는 기판의 요부 단면도이다.
도 87은 본 발명의 실시형태 4인 SRAM의 제조방법을 나타내는 기판의 요부 단면도이다.
도 88은 본 발명의 실시형태 4인 SRAM의 제조방법을 나타내는 기판의 요부 단면도이다.
도 89는 본 발명의 실시형태 4인 SRAM의 제조방법을 나타내는 기판의 요부 단면도이다.
도 90은 본 발명의 실시형태 4인 SRAM의 제조방법을 나타내는 기판의 요부평면도이다.
도 91은 본 발명의 실시형태 4인 SRAM의 제조방법을 나타내는 기판의 요부 단면도이다.
도 92는 본 발명의 실시형태 4인 SRAM의 제조방법을 나타내는 기판의 요부 평면도이다.
도 93은 본 발명의 실시형태 5인 반도체 집적회로장치의 제조방법을 나타내는 기판의 요부 단면도이다.
도 94는 본 발명의 실시형태 5인 반도체 집적회로장치의 제조방법을 나타내는 기판의 요부 단면도이다.
도 95는 본 발명의 실시형태 5인 반도체 집적회로장치의 제조방법을 나타내는 기판의 요부 평면도이다.
도 96은 본 발명의 실시형태 5인 반도체 집적회로장치의 제조방법을 나타내는 기판의 요부 단면도이다.
도 97은 본 발명의 실시형태 5인 반도체 집적회로장치의 제조방법을 나타내는 기판의 요부 단면도이다.
도 98은 본 발명의 실시형태 5인 반도체 집적회로장치의 제조방법을 나타내는 기판의 요부 단면도이다.
도 99는 본 발명의 실시형태 5인 반도체 집적회로장치의 제조방법을 나타내는 기판의 요부 평면도이다.
도 100은 본 발명의 실시형태 5인 반도체 집적회로장치의 제조방법을 나타내는 기판의 요부 단면도이다.
도 101은 본 발명의 실시형태 5인 반도체 집적회로장치의 제조방법을 나타내는 기판의 요부 단면도이다.
도 102는 본 발명의 실시형태 5인 반도체 집적회로장치의 제조방법을 나타내는 기판의 요부 단면도이다.
도 103은 본 발명의 실시형태 5인 반도체 집적회로장치의 제조방법을 나타내는 기판의 요부 평면도이다.
도 104는 본 발명의 실시형태 5인 반도체 집적회로장치의 제조방법을 나타내는 기판의 요부 단면도이다.
도 105는 본 발명의 실시형태 6인 반도체 집적회로장치중의 회로도이다.
도 106은 본 발명이 실시형태 6인 반도체 집적회로장치를 나타내는 기판의 요부 평면도이다.
도 107은 본 발명의 실시형태 6인 반도체 집적회로장치를 나타내는 기판의 요부 단면도이다.
도 108은 본 발명의 실시형태 7인 반도체 집적회로장치중의 회로도이다.
도 109는 본 발명의 실시형태 7인 반도체 집적회로장치를 나타내는 기판의 요부 평면도이다.
도 110은 본 발명의 실시형태 7인 반도체 집적회로장치를 나타내는 기판의 요부 단면도이다.
도 111은 본 발명의 실시형태 1인 반도체 집적회로장치를 나타내는 기판의요부 평면도이다.
[부호의 설명]
1반도체(실리콘) 기판2소자분리
3p형 웰4n형 웰
5산화실리콘막8게이트 산화막
9다결정 실리콘막13n-형 반도체 영역
14p-형 반도체 영역16사이드월 스페이서
17n+형 반도체 영역18p+형 반도체 영역
mk마스크막19실리사이드층(CoSi층)
319실리사이드층22질화실리콘막
23PSG막24산화실리콘막
25산화실리콘막27산화실리콘막
A축적노드B축적노드
An1활성영역An2활성영역
Ap1활성영역Ap2활성영역
An3, Ap3웰 급전영역C1 ~ C3콘택트홀
DL, /DL데이터선G게이트전극
Gn, Gp게이트전극HM배선홈
INV1CMOS 인버터INV2CMOS 인버터
M1제1층 배선M2제2층 배선
MC메모리셀MD1배선
MD2배선D1, D2 거리
P1 ~ P3플러그Qd1 구동용 MISFET
Qd2 구동용 MISFETQp1부하용 MISFET
Qp2부하용 MISFETQt1전송용 MISFET
Qt2전송용 MISFETWL워드선
a, b영역Vcc전원전압
Vss기준전압IN입력단자
OUT출력단자PIN외부 입력핀
QN, Qnn채널형 MISFETQP, Qpp채널형 MISFET
pKn포켓 이온영역pKp포켓 이온영역
본원에 있어서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면, 다음과 같다.
(1) 본 발명의 반도체 집적회로장치는, 각각의 게이트전극과 드레인이 교차 접속된 한쌍의 n채널형 MISFET을 구성요소로 하는 메모리셀을 가지며, 상기 MISFET의 게이트전극 및 소스영역상에는, 금속 실리사이드층이 형성되어 있고, 드레인 영역상에는, 상기 금속 실리사이드층이 형성되어 있지 않다.
(2) 본 발명의 반도체 집적회로장치는, 구동용 n채널형 MISFET 및 부하용 p채널형 MISFET으로 이루어지는 인버터로서, 각각의 입력부와 출력부가 교차 접속된 한쌍의 인버터와, 상기 인버터의 입력부와 출력부에 접속된 한쌍의 전송용 n채널형 MISFET을 구성요소로 하는 메모리셀을 가지며, 상기 한쌍의 전송용 n채널형 MISFET의 게이트전극상에는, 금속 실리사이드층이 형성되어 있고, 소스, 드레인 영역상에는, 금속 실리사이드층이 형성되어 있지 않다.
(3) 본 발명의 반도체 집적회로장치는, n채널형 MISFET 및 p채널형 MISFET으로 이루어지는 인버터로서, 각각의 입출력부가 접속된 한쌍의 인버터를 구성요소로 하는 메모리셀을 가지며, 상기 n채널형 MISFET 및 p채널형 MISFET의 상기 게이트전극은 접속되어 있고, 이 게이트전극의 접속부상에 형성된 금속 실리사이드층을 갖는다.
(4) 본 발명의 반도체 집적회로장치는, n채널형 MISFET 및 p채널형 MISFET으로 이루어지는 인버터로서, 각각의 입출력부가 접속된 한쌍의 인버터를 구성요소로 하는 메모리셀을 가지며, 상기 n채널형 MISFET 및 p채널형 MISFET은 각각, 소자 분리영역에서 분리된 제1 반도체 영역 및 제2 반도체 영역상에 형성되고, 상기 n채널형 MISFET 및 p채널형 MISFET의 게이트전극은, 상기 제1 혹은 제2 반도체 영역에서 상기 분리영역상까지 연장되며, 상기 소자 분리영역상에 연장되는 게이트전극상에는, 금속 실리사이드층이 형성되어 있고, 상기 제1 혹은 제2 반도체 영역상에 연장되는 게이트전극상에는, 상기 금속 실리사이드층이 형성되어 있지 않다.
(5) 본 발명의 반도체 집적회로장치는, 각각의 게이트전극과 드레인이 교차접속된 한쌍의 n채널형 MISFET을 구성요소로 하는 메모리셀이 형성되는 제1 영역과, 논리회로용의 n채널형 MISFET 및 p채널형 MISFET이 형성되는 제2 영역을 가지며, 상기 논리회로용의 n채널형 MISFET 및 p채널형 MISFET 각각의 게이트전극 및 소스, 드레인 영역상에는, 금속 실리사이드층이 형성되어 있고, 상기 한쌍의 n채널형 MISFET 각각의 게이트전극 및 소스, 드레인 영역상에는, 금속 실리사이드층이 형성되어 있지 않다.
(6) 본 발명의 반도체 집적회로장치는, n채널형 MISFET 및 p채널형 MISFET으로 이루어지는 인버터를 가지며, 상기 n채널형 MISFET 및 p채널형 MISFET의 게이트전극 및 소스영역상에는, 금속 실리사이드층이 형성되어 있고, 드레인 영역상에는, 금속 실리사이드층이 형성되어 있지 않다.
(7) 본 발명의 반도체 집적회로장치는, 외부 접속단자에 그 일단이 접속된 MISFET을 가지며, 상기 MISFET의 게이트전극 및 소스, 드레인 영역상에서, 상기 외부단자와 접속되지 않은 소스, 드레인 영역상에는, 금속 실리사이드층이 형성되어 있고, 상기 소스, 드레인 영역상에서, 상기 외부단자와 접속되는 소스, 드레인 영역상에는, 금속 실리사이드층이 형성되어 있지 않다.
[발명의 실시형태]
이하, 본 발명의 실시형태를 도면에 의거하여 상세히 설명한다. 또한, 실시형태를 설명하기 위한 전체 도면에 있어서, 동일한 기능을 갖는 부재에는 동일한 부호를 붙이고,그 반복 설명은 생략한다.
(실시형태 1)
도 1은, 실시형태 1인 SRAM의 메모리셀을 나타내는 등가회로도이다. 도시한 바와 같이, 이 메모리셀(MC)은, 한쌍의 상보성 데이터선(데이터선(DL), 데이터선(/(바)DL))과 워드선(WL)과의 교차부에 배치되고, 한쌍의 구동용 MISFET(Qd1, Qd2), 한쌍의 부하용 MISFET(Qp1, Qp2) 및 한쌍의 전송용 MISFET(Qt1, Qt2)으로 구성되어 있다. 구동용 MISFET(Qd1, Qd2) 및 전송용 MISFET(Qt1, Qt2)은 n채널형 MISFET으로 구성되며, 부하용 MISFET(Qp1, Qp2)은 p채널형 MISFET으로 구성되어 있다.
메모리셀(MC)을 구성하는 상기 6개의 MISFET 중, 구동용 MISFET(Qd1) 및 부하용 MISFET(Qp1)은, CMOS 인버터(INV1)를 구성하고, 구동용 MISFET(Qd2) 및 부하용 MISFET(Qp2)은, CMOS 인버터(INV2)를 구성하고 있다. 이들 한쌍의 CMOS 인버터(NV1, INV2)의 상호 입출력단자(축적노드(A, B))는, 교차 결합되며, 1비트의 정보를 기억하는 정보축적부로서의 플립플롭 회로를 구성하고 있다.
즉, 부하용 MISFET(Qp1)과 구동용 MISFET(Qd1)은, 전원전위(Vcc)와 접지전위(Vss)와의 사이에, 직렬로 접속되며, 접속노드가 축적노드(A)가 된다. 또, 부하용 MISFET(Qp2)과 구동용 MISFET(Qd2)은, 전원전위(Vcc)와 접지전위(Vss)와의 사이에, 직렬로 접속되며, 접속노드가 축적노드(B)가 된다. 또한 부하용 MISFET(Qp1)과 구동용 MISFET(Qd1)의 게이트전극은, 축적노드(B)에 접속되고, 부하용 MISFET(Qp2)와 구동용 MISFET(Qd2)의 게이트전극은, 축적노드(A)에 접속된다. 또, 부하용 MISFET(Qp1, Qp2)의 백(back)게이트에는, 전원(구동)전위(Vcc)가 인가되며, 구동용 MISFET(Qd1, Qd2)의 백게이트(이들 MISFET이 형성되는 기판이나 웰)에는, 접지(기준)전위(Vss)가 인가된다.
또, 이 플립플롭 회로 한쪽의 입출력단자(축적노드(A))는, 전송용 MISFET(Qt1)의 소스, 드레인 영역의 한쪽에 접속되며, 다른쪽의 입출력단자(축적노드(B))는, 전송용 MISFET(Qt2)의 소스, 드레인 영역의 한쪽에 접속되어 있다. 또한, 전송용 MISFET(Qt1)의 소스, 드레인 영역의 다른쪽은 데이터선(DL)에 접속되며, 전송용 MISFET(Qt2)의 소스, 드레인 영역의 다른쪽은 데이터선(/DL)에 접속되어 있다. 또, 전송용 MISFET(Qt1, Qt2)의 백게이트에는, 접지전위(Vss)가 인가된다.
상기 회로의 동작을 설명하면, 한쪽의 CMOS 인버터(INV1)의 축적노드(A)가 고전위("H")일 때에는, 구동용 MISFET(Qd2)이 ON이 되므로, 다른쪽의 CMOS 인버터(INV2)의 축적노드(B)가 저전위("L")가 된다. 따라서, 구동용 MISFET(Qd1)이 OFF가 되고, 축적노드(A)의 고전위("H")가 유지된다. 즉, 한쌍의 CMOS인버터(INV1, INV2)를 교차 결합시킨 래치회로에 의해 상호 축적노드(A, B)의 상태가 유지되며, 전원전압이 인가되고 있는 동안, 정보가 유지된다.
여기서, 축적노드(A)가 고전위("H")인, 즉, 구동용 MISFET(Qd1)의 드레인이, 고전위("H")가 될 경우에는, 구동용 MISFET(Qd1)의 백게이트에는, 접지전위(Vss)가 인가되고 있으므로, 구동용 MISFET(Qd1)에서는, 드레인과 반도체 기판(웰)과의 사이에 전위차가 생긴다.
또, 이 경우, 축적노드(B)가 저전위("L")인, 즉, 부하용 MISFET(Qp2)의 드레인이, 저전위("L")가 되며, 부하용 MISFET(Qp2)의 백게이트에는, 전원전위(Vcc)가 인가되고 있으므로, 부하용 MISFET(Qp2)에서는, 드레인과 반도체 기판(웰)과의 사이에 전위차가 생긴다.
반대로, 축적노드(B)가 고전위("H")인 경우에는, 구동용 MISFET(Qd2)에서, 드레인과 반도체 기판(웰)과의 사이에 전위차가 생기고, 부하용 MISFET(Qp1)에서, 드레인과 반도체 기판(웰)과의 사이에 전위차가 생긴다.
한편, 전송용 MISFET(Qt1, Qt2) 각각의 게이트전극에는 워드선(WL)이 접속되며, 이 워드선(WL)에 의해 전송용 MISFET(Qt1, Qt2)의 도통, 비도통이 제어된다. 즉, 워드선(WL)이 고전위("H")일 때에는, 전송용 MISFET(Qt1, Qt2)이 ON이 되고, 플립플롭 회로와 상보성 데이터선(데이터선(DL, /DL))이 전기적으로 접속되므로, 축적노드(A, B)의 전위상태("H" 또는 "L")가 데이터선(DL, /DL)에 나타나며, 메모리셀(MC)의 정보로서 판독된다.
여기서, 축적노드(A)가 고전위("H")인, 즉, 전송용 MISFET(Qt1)의 일단(축적노드(A))이 고전위("H")가 될 경우에는, 전송용 MISFET(Qt1)의 백게이트에는, 접지전위(Vss)가 인가되고 있으므로, 전송용 MISFET(Qt1)에서는, 그 일단(소스, 드레인 영역)과 반도체 기판(웰)과의 사이에 전위차가 생긴다.
반대로, 축적노드(B)가 고전위("H")인 경우에는, 전송용 MISFET(Qt2)에서, 그 일단(소스, 드레인 영역)과 반도체 기판(웰)과의 사이에 전위차가 생긴다.
또, 메모리셀(MC)에 정보를 기록하기 위해서는, 워드선(WL)을 "H" 전위레벨, 전송용 MISFET(Qt1, Qt2)을 ON 상태로 하여 데이터선(DL, /DL)의 정보를 축적노드(A, B)에 전달한다.
여기서, 데이터선(DL)이 고전위("H")인, 즉, 전송용 MISFET(Qt1)의 타단(他端)(소스, 드레인 영역)이 고전위("H")가 될 경우에는, 전송용 MISFET(Qt1)의 백게이트에는, 접지전위(Vss)가 인가되고 있으므로, 전송용 MISFET(Qt1)에서, 그 타단(소스, 드레인 영역)과 반도체 기판(웰)과의 사이에 전위차가 생긴다.
반대로, 데이터선(/DL)이 고전위("H")인, 즉, 전송용 MISFET(Qt2)의 타단(소스, 드레인영역)이 고전위("H")가 될 경우에는, 전송용 MISFET(Qt2)의 백게이트에는, 접지전위(Vss)가 인가되고 있으므로, 전송용 MISFET(Qt2)에서, 그 타단(소스, 드레인 영역)과 반도체 기판(웰)과의 사이에 전위차가 생긴다.
다음에, 본 실시형태의 SRAM을, 도 2 ~ 도 46을 이용하여, 그 제조공정에 따라 설명한다.
도 2 ~ 도 6에 나타내는 바와 같이, 우선, 반도체 기판(1)중에 소자분리(2)를 형성한다. 여기서, 도 6은, 메모리셀 형성영역에 형성되는 메모리셀 약 1개분의영역을 나타내는 반도체 기판의 평면도이고, 도 2, 도 3, 도 4 및 도 5는, 각각 도 6의 A-A, B-B, C-C 및 D-D 단면도이다. 이 소자분리(2)는, 이하와 같이 형성한다. 예컨대 1 ~ 10Ωcm 정도의 비저항을 갖는 p형의 단결정 실리콘으로 이루어지는 반도체 기판(1)을 에칭함으로써 깊이 250nm 정도의 소자분리홈을 형성한다.
그후, 반도체 기판(1)을 약 1000℃에서 열산화함으로써, 홈의 내벽에 막두께 10nm 정도의 얇은 산화실리콘막(도시하지 않음)을 형성한다. 이 산화실리콘막은, 홈의 내벽에 생긴 드라이에칭의 데미지를 회복함과 동시에, 다음의 공정에서 홈의 내부에 매립되는 산화실리콘막(5)과 반도체 기판(1)과의 계면에 생기는 스트레스를 완화하기 위해 형성한다.
다음에, 홈의 내부를 포함하는 반도체 기판(1)상에 CVD(Chemical Vapor deposition)법으로 막두께 450 ~ 500nm 정도의 산화실리콘막(5)을 퇴적하고, 화학적 기계연마(CMP ; Chemical Mechanical Polishing)법으로 홈 상부의 산화실리콘막(5)을 연마하여, 그 표면을 평탄화한다.
다음에, 반도체 기판(1)에 p형 불순물(붕소) 및 n형 불순물(예컨대 인)을 이온 주입한 후, 약 1000℃의 열처리로 상기 불순물을 확산킴으로써, 반도체 기판(1)에 p형 웰(3) 및 n형 웰(4)을 형성한다. 도 6에 나타내는 바와 같이, 반도체 기판(1)에는, 2개의 p형 웰(3)(Ap1, Ap2)이 형성되며, 2개의 n형 웰(4)(An1, An2)이 형성된다. 이들 활성영역(An1, An2, Ap1, Ap2)은, 산화실리콘막(5)이 매립된 소자분리(2)로 둘러 싸여져 있다. 또한, 이들 활성영역 중 예컨대, p형 영역(Ap1, Ap2)은, 소자분리(2) 하부에서 연결되어 있다(도 7 참조).
또, 추후 상세히 설명하는 바와 같이, 메모리셀(MC)을 구성하는 6개의 MISFET(Qt1, Qt2, Qd1, Qd2, Qp1, Qp2) 중 n채널형 MISFET(Qt1, Qd1)은, 활성영역(Ap1)(p형 웰(3))상에 형성되고, n채널형 MISFET(Qt2, Qd2)은, 활성영역(Ap2)(p형 웰(3))상에 형성된다. 또 p채널형 MISFET(Qp2)은, 활성영역(An1)(n형 웰(4))상에 형성되며, p채널형 MISFET(Qp1)은, 활성영역(An2)(n형 웰(4))상에 형성된다.
다음에, 도 7 ~ 도 11에 나타내는 바와 같이, 반도체 기판(1)의 주표면에 n채널형 MISFET(Qt1, Qd1, Qt2, Qd2) 및 p채널형 MISFET(Qp1, Qp2)의 게이트전극(G)을 게이트 산화막(8)을 통하여 형성한다. 여기서, 도 11은, 메모리셀 형성영역에 형성되는 메모리셀 약 1개분의 영역을 나타내는 반도체 기판의 평면도이고, 도 7, 도 8, 도 9 및 도 10은 각각 도 11의 A-A, B-B, C-C 및 D-D 단면도이다.
우선, 불산계의(fluoride acid)의 세정액을 사용하여 반도체 기판(1)(p형 웰(3) 및 n형 웰(4))의 표면을 웨트 세정한 후, 약 800℃의 열산화로 p형 웰(3) 및 n형 웰(4) 각각의 표면에 막두께 6nm 정도의 청정한 게이트 산화막(8)을 형성한다.
다음에, 게이트 산화막(8)상에 게이트전극(G)을 형성한다. 이 게이트전극(G)은, 우선, 게이트 산화막(8)의 상부에 막두께 100nm 정도의 저저항 다결정 실리콘막(9)을 CVD법으로 퇴적한다. 다음에, 포토 레지스트막(도시하지 않음)을 마스크로 하여 다결정 실리콘막(9)을 드라이 에칭함으로써, 다결정 실리콘막(9)으로 이루어지는 게이트전극(G)을 형성한다.
도 11에 나타내는 바와 같이, 활성영역(Ap1)상에는, 전송용 MISFET(Qt1)의게이트전극(G)과, 구동용 MISFET(Qd1)의 게이트전극(G)이 형성되고, 활성영역(Ap2)상에는, 전송용 MISFET(Qt2)의 게이트전극(G)과, 구동용 MISFET(Qd2)의 게이트전극(G)이 형성되어 있다. 또, 활성영역(An1)상에는, 부하용 MISFET(Qp2)의 게이트전극(G)이 형성되고, 활성영역(An2)상에는, 부하용 MISFET(Qp1)의 게이트전극(G)이 형성되어 있다. 이들 게이트전극은, 각각 도면 중 A-A와 직교하는 방향으로 형성되며, 부하용 MISFET(Qp1)의 게이트전극(G)과 구동용 MISFET(Qd1)의 게이트전극은 접속되어 있고, 또한, 부하용 MISFET(Qp2)의 게이트전극 및 구동용 MISFET(Qd2)의 게이트전극과는 접속되어 있다.
다음에, p형 웰(3)상의 게이트전극(G)의 양측에 n형 불순물(인 또는 비소)을 주입함으로써 n-형 반도체 영역(13)을 형성하고, 또, n형 웰(4)상에 p형 불순물(붕소)을 주입함으로써 p-형 반도체 영역(14)을 형성한다.
다음에, p형 웰(3)상의 게이트전극(G)의 양측에 p형 불순물(붕소)을 비스듬히 이온 주입함으로써 p형의 포켓 이온영역(pKp)을 형성한다. 또, n형 웰(4)상의 게이트전극(G)의 양측에 n형 불순물(인)을 비스듬히 이온 주입함으로써 n형의 포켓 이온영역(pKn)을 형성한다. 이 포켓 이온영역(pKp, pKn)은, 후술하는 소스, 드레인 영역(n+형 반도체 영역(17), p+형 반도체 영역(18)) 단부에서 게이트전극 아래까지 연장되며, 이 소스, 드레인 영역과 반대의 도전형이다. 이 포켓 이온영역(pKp, pKn)은, 소위, 펀치 스루(punch-through) 현상의 발생을 억제하기 위해 형성한다. 이 펀치 스루 현상이란, 소스 및 드레인에서 연장해 오는 공핍층이 연결되어 버리는 것에 의해, 채널이 형성되지 않아도 소스, 드레인 사이에 전류가 흐르고 마는현상을 말한다. 그러므로, 채널영역하에 소스, 드레인 영역을 구성하는 불순물과는 반대의 도전형의 불순물로 이루어지는 영역(포켓 이온영역)을 형성함으로써, 소스 및 드레인에서 연장되는 공핍층의 확산을 억제하는 것이다.
다음에, 도 12 ~ 도 16에 나타내는 바와 같이, 반도체 기판(1)상에 CVD법으로 막두께 40nm 정도의 질화실리콘막을 퇴적한 후, 이방적으로 에칭함으로써, 게이트전극(G)의 측벽에 사이드월 스페이서(16)를 형성한다.
다음에, p형 웰(3)에 n형 불순물(인 또는 비소)을 이온 주입함으로써 n+형 반도체 영역(17)(소스, 드레인)을 형성하고, n형 웰(4)에 p형 불순물(붕소)을 이온 주입함으로써 p+형 반도체 영역(18)(소스, 드레인)을 형성한다. 여기서, 도 16은, 메모리셀 형성영역에 형성되는 메모리셀 약 1개분의 영역을 나타내는 반도체 기판의 평면도이고, 도 12, 도 13, 도 14 및 도 15는 각각 도 16의 A-A, B-B, C-C 및 D-D 단면도이다.
또, n형 웰(4)(An1, An2) 및 p형 웰(3)(Ap1, Ap2)에 각각 전위를 공급하기 위해, n형 웰(4)에 대해서는, n+형 반도체 영역(17)을, p형 웰(3)에 대해서는, p+형 반도체 영역(18)을 형성한다. 이러한 반도체 영역(17, 18)은, 메모리셀의 외주부 등에 형성해도 되지만, 여기서는, 도 14, 도 15 및 도 16에 나타내는 바와 같이, 각 활성영역(An1, An2, Ap1, Ap2)마다 형성되어 있다.
지금까지의 공정으로, 메모리셀(MC)을 구성하는 6개의 MISFET(구동용 MISFET(Qd1, Qd2), 전송용 MISFET(Qt1, Qt2) 및 부하용 MISFET(Qp1, Qp2)이 완성된다.
계속해서, 도 17 ~ 도 21에 나타내는 바와 같이, 반도체 기판(1)상에 CVD법으로 산화실리콘막을 퇴적한 후, 포토레지스트막(도시하지 않음)을 마스크로 하여 산화실리콘막을 드라이에칭함으로써, 산화실리콘막으로 이루어지는 마스크막(mk)을 형성한다. 여기서, 도 21은, 메모리셀 형성영역에 형성되는 메모리셀 약 1개분의 영역을 나타내는 반도체 기판의 평면도이고, 도 17, 도 18, 도 19 및 도 20은 각각 도 21의 A-A, B-B, C-C 및 D-D 단면도이다.
여기서, 도 21에 나타내는 바와 같이, 이 마스크막(mk)을, 부하용 MISFET(Qp1, Qp2) 및 구동용 MISFET(Qd1, Qd2)의 드레인 영역상에 잔존시킨다. 또한, 도 12 ~ 도 15에는, 도시하지 않았지만, n+형 반도체 영역(17)(소스, 드레인)이나 p+형 반도체 영역(18)(소스, 드레인)의 형성시(이온 주입시)에는, 기판표면으로의 데미지를 저감하기 위해, 예컨대, 산화실리콘막으로 이루어지는 스루막을 통하여 이온 주입을 행한다. 이온 주입 후, 이 스루막을, 패터닝하여 마스크막(mk)으로서 사용하면, 공정의 단축을 도모할 수 있다.
다음에, 반도체 기판(1)상에, 스퍼터법에 의해 예컨대, Co막 등의 금속막을 퇴적한다. 다음에, 600℃에서 1분간 열처리를 행하고, 반도체 기판(1)의 노출부(n+형 반도체 영역(17), p+형 반도체 영역(18))와, Co막과의 접촉부 및 게이트전극(G)과 Co막과의 접촉부에서, CoSi층(19)을 형성한다. 또한 본 실시형태에 있어서는, Co막을 사용했지만, Ti막을 사용하여 TiSi층 등의 다른 금속 실리사이드층을 형성해도 된다.
여기서, 상술한대로, 부하용 MISFET(Qp1, Qp2) 및 구동용 MISFET(Qd1, Qd2)의 드레인 영역상에는, 마스크막(mk)이 형성되어 있으므로, 이러한 영역상에는, 금속 실리사이드층(CoSi, 이하, 간단히 실리사이드층이라 함)(19)은 형성되지 않는다.
또, 부하용 MISFET(Qp1, Qp2) 및 구동용 MISFET(Qd1, Qd2)의 소스영역이나 전송용 MISFET(Qt1, Qt2)의 일단상에는, 실리사이드층(19)이 형성되고, 또, 상술한 웰에 전위를 공급하기 위한 반도체 영역(17, 18)상에도 실리사이드층(19)이 형성된다(또 24, 25 참조).
다음에, 미반응의 Co막을 에칭에 의해 제거한 후, 700 내지 800℃에서 1분간 정도의 열처리를 행하고, 실리사이드층(19)을 저저항화 한다(CoSi2층으로 함). 이 실리사이드층(19)의 형성후의 도면을, 도 22 도 26에 나타낸다. 여기서, 도 26은, 메모리셀 형성영역에 형성되는 메모리셀 약 1개분의 영역을 나타내는 반도체 기판의 평면도이고, 도 22, 도 23, 도 24 및 도 25는 각각 도 26의 A-A, B-B, C-C 및 D-D 단면도이다. 또한, 도 26의 평면도에서, 실리사이드층(19)의 형성영역을 사선부로 나타낸다. 또, 도 26에서는, 마스크막(mk)을 생략하고 있다.
다음에, 도 27 ~ 도 31에 나타내는 바와 같이, 반도체 기판(1)상에 CVD법으로 막두께 50nm 정도의 질화실리콘막(22)을 퇴적한다. 이어서 질화실리콘막(22)의 상부에 PSG(Phosphor Silicate Glass)막(23)을 도포하고, 열처리를 행하여, 평탄화한 후, CVD법으로 막두께 700nm ~ 800nm 정도의 산화실리콘막(24)을 퇴적한 후, 산화실리콘막(24)을 CMP(Chmical Mechanical Polishing)법으로 연마하여 그 표면을평탄화한다. 이 산화실리콘막(24)은, 예컨대, 테트라에톡시실란을 원료로 하여, 플라즈마 CVD법에 의해 형성한다. 또한, 질화실리콘막(22)은, 후술하는 콘택트홀(C1) 등의 형성시 에칭 스토퍼로서의 역할을 다한다. 또, 이 PSG막(23), 산화실리콘막(24) 및 질화실리콘막(22)은, 게이트전극(G)과 제1층 배선(M1)과의 사이의 층간절연막이 된다.
다음에, 포토레지스트막(도시하지 않음)을 마스크로 한 드라이에칭으로 산화실리콘막(24) 및 PSG막(23)을 드라이에칭하고, 이어서 질화실리콘막(22)을 드라이에칭함으로써, n+형 반도체 영역(소스, 드레인) 및 p+형 반도체 영역(18)(소스, 드레인)상에 콘택트홀(C1) 및 배선홈(HM)을 형성한다. 또, 전송용 MISFET(Qt1, Qt2)의 게이트전극(G)상에 콘택트홀(C1)을 형성한다. 한쪽의 배선홈(HM)은, 구동용 MISFET(Qd1)의 드레인상에서 부하용 MISFET(Qp1)의 드레인상을 경유하며, 구동용 MISFET(Qd2)의 게이트전극상까지 연장되어 있다. 또, 다른쪽의 배선홈(HM)은, 구동용 MISFET(Qd2)(부하용 MISFET(Qp2))의 드레인 상에서 부하용 MISFET(Qp2)의 드레인 상을 경유하며, 구동용 MISFET(Qd1)(부하용 MISFET(Qp1))의 게이트 전극상까지 연장되어 있다(또 31 참조).
다음에, 콘택트홀(C1) 및 배선홈(HM)내에 도전성 막을 매립함으로써 플러그(P1) 및 배선(MD1, MD2)을 형성한다. 플러그(P1) 및 배선을 형성하기 위해서는, 우선, 콘택트홀(C1) 및 배선홈(HM)의 내부를 포함하는 산화실리콘막(24)의 상부에 스퍼터법에 의해 막두께 10nm 정도의 Ti막(도시하지 않음) 및 막두께 50nm 정도의 TiN막을 차례로, 500 ~ 700℃에서 1분간 열처리를 행한다. 다음에 CVD법에 의해 W막을 퇴적하고, 산화실리콘막(24)의 표면이 노출하기까지 에치백 혹은 CMP를 행하며, 콘택트홀(C1) 및 배선홈(HM) 외부의 Ti막, TiN막 및 W막을 제거함으로써 콘택트홀(C1)내에 플러그(P1)를 형성하고, 또, 배선홈(HM)내에 배선(MD1, MD2)을 형성한다. 여기서, 도 31은, 메모리셀 형성영역에 형성되는 메모리셀 약 1개분의 영역을 나타내는 반도체 기판의 평면도이고, 도 27, 도 28, 도 29 및 도 30은 각각 도 31의 A-A, B-B, C-C 및 D-D 단면도이다.
다음에, 도 32 ~ 도 36에 나타내는 바와 같이, 반도체 기판(1)상에, 산화실리콘막(25)을 CVD법에 의해 퇴적한다. 다음에, 플러그(P1)상의 산화실리콘막(25)을 에칭에 의해 제거함으로써 콘택트홀(C2)을 형성한다. 여기서, 도 36은, 메모리셀 형성영역에 형성되는 메모리셀 약 1개분의 영역을 나타내는 반도체 기판의 평면도이고, 도 32, 도 33, 도 34 및 도 35는 각각 도 36의 A-A, B-B, C-C 및 D-D 단면도이다.
다음에, 콘택트홀(C2)내에 도전성막을 매립함으로써 플러그(P2)를 형성한다. 우선, 콘택트홀(C2)의 내부를 포함하는 산화실리콘막(25)의 상부에 스퍼터법에 의해 막두께 10nm 정도의 Ti막(도시하지 않음) 및 막두께 50nm 정도의 TiN막을 차례로, 500 ~ 700℃에서 1분간 열처리를 행한다. 다음에 CVD법에 의해 W막을 퇴적하고, 산화실리콘막(25)의 표면이 노출하기까지 에치백 혹은 CMP를 행하며, 콘택트홀(C21) 외부의 Ti막, TiN막 및 W막을 제거함으로써 플러그(P2)를 형성한다.
계속해서, 도 37 ~ 도 41에 나타내는 바와 같이, 산화실리콘막(25) 및 플러그(P2)상에, 제1층 배선(M1)을 형성한다. 여기서, 도 41은, 메모리셀 형성영역에형성되는 메모리셀 약 1개분의 영역을 나타내는 반도체 기판의 평면도이고, 도 37, 도 38, 도 39 및 도 40은 각각 도 41의 A-A, B-B, C-C 및 D-D 단면도이다.
이 제1층 배선(M1)을 형성하기 위해서는, 우선, 스퍼터법에 의해 막두께 10nm 정도의 Ti막(도시하지 않음) 및 막두께 50nm 정도의 TiN막을 차례로, 500 ~ 700℃에서 1분간 열처리를 행한다. 다음에 CVD법에 의해 W막을 퇴적하고, 패터닝함으로써 제1층 배선(M1)을 형성한다. 제1층 배선(M1) 중, 전송용 MISFET(Qt1, Qt2)의 게이트전극(G)을 플러그(P1, P2)를 통하여 접속하는 제1층 배선(M1)은 워드선(WL)이 된다.
다음에, 도 42 ~ 도 46에 나타내는 바와 같이, 제1층 배선(M1) 및 산화실리콘막(25)상에, 산화실리콘막(27)을 CVD법에 의해 퇴적하고, 다음에, 제1층 배선(M1)상의 산화실리콘막(27)을 에칭에 의해 제거함으로써 콘택트홀(C3)을 형성한다. 여기서, 도 46은, 메모리셀 형성영역에 형성되는 메모리셀 약 1개분의 영역을 나타내는 반도체 기판의 평면도이고, 도 42, 도 43, 도 44 및 도 45는 각각 도 46의 A-A, B-B, C-C 및 D-D 단면도이다.
다음에, 콘택트홀(C3)내에 도전성 막을 매립함으로써 플러그(P3)를 형성한다. 이 플러그(P3)는, 플러그(P2)와 동일하게 형성한다.
계속해서, 산화실리콘막(27) 및 플러그(P3)상에, 제2층 배선(M2)을 형성한다. 이 제2층 배선(M2)을 형성하기 위해서는, 우선, 스퍼터법에 의해 막두께 10nm 정도의 Ti막(도시하지 않음) 및 막두께 50nm 정도의 TiN막을 차례로, 500 ~ 700℃에서 1분간 열처리를 행한다. 다음에 CVD법에 의해 W막을 퇴적하고, 패터닝함으로써 제2층 배선(M2)을 형성한다.
이 제2층 배선(M2), 플러그(P3), 제1층 배선(M1), 플러그(P2, P1)를 통하여 구동용 MISFET(Qd1, Qd2)의 소스에 접지전위(Vss)가 공급된다. 또, 제2층 배선(M2), 플러그(P3), 제1층 배선(M1), 플러그(P2, P1)를 통하여 부하용 MISFET(Qp1, Qp2)의 소스에 전원전위(Vcc)가 공급된다. 또한, n형 웰(4) 및 p형 웰(3)에 각각 접지전위(Vss), 전원전위(Vcc)가 인가된다. 예컨대, 도 44에 나타내는 바와 같이, 활성영역(Ap1)상의 P1에는, 상술한 접지전위(Vss)가 인가되지만, 이 전위는, 실리사이드층(19)을 통하여 p형 웰(3)에도 인가된다. 또, 활성영역(Ap2)상의 P1에는, 상술한 전원전위(Vcc)가 인가되지만, 이 전위는, 실리사이드층(19)을 통하여 n형 웰(4)에도 인가된다(도 45).
또, 구동용 MISFET(Qd1, Qd2)의 일단과 접속된 제2층 배선은 데이터선(DL, /DL)이 된다.
이상의 공정에 의해, SRAM 메모리셀이 거의 완성된다. 또한, 도 111에, 복수의 메모리셀에 대하여 제2층 배선(M2) 형성후의 평면도의 일예를 나타낸다. 도시하는 바와 같이, 예컨대, 메모리셀은 점선으로 구획된 영역을 한 단위로 하여, 선대칭으로 배치된다.
이와 같이, 본 실시형태에 의하면, 부하용 MISFET(Qp1, Qp2) 및 구동용 MISFET(Qd1, Qd2)의 드레인 영역상에는, 실리사이드층(19)이 형성되어 있지 않으므로, 메모리셀의 누설전류의 저감을 도모할 수 있다.
예컨대, 도 47에, 예컨대, n채널형 MISFET의 게이트전극(G) 및 소스, 드레인영역(17)상에 실리사이드층을 형성한 경우의 단면도를 나타낸다. 도시하는 바와 같이, 소위 리세스 현상에 의해, 반도체 기판(p형 웰(3)) 표면에서 소자분리(2)의 표면이 후퇴한다. 이와 같은 p형 웰(3)상에, 실리사이드층(19)을 설치한 경우에는, 소스, 드레인 영역의 노출한 측벽부(도면중의 영역(a))에도 실리사이드층(19)이 형성되고, 실리사이드층(19)의 바닥부와 소스, 드레인 영역 바닥부와의 거리(D1)가 작아져, 누설전류가 생기기 쉬워진다. 또, n+형 반도체 영역(17) 형성후, 실리사이드층(19)의 형성전에, 세정 등에 의해 사이드월 스페이서(16)의 막두께가 감소한 경우에는, 얕은 n-형 반도체 영역(13)상에도 실리사이드층이 형성되어 버려, 실리사이드층의 바닥부와 n-형 반도체 영역(13) 바닥부와의 거리(D2)가 작아져, 누설전류가 생기기 쉬워진다.
여기서, 예컨대, 도 48의 그래프 (a)에 나타내는 바와 같이, 접합전압에 대한 접합 누설전류가, 접합전압에 대하여 서서히 커지는 경우는, 정상의 MISFET인 것에 대해, 도 48의 그래프 (b)에 나타내는 바와 같이, 접합전압에 대하여 누설전류가 급격하게 커지는 경우는, 불량으로 된다.
특히, 상술한 바와 같이, 구동용 MISFET(Qd1, Qd2)의 백게이트에는, 접지전위(Vss)가 인가되어 있고, 구동용 MISFET(Qd1, Qd2)의 드레인 중 어느 것인가는, 고전위("H") 상태이므로, 구동용 MISFET(Qd1, Qd2) 중 어느 것인가에 있어서는, 드레인과 반도체 기판(웰)과의 사이에 전위차가 생긴다. 그 결과, 누설전류가 증가하기 쉬워진다.
그러나, 본 실시형태에 있어서는, 구동용 MISFET(Qd1, Qd2)의 드레인 영역상에는, 실리사이드층(19)을 형성하고 있지 않으므로, 누설전류를 저감할 수 있다.
또, 부하용 MISFET(Qp1, Qp2)의 백게이트에는, 전원전위(Vcc)가 인가되어 있고, 부하용 MISFET(Qp1, Qp2)의 드레인 중 어느 것인가는, 저전위("L") 상태이므로, 부하용 MISFET(Qp1, Qp2) 중 어딘가에 있어서는, 드레인과 반도체 기판(웰)과의 사이에 전위차가 생긴다. 그 결과, 누설전류가 증가하기 쉬워진다.
그러나, 본 실시형태에 있어서는, 부하용 MISFET(Qp1, Qp2)의 드레인 영역상에는, 실리사이드층(19)을 형성하고 있지 않으므로, 누설전류를 저감할 수 있다.
또한, 본 실시형태에 있어서는, SRAM 메모리셀을 구성하는 6개의 MISFET이, 예컨대, 도 31에 나타내는 바와 같이, 레이아웃되어 있고, 부하용 MISFET(Qp1)의 드레인 영역과 전송용 MISFET(Qt1)의 일단(소스, 드레인 영역)이 공통하고 있기 때문에, 전송용 MISFET(Qt1)의 일단(소스, 드레인 영역)상에도, 실리사이드층(19)이 형성되지 않는다. 동일하게, 전송용 MISFET(Qt2)의 일단(소스, 드레인 영역)상에도, 실리사이드층(19)이 형성되지 않는다. 따라서, 이러한 MISFET의 누설전류를 저감할 수 있다.
즉, 전송용 MISFET(Qt1, Qt2)의 백게이트에는, 접지전위(Vss)가 인가되어 있고, 전송용 MISFET(Qt1, Qt2)의 일단(도 1의 축적노드 A 혹은 B측) 중 어느 것인가는, 고전위("H") 상태이므로, 전송용 MISFET(Qt1, Qt2) 중 어느 것인가에 있어서는, 그 일단(소스, 드레인 영역)과 반도체 기판(웰)과의 사이에 전위차가 생긴다. 그 결과, 누설전류가 증가하기 쉬워진다. 그러나, 본 실시형태에 있어서는, 상기 전송용 MISFET(Qt1, Qt2)의 일단상에는, 실리사이드층(19)을 형성하고 있지 않으므로, 누설전류를 저감할 수 있다.
한편, n형 웰(4) 및 p형 웰(3)에 각각 접지전위(Vss), 전원전위(Vcc)를 인가하기 위한 반도체 영역(17, 18)상에는, 실리사이드층(19)이 형성되어 있으므로, 플러그(P1)로부터 이 실리사이드층을 통하여 n형 웰(4) 혹은 p형 웰(3)에 전위를 공급할 수 있다(도 44, 도 45 참조).
(실시형태 2)
본 실시형태의 SRAM을, 도 49 ~ 도 58을 이용하여, 그 제조공정에 따라 설명한다. 또한 마스크막(mk) 및 실리사이드층(19)의 형성공정 이외의 공정은, 도 2 ~ 도 16 및 도 27 ~ 도 46을 이용하여 설명한 실시형태 1의 경우와 동일하므로 그 설명을 생략한다.
우선, 실시형태 1에서 설명한 도 12 ~도 16에 나타내는 반도체 기판(1)을 준비하고, 반도체 기판(1)상에 CVD법으로 산화실리콘막을 퇴적한다. 다음에, 도 49 ~ 도 53에 나타내는 바와 같이, 포토레지스트막(도시하지 않음)을 마스크로 하여 산화실리콘막을 드라이에칭함으로써, 산화실리콘막으로 이루어지는 마스크막(mk)을 형성한다. 여기서, 도 53은, 메모리셀 형성영역에 형성되는 메모리셀 약 1개분의 영역을 나타내는 반도체 기판의 평면도이고, 도 49, 도 50, 도 51 및 도 52는 각각 도 53의 A-A, B-B, C-C 및 D-D 단면도이다.
여기서, 도 53에 나타내는 바와 같이, 마스크막(mk)은, 부하용 MISFET(Qp1, Qp2) 및 구동용 MISFET(Qd1, Qd2)의 드레인 영역 및 전송용 MISFET(Qt1, Qt2)의 타단(데이터선 접속측)상에 잔존시킨다. 또한 본 발명의 실시형태에 있어서도, 이온주입시에 이용된 스루막을, 마스크막(mk)으로서 사용하면, 공정의 단축을 도모할 수 있다.
다음에, 반도체 기판(1)상에, 스퍼터법에 의해 예컨대, Co막 등의 금속막을 퇴적한다. 다음에, 600℃에서 1분간의 열처리를 행하고, 반도체 기판(1)의 노출부(n+형 반도체 영역(17), p+형 반도체 영역(18))와, Co막과의 접촉부 및 게이트전극(G)과 Co막과의 접촉부에서, 실리사이드층(19)을 형성한다.
여기서, 상술한대로, 부하용 MISFET(Qp1, Qp2) 및 구동용 MISFET(Qd1, Qd2)의 드레인 영역상에는, 마스크막(mk)이 형성되어 있으므로, 이러한 영역상에는, 실리사이드층(19)은 형성되지 않는다. 또, 전송용 MISFET(Qt1, Qt2)의 타단(데이터선 접속측)상에도, 마스크막(mk)이 형성되어 있으므로, 이러한 영역상에는, 실리사이드층(19)은 형성되지 않는다.
또한, 실시형태 1의 경우와 같이, 부하용 MISFET(Qp1, Qp2) 및 구동용 MISFET(Qd1, Qd2)의 소스영역 및 실시형태 1에서 설명한 웰에 전위를 공급하기 위한 반도체 영역(17, 18)상에도 실리사이드층(19)이 형성된다(도 56, 도 57 참조).
다음에, 미반응의 Co막을 에칭에 의해 제거한 후, 700 내지 800℃에서, 1분간 정도의 열처리를 행하고, 실리사이드층(19)을 저저항화한다. 이 실리사이드층(19)의 형성후의 도면을, 도 54 ~ 도 58에 나타낸다. 여기서, 도 58은, 메모리셀 형성영역에 형성되는 메모리셀 약 1개분의 영역을 나타내는 반도체 기판의 평면도이고, 도 54, 도 55, 도 56 및 도 57은 각각 도 58의 A-A, B-B, C-C 및 D-D 단면도이다. 또한 도 58의 평면도에서, 실리사이드층(19)의 형성영역을 사선부로 나타낸다. 또, 도 58에서는, 마스크막(mk)이 생략되어 있다.
이와 같이, 본 실시형태에 있어서는, 전송용 MISFET(Qt1, Qt2)의 타단(데이터선 접속측)상에도, 실리사이드층(19)을 형성하고 있지 않으므로, 실시형태 1에서 설명한 효과에 더하여, 이러한 영역에서의 누설전류를 저감할 수 있다.
즉, 전송용 MISFET(Qt1, Qt2)의 백게이트에는, 접지전위(Vss)가 인가되어 있고, 데이터의 기록 및 판독시에는, 데이터 전송용 MISFET(Qt1, Qt2)의 타단(데이터선 측) 중 어느 것인가는, 고전위("H") 상태이므로, 전송용 MISFET(Qt1, Qt2) 중 어느 것인가에 있어서는, 그 타단(소스, 드레인 영역)과 반도체 기판(웰)과의 사이에 전위차가 생긴다. 그 결과, 누설 전류가 증가하기 쉬워진다. 그러나, 본 실시형태에 있어서는, 전송용 MISFET(Qt1, Qt2)의 타단상에는, 실리사이드층(19)을 형성하고 있지 않으므로, 누설전류를 저감할 수 있다. 또, 기록시뿐만 아니라, 고속동작을 위해, 데이터선을 고전위("H")로 유지한 상태로 스탠바이 하는 경우에도 효과적이다.
이후의 공정은, 도 27 ~ 도 46을 참조하면서 설명한 실시형태 1의 경우와 동일하므로, 그 설명을 생략한다.
(실시형태 3)
본 실시형태 SRAM을, 도 59 ~ 도 79를 이용하여, 그 제조공정에 따라 설명한다. 또한 본 실시형태에 있어서는, n형의 MISFET의 게이트전극을 n형으로 하고, p형의 MISFET의 게이트전극을 p형으로 하는, 소위 듀얼게이트 구조를 채용하고 있다. 또한 소자분리(2) 형성까지의 공정은, 도 2 ~ 도 6을 이용하여 설명한 실시형태 1의 경우와 동일하므로 그 설명을 생략한다.
우선, 실시형태 1에서 설명한 도 2 ~ 도 6에 나타내는 반도체 기판(1)을 준비하여, 실시형태 1과 같이, 게이트 산화막(8)을 형성하고, 이 상부에 막두께 100nm 정도의 저저항 다결정 실리콘막(9)을 CVD법으로 퇴적한 후, 예컨대, 도시하지 않은 레지스트막으로, 활성영역(Ap1, Ap2)을 덮고, 다결정 실리콘막(9)중에 붕소 등의 p형 불순물을 주입한다. 그 결과, 활성영역(An1, An2)상의 다결정 실리콘막(9)이 p형이 된다. 이어서, 레지스트막을 제거하고, 또한 도시하지 않은 레지스트막으로, 활성영역(An1, An2)을 덮고, 다결정 실리콘막(9)중에 인 등의 n형 불순물을 주입한다. 그 결과, 활성영역(Ap1, Ap2)상의 다결정 실리콘막(9)이 n형이 된다.
다음에, 실시형태 1과 같이, 다결정 실리콘막을 드라이에칭함으로써, 게이트전극(G)을 형성한다. 여기서, n형 다결정 실리콘막으로 이루어지는 막을 게이트전극(Gn)으로 하고, p형 다결정 실리콘막으로 이루어지는 막을 게이트전극(Gp)으로 나타낸다.
게이트전극(Gn, Gp) 형성후의 도면을, 도 59 ~ 도 63에 나타낸다. 여기서, 도 63은, 메모리셀 형성영역에 형성되는 메모리셀 약 1개분의 영역을 나타내는 반도체 기판의 평면도이고, 도 59, 도 60, 도 61 및 도 62는 각각 도 63의 A-A, B-B, C-C 및 D-D 단면도이다.
도 63에 나타내는 바와 같이, 부하용 MISFET(Qp1)의 게이트전극(G)과 구동용 MISFET(Qd1)의 게이트전극과는 접속되어 있고, 또, 부하용 MISFET(Qp2)의 게이트전극 및 구동용 MISFET(Qd2)의 게이트전극과는 접속되어 있으므로, 소자분리(2)상에서, 게이트전극(Gn, Gp)의 경계면이 생긴다(도 79 참조). 이러한 영역(접합영역)에서는, pn접합에 의해 공핍층이 생긴다.
다음에, 실시형태 1의 경우와 같이, 포켓 이온영역(pKp, pKn), 사이드월 스페이서(16), n+형 반도체 영역(17)(소스, 드레인), p+형 반도체 영역(18)(소스, 드레인) 및 웰에 전위를 공급하기 위한 반도체 영역(17, 18)을 형성한다. 이들 반도체 영역(17, 18) 형성후의 도면을 도 64 ~ 도 68에 나타낸다. 여기서, 도 68은, 메모리셀 형성영역에 형성되는 메모리셀 약 1개분의 영역을 나타내는 반도체 기판의 평면도이고, 도 64, 도 65, 도 66 및 도 67은 각각 도 68의 A-A, B-B, C-C 및 D-D 단면도이다.
다음에, 반도체 기판(1)상에, CVD법으로 예컨대, 산화실리콘막을 퇴적하고, 또한, 도 69 ~ 도 73에 나타내는 바와 같이, 포토레지스트막(도시하지 않음)을 마스크로 하여 산화실리콘막을 드라이에칭함으로써, 산화실리콘막으로 이루어지는 마스크막(mk)을 형성한다. 여기서, 도 73은, 메모리셀 형성영역에 형성되는 메모리셀 약 1개분의 영역을 나타내는 반도체 기판의 평면도이고, 도 69, 도 70, 도 71 및 도 72는 각각 도 73의 A-A, B-B, C-C 및 D-D 단면도이다.
여기서, 도 73에 나타내는 바와 같이, 마스크막(mk)은, 부하용 MISFET(Qp1, Qp2) 및 구동용 MISFET(Qd1, Qd2)의 드레인 영역, 전송용 MISFET(Qt1, Qt2)의 타단(데이터선 접속측) 및 상기 접합영역 이외의 게이트전극상에 잔존시킨다. 또한, 본 실시형태에 있어서도, 이온 주입시에 이용된 스루막을, 마스크막(mk)으로서 사용하면, 공정의 단축을 도모할 수 있다.
다음에, 반도체 기판(1)상에, 스퍼터법에 의해 예컨대, Co막 등의 금속막을 퇴적한다. 다음에, 600℃에서 1분간의 열처리를 행하고, 반도체 기판(1)의 노출부(n+형 반도체 영역(17), p+형 반도체 영역(18))와 Co막과의 접촉부 및 게이트전극(G)과의 Co막과의 접촉부에서, CoSi층(19)을 형성한다.
여기서, 상술한대로, 부하용 MISFET(Qp1, Qp2) 및 구동용 MISFET(Qd1, Qd2)의 드레인 영역상에는, 마스크막(mk)이 형성되어 있으므로, 이러한 영역상에는, 실리사이드층(19)은 형성되지 않고, 또, 전송용 MISFET(Qt1, Qt2)의 타단(데이터선 접속측)상에도, 마스크막(mk)이 형성되어 있으므로, 이러한 영역상에는, 실리사이드층(19)은 형성되지 않는다. 또한, 상기 접합영역 이외의 게이트전극상에도 마스크막(mk)이 형성되어 있으므로, 이러한 영역상에는, 실리사이드층(19)은 형성되지 않는다.
또한, 실시형태 2의 경우와 같이, 부하용 MISFET(Qp1, Qp2) 및 구동용 MISFET(Qd1, Qd2)의 소스영역 및 웰에 전위를 공급하기 위한 반도체 영역(17, 18)상에도 실리사이드층(19)이 형성된다. 또한, 게이트전극 중 상기 접합영역상에도 실리사이드층(19)이 형성된다.
따라서, 상술한 바와 같이, 접합영역에서, pn접합에 의해 공핍층이 생겨도, 실리사이드층을 통하여, 게이트전극에 인가되는 전위가 전달이 된다. 또한 듀얼게이트 구조를 채용하지 않는 경우에는, 게이트전극상의 모든 영역에 실리사이드층(19)을 형성하지 않아도 된다.
다음에, 미반응의 Co막을 에칭에 의해 제거한 후, 700 내지 800℃에서, 1분간 정도의 열처리를 행하고, 실리사이드층(19)을 저저항화한다. 이 실리사이드층(19)의 형성후의 도면을, 도 74 ~ 도 79에 나타낸다. 여기서, 도 78은, 메모리셀 형성영역에 형성되는 메모리셀 약 1개분의 영역을 나타내는 반도체 기판의 평면도이고, 도 74, 도 75, 도 76 및 도 77은 각각 도 78의 A-A, B-B, C-C 및 D-D 단면도이다. 또, 도 79는, 도 78의 E-E 단면도이다. 또한, 도 78의 평면도에서, 실리사이드층(19)의 형성영역을 사선부로 나타낸다. 또, 도 78에서는, 마스크막(mk)을 생략하고 있다.
이와 같이, 본 실시형태에 있어서는, 접합영역 이외의 게이트전극상에 실리사이드층(19)을 형성하고 있지 않으므로, 실시형태 1 및 2에서 설명한 효과에 더하여, 마스크막(mk)의 패터닝이 용이하게 된다.
즉, 예컨대, 실시형태 2에 있어서는, 미세한 게이트전극 패턴에 맞춰, 마스크막(mk)을 형성하지 않으면 안되고, 예컨대, 도 80(도 55에 대응하는 B-B 단면도)에 나타내는 바와 같이, 마스크막(mk)이 마스크 어긋남을 일으킨 경우에는, 게이트전극(G) 양단의 소스, 드레인 영역(17)에서 소망하지 않은 실리사이드층(319)이 형성되어 버린다. 이러한 실리사이드층은, 상술한 바와 같이, 얕은 n-형 반도체 영역(13)으로 파고 들어갈 우려가 있고, 또, 반도체 기판(웰)과의 사이에 전위차를 갖는 드레인(전송용 MISFET의 경우는, 그 양단)상에 형성되면, 누설전류 증가의 원인이 된다.
그러나, 본 실시형태에 있어서는, 게이트전극(G)상에서, 도통을 도모하기 위해 필요한 접합영역 이외의 영역에는, 실리사이드층(19)을 형성하고 있지 않으므로, 마스크막(mk)의 패터닝이 용이해지며, 그 결과, 누설전류의 저감을 도모할 수 있다. 또한, 상기 접합영역은, 소자분리(2)상에 존재하므로, 마스크 어긋남이 일어나도, 상술한 바와 같은 문제는 없다.
특히, 본 실시형태의 반도체 집적회로장치는, 접합영역 이외의 게이트전극상에 실리사이드층(19)을 형성하고 있지 않으므로, 고속동작에서 소비전류 저감의 요구가 강한 장치에 사용하기에 적합하다.
이후의 공정은, 도 27 ~ 도 46을 참조하면서 설명한 실시형태 1의 경우와 동일하므로, 그 설명을 생략한다.
(실시형태 4)
본 실시형태의 SRAM을, 도 81 ~ 도 92를 이용하여, 그 제조공정에 따라 설명한다. 또한, 마스크막(mk) 및 실리사이드층(19)의 형성공정 이외의 공정은, 도 2 ~ 도 16 및 도 27 ~ 도 46을 이용하여 설명한 실시형태 1의 경우와 동일하므로 그 설명을 생략한다.
우선, 실시형태 1에서 설명한 도 12 ~ 도 16에 나타내는 반도체 기판(1)을 준비하고, 반도체 기판(1)상에 CVD법으로 산화실리콘막을 퇴적한다. 다음에, 도 81 ~ 도 85에 나타내는 바와 같이, 포토레지스트막(도시하지 않음)을 마스크로 하여 산화실리콘막을 드라이에칭함으로써, 산화실리콘막으로 이루어지는 마스크막(mk)을 형성한다. 여기서, 도 85는, 메모리셀 형성영역에 형성되는 메모리셀 약 1개분의 영역을 나타내는 반도체 기판의 평면도이고, 도 81, 도 82, 도 83 및 도 84는 각각도 85의 A-A, B-B, C-C 및 D-D 단면도이다.
여기서, 도 85에 나타내는 바와 같이, 마스크막(mk)은, 소자분리(2)상에 있는 게이트 이외의 영역, 예컨대, 활성영역(An1, An2, Ap1, Ap2)상에 형성한다. 즉, 부하용 MISFET(Qp1, Qp2), 구동용 MISFET(Qd1, Qd2) 및 전송용 MISFET(Qt1, Qt2)의 소스, 드레인 영역상에 잔존시킨다. 또, 활성영역상의 게이트전극(G)상에 잔존시킨다. 또한, 본 실시형태에 있어서도, 이온 주입시에 이용된 스루막을, 마스크막(mk)으로서 사용하면, 공정의 단축을 도모할 수 있다.
다음에, 반도체 기판(1)상에, 스퍼터법에 의해 예컨대, Co막 등의 금속막을 퇴적한다. 다음에, 600℃에서 1분간의 열처리를 행하고, 반도체 기판(1)의 노출부(n+형 반도체 영역(17), p+형 반도체 영역(18))와, Co막과의 접촉부 및 게이트전극(G)과 Co막과의 접촉부에서, 실리사이드층(19)을 형성한다.
여기서, 상술한대로, 소자분리(2)상에 있는 게이트전극(G) 이외의 영역에는, 마스크막(mk)이 형성되어 있으므로, 이러한 영역상에는, 실리사이드층(19)은 형성되지 않는다.
다음에, 미반응의 Co막을 에칭에 의해 제거한 후, 700 내지 800℃에서, 1분간 정도의 열처리를 행하고, 실리사이드층(19)을 저저항화 한다. 이 실리사이드층(19)의 형성후의 도면을, 도 86 ~ 도 90에 나타낸다. 여기서, 도 90은, 메모리셀 형성영역에 형성되는 메모리셀 약 1개분의 영역을 나타내는 반도체 기판의 평면도이고, 도 86, 도 87, 도 88 및 도 89는 각각 도 90의 A-A, B-B, C-C 및 D-D 단면도이다. 또한, 도 90의 평면도에 있어서, 실리사이드층(19)의 형성영역을 사선부로 나타낸다. 또, 도 90에 있어서는, 마스크막(mk)을 생략하고 있다.
또한, 본 실시형태의 경우에는, 부하용 MISFET(Qp1, Qp2) 및 구동용 MISFET(Qd1, Qd2)의 소스영역이나 전송용 MISFET(Qt1, Qt2)의 일단상에도, 실리사이드층(19)이 형성되지 않으므로, 이러한 실리사이드층을 이용하여 웰(활성영역 : An1, An2, Ap1, Ap2)에 전위를 공급할 수 없다. 따라서, 도 91 및 도 92에 나타내는 바와 같이, 메모리셀의 외주부나 소정의 단위(예컨대, 32비트)마다, 웰 급전영역(An3, Ap3)을 설치할 필요가 있다. 또한, n형 웰이나 p형 웰(예컨대 Ap1)은, 소정의 단위로, 소자분리(2)의 하부에서 연결되어 있다. 또, 도 91은, 도 92의 F-F 단면도이다. 도 92에 나타내는 바와 같이, 예컨대, 메모리셀(MC)은, 점선으로 구획된 영역을 한 단위로 하여, 선대칭으로 배치되어 있다. 이와 같은 메모리셀 어레이의 예컨대 외주부에 웰 급전영역(An3, Ap3)을 설치한다. 예컨대, 도 91에 나타내는 바와 같이, 플러그(P1) 등을 통하여 n형 웰(4)(An3)에 전원전위(Vcc)가 인가된다. 또한 상술한 바와 같이, 웰 급전영역(An3)은, 메모리셀 내의 활성영역(An1, An2)과 소자분리(2)의 하부에서 연결되어 있다. 또, 도시는 생략하지만, p형 웰(3)(Ap3)에 접지전위(Vss)가 인가된다.
이후의 공정은, 도 27 ~ 도 46을 참조하면서 설명한 실시형태 1의 경우와 동일하므로, 그 설명을 생략한다.
이와 같이, 본 실시형태에 있어서는, 6개의 MISFET의 소스, 드레인 영역상에 실리사이드층(19)을 형성하고 있지 않으므로, 이러한 영역에서의 누설전류를 저감할 수 있다.
또, 활성영역상의 게이트전극(G)상에 실리사이드층(19)을 형성하고 있지 않으므로, 실시형태 3에서 설명한 마스크막(mk)이 마스크 어긋남을 일으킨 경우의 문제를 회피할 수 있고, 그 결과, 누설전류의 저감을 도모할 수 있다.
또한, 소자분리(2)상의 게이트전극(G)상에는, 실리사이드층(19)이 형성되어 있으므로, 실시형태 3의 경우와 비교하여, 동작의 고속화를 도모할 수 있다.
또한, 이상의 실시형태에 있어서는, 마스크막(mk)을 잔존시킨 상태로, 그 위의 막, 예컨대, 산화실리콘막을 형성하고 있지만, 실리사이드층을 형성한 후, 이 마스크막(mk)을 제거하여 산화실리콘막을 퇴적해도 된다. 또, 마스크막(mk)의 형성영역은, 적어도 활성영역 및 게이트전극상에서 덮여지지 않으면 안되는 영역상에 형성하면 되며, 또, 소자분리(2)상에는, 실리사이드층(19)은 형성되지 않으므로, 마스크막(mk)을 소자분리(2)상에 연장시켜도 된다. 이와 같이, 마스크막(mk)의 형상은, 패터닝하기 쉬운 형상으로 적절히 변경 가능하다.
(실시형태 5)
본 실시형태의 반도체 집적회로장치를, 도 93 ~ 도 104를 이용하여, 그 제조공정에 따라 설명한다. 또한, 본 실시형태의 반도체 집적회로장치는, SRAM 메모리셀이 형성되는 메모리셀 형성영역과, 논리회로를 구성하는 n채널형 MISFET(Qn) 및 p채널형 MISFET(Qp)이 형성되는 주변회로 형성영역을 갖는다.
메모리셀 형성영역에는, 도 93 ~ 도 95에 나타내는 바와 같이, SRAM 메모리셀을 구성하는 6개의 MISFET이 형성된다. 여기서, 도 95는, 메모리셀 형성영역에 형성되는 메모리셀 약 1개분의 영역을 나타내는 반도체 기판의 평면도이고, 도 93및 도 94는 각각 도 95의 A-A 및 B-B 단면도이다. 이들 MISFET의 게이트전극(G) 및 소스, 드레인 영역(17, 18) 등의 형성공정은, 도 2 ~ 도 16을 참조하면서 설명한 실시형태 1의 경우와 동일하므로, 그 설명을 생략한다. 또, 주변회로 형성영역에는, 도 96에 나타내는 바와 같이, 논리회로를 구성하는 n채널형 MISFET(Qn) 및 p채널형 MISFET(Qp)이 형성된다. 이들 MISFET의 게이트전극 및 소스, 드레인 형성 등의 형성공정은, 상술한 SRAM 메모리셀을 구성하는 6개의 MISFET의 형성공정과 동일하므로 그 설명을 생략한다.
도 93 ~ 도 96에 나타내는 반도체 기판(1)상에 CVD법으로 산화실리콘막을 퇴적한다. 다음에, 도 97 ~ 도 100에 나타내는 바와 같이, 포토레지스트막(도시하지 않음)을 마스크로 하여 논리회로 형성영역의 산화실리콘막을 드라이에칭함으로써, 산화실리콘막으로 이루어지는 마스크막(mk)을 메모리셀 형성영역에 잔존시킨다. 여기서, 도 99는, 메모리셀 형성영역에 형성되는 메모리셀 약 1개분의 영역을 나타내는 반도체 기판의 평면도이고, 도 97 및 도 98은 각각 도 99의 A-A 및 B-B 단면도이다. 도 100은, 논리회로를 구성하는 n채널형 MISFET(Qn) 및 p채널형 MISFET(Qp)의 단면도이다(도 96 및 도 104와 동일).
또한, 본 실시형태에 있어서도, 이온 주입시에 이용된 스루막을, 마스크막(mk)으로서 사용하면, 공정의 단축을 도모할 수 있다.
다음에, 반도체 기판(1)상에, 스퍼터법에 의해 예컨대, Co막 등의 금속막을 퇴적한다. 다음에, 600℃에서 1분간의 열처리를 행하고, 반도체 기판(1)의 노출부(n+형 반도체 영역(17), p+형 반도체 영역(18))과, Co막과의 접촉부 및 게이트전극(G)과 Co막과의 접촉부에서, 실리사이드층(19)을 형성한다.
여기서, 상술한대로, 메모리셀 형성영역에는, 마스크막(mk)이 형성되어 있으므로, 이러한 영역상에는, 실리사이드층(19)은 형성되지 않는다. 반대로, 주변회로 형성영역에는, 마스크막(mk)이 형성되어 있지 않으므로, 실리사이드층(19)이 형성된다.
다음에, 미반응의 Co막을 에칭에 의해 제거한 후, 700 내지 800℃에서, 1분간 정도의 열처리를 행하고, 실리사이드층(19)을 저저항화 한다. 이 실리사이드층(19)의 형성후의 도면을, 도 101 ~ 도 104에 나타낸다. 여기서, 도 103은, 메모리셀 형성영역에 형성되는 메모리셀 약 1개분의 영역을 나타내는 반도체 기판의 평면도이고, 도 101 및 도 102는 각각 도 103의 A-A 및 B-B 단면도이다.
이와 같이, 본 실시형태에 있어서는, 메모리셀 형성영역에 실리사이드층(19)을 형성하고 있지 않으므로, 누설전류를 저감할 수 있다. 특히, 메모리셀은, 미세화되어 있어, 이러한 영역에서 누설전류의 발생율이 높다.
또, 본 실시형태에 있어서는, 주변회로 형성영역에는, 실리사이드층을 형성하는 것으로 한 것이므로, 논리회로를 구성하는 n채널형 MISFET(Qn) 및 p채널형 MISFET(Qp)의 게이트 저항이나 소스, 드레인과의 접속저항의 저감을 도모할 수 있고, 동작속도의 향상을 도모할 수 있다. 또한, 본 실시형태의 경우에는, 메모리셀 형성영역에 실리사이드층(19)을 형성하고 있지 않으므로, 실시형태 5의 경우와 같이, 웰 급전영역을 설치할 필요가 있다.
또, 본 실시형태에 있어서는, 메모리셀 형성영역에, 실리사이드층을 전혀 형성하지 않았지만, 실시형태 1 ~ 4에서 설명한 SRAM 메모리셀과, 본 실시형태의 논리회로를 적절히 조합시키는 것도 가능하다.
또, 본 실시형태에 있어서는, 메모리셀 형성영역에, SRAM을 형성했지만, DRAM(Dynamic Random Access Memory) 등을 형성해도 된다.
또, 본 실시형태에 있어서는, 마스크막(mk)을 잔존시킨 상태로, 그 위의 막, 예컨대, 산화실리콘막을 형성하고 있지만, 실리사이드층을 형성한 후, 이 마스크막(mk)을 제거하여 산화실리콘막을 퇴적해도 된다.
(실시형태 6)
본 실시형태의 반도체 집적회로장치를 도 105 ~ 도 107을 이용하여 설명한다. 도 105는, 실시형태 5의 반도체 집적회로장치중에 형성되는 인버터를 나타내는 회로도이다. 도시한 바와 같이, p채널형 MISFET(QP)와 n채널형 MISFET(QN)은, 전원전위(Vcc)와 접지전위(Vss)와의 사이에, 직렬로 접속되며, 이들 접속노드는, 출력단자(OUT)와 접속되어 있다. 또, 입력단자(IN)는, 이들 MISFET(QN, QP)의 게이트전극에 접속되어 있다.
또, p채널형 MISFET(QP)의 백게이트에는, 전원전위(Vcc)가 인가되고, n채널형 MISFET(QN)의 백게이트에는, 접지전위(Vss)가 인가된다.
여기서, 출력단자(OUT)가 고전위("H")인, 즉, n채널형 MISFET(QN)의 드레인이, 고전위("H")로 될 경우에는, n채널형 MISFET(QN)의 백게이트에는, 접지전위(Vss)가 인가되고 있으므로, n채널형 MISFET(QN)에 있어서는, 드레인과 반도체 기판(웰)과의 사이에 전위차가 생긴다.
반대로, 출력단자(OUT)가 저전위("L")인, 즉, p채널형 MISFET(QP)의 드레인이, 저전위("L")로 될 경우에는, p채널형 MISFET(QP)의 백게이트에는, 전원전위(Vdd)가 인가되고 있으므로, p채널형 MISFET(QP)에 있어서는, 드레인과 바도체 기판(웰)과의 사이에 전위차가 생긴다.
도 106 및 도 107에 나타내는 바와 같이, 본 실시형태에 있어서는, p채널형 MISFET(QP) 및 n채널형 MISFET(QN)의 드레인 영역(도 106에 나타내는 게이트전극(G) 좌측의 영역)상에는, 실리사이드층(19)을 형성하고 있지 않으므로, 누설전류를 저감할 수 있다. 즉, 드레인과 반도체 기판(웰)과의 사이에 전위차가 생겨, 누설전류가 생기기 쉬운 영역에 실리사이드층을 형성하지 않은 것으로 한 것이므로, 누설전류를 저감할 수 있다. 도 107은, 도 106의 G-G 단면도이다.
또, 소스영역상에는, 실리사이드층(19)이 형성되어 있으므로, 이 실리사이드층(19)을 통하여 n형 웰(4) 혹은 p형 웰(3)에 전위를 공급할 수 있다.
또한, n채널형 MISFET(QN)의 단면도에 대해서는, 도 106에 나타내는 p채널형 MISFET(QP)의 단면도와 도전형이 다른 이외는, 동일하므로, 그 도면을 생략한다. 또, 본 실시형태의 p채널형 MISFET(QP) 및 n채널형 MISFET(QN)은, 예컨대, 실시형태 5에서 설명한 주변회로 형성영역에 형성되는 MISFET(Qp, Qn)과 동일하게 형성할 수 있으므로, 그 제조방법의 설명을 생략한다.
(실시형태 7)
본 실시형태의 반도체 집적회로장치를 도 108 ~ 도 110을 이용하여 설명한다. 도 108은, 실시형태 7의 반도체 집적회로장치중에 형성되는 MISFET을 나타내는회로도이다. 도시한 바와 같이, MISFET의 일단은, 외부입력핀(PIN)과 접속되며, 이 외부입력핀(PIN)은, 예컨대, 외부와의 접속을 도모하는 리드선(도시하지 않음)과 접속되어 있다.
여기서, 외부입력핀(PIN)을 통하여 외부와의 신호의 교환이 행해지므로, 상기 MISFET에는, 서지전압이 인가되기 쉽다.
그러므로, 도 109 및 도 110에 나타내는 바와 같이, 외부입력핀(PIN)측의 소스, 드레인 영역(도 109에 나타내는 게이트전극(G)에서 상측의 영역)상에는, 실리사이드층(19)을 형성하지 않아, 상기 MISFET의 정전파괴를 방지한다.
도 109는, 도 110의 H-H 단면도이다. 또한, 도 109 및 도 110에서는, p채널형 MISFET을 예로 설명했지만, n채널형 MISFET의 경우도 도전형이 다른 이외는, 동일하다. 또, 본 실시형태의 MISFET은, 예컨대, 실시형태 5에서 설명한 주변회로 형성영역에 형성되는 MISFET(Qp, Qn)과 동일하게 형성할 수 있다.
이상, 본 발명자에 의해 이루어진 발명을 실시형태에 의거하여 구체적으로 설명했지만, 본 발명은 상기 실시형태에 한정되지 않으며, 그 요지를 이탈하지 않는 범위에서 여러가지 변경 가능한 것은 말할 필요도 없다.
본원에 있어서 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면 이하의 다음과 같다.
(1) 각각의 게이트전극과 드레인이 교차 접속된 한쌍의 n채널형 MISFET을 구성요소로 하는 메모리셀에 있어서, 상기 MISFET의 게이트전극 및 소스영역상에는,금속 실리사이드층을 형성하고, 드레인 영역상에는, 금속 실리사이드층을 형성하고 있지 않으므로, 누설전류를 저감할 수 있다.
(2) 또, 구동용 n채널형 MISFET 및 부하용 p채널형 MISFET으로 이루어지는 인버터로서, 각각의 입력부와 출력부가 교차 접속된 한쌍의 인버터와, 상기 인버터의 입력부와 출력부에 접속된 한쌍의 전송용 n채널형 MISFET을 구성요소로 하는 메모리셀에 있어서, 상기 한쌍의 전송용 n채널형 MISFET의 게이트전극상에는, 금속 실리사이드층을 형성하고, 소스, 드레인 영역상에는, 금속 실리사이드층을 형성하고 있지 않으므로, 누설전류를 저감할 수 있다.
(3) 또, n채널형 MISFET 및 p채널형 MISFET으로 이루어지는 인버터로서, 각각의 입출력부가 접속된 한쌍의 인버터을 구성요소로 하는 메모리셀에 있어서, 상기 n채널형 MISFET 및 p채널형 MISFET의 상기 게이트전극이 접속되어 있는 경우에, 이 게이트전극의 접속부상에 금속 실리사이드층을 형성했으므로, 메모리셀의 동작속도의 향상을 도모할 수 있다.
(4) n채널형 MISFET 및 p채널형 MISFET으로 이루어지는 인버터로서, 각각의 입출력부가 접속된 한쌍의 인버터를 구성요소로 하는 메모리셀에 있어서, 상기 n채널형 MISFET 및 p채널형 MISFET은 각각, 소자 분리영역에서 분리된 제1 반도체 영역 및 제2 반도체 영역상에 형성되고, 상기 n채널형 MISFET 및 p채널형 MISFET의 게이트전극은, 상기 제1 혹은 제2 반도체 영역에서 상기 분리영역상까지 연장되어 있는 경우에, 상기 소자 분리영역상에 연장되는 게이트전극상에는, 금속 실리사이드층을 형성하며, 상기 제1 혹은 제2 반도체 영역상에 연장되는 게이트전극상에는,금속 실리사이드층을 형성하고 있지 않으므로, 누설전류를 저감할 수 있다. 또, 메모리셀의 동작속도의 향상을 도모할 수 있다.
(5) 각각의 게이트전극과 드레인이 교차 접속된 한쌍의 n채널형 MISFET을 구성요소로 하는 메모리셀이 형성되는 제1 영역과(메모리셀 형성영역), 논리회로용의 n채널형 MISFET 및 p채널형 MISFET이 형성되는 제2 영역(주변회로 형성영역)을 갖는 반도체 집적회로장치의, 상기 논리회로용의 n채널형 MISFET 및 p채널형 MISFET 각각의 게이트전극 및 소스, 드레인 영역상에는, 금속 실리사이드층을 형성하고, 상기 한쌍의 n채널형 MISFET 각각의 게이트전극 및 소스, 드레인 영역상에는, 금속 실리사이드층을 형성하고 있지 않으므로, 누설전류를 저감할 수 있다.
(6) n채널형 MISFET 및 p채널형 MISFET으로 이루어지는 인버터를 갖는 반도체 집적회로장치의, 상기 n채널형 MISFET 및 p채널형 MISFET의 게이트전극 및 소스영역상에는, 금속 실리사이드층을 형성하고, 드레인 영역상에는, 금속 실리사이드층을 형성하고 있지 않으므로, 누설전류를 저감할 수 있다.
(7) 외부 접속단자에 그 일단이 접속된 MISFET을 갖는 반도체 집적회로장치의, 상기 MISFET의 게이트전극 및 소스, 드레인 영역상에서, 상기 외부단자와 접속되지 않은 소스, 드레인 영역상에는, 금속 실리사이드층을 형성하고, 상기 소스, 드레인 영역상에서, 상기 외부단자와 접속되는 소스, 드레인 영역상에는, 금속 실리사이드층을 형성하고 있지 않으므로, 정전파괴를 방지할 수 있다.

Claims (40)

  1. 각각의 게이트전극과 드레인이 교차 접속된 한쌍의 n채널형 MISFET을 구성요소로 하는 메모리셀을 갖는 반도체 집적회로장치로서,
    상기 한쌍의 n채널형 MISFET은 각각,
    (a)실리콘 기판상에 게이트 절연막을 통하여 형성되고, 실리콘막으로 이루어지는 게이트전극과,
    (b)상기 게이트전극 양측의 상기 실리콘 기판중에 형성된 소스 및 드레인 영역과,
    (c)상기 게이트전극 및 상기 소스영역상에 형성된 금속 실리사이드층을 가지며,
    상기 드레인 영역상에는, 상기 실리사이드층이 형성되어 있지 않은 것을 특징으로 하는 반도체 집적회로장치.
  2. 제 1 항에 있어서,
    상기 드레인은, 전원전압부와 접속되고, 소스는, 접지전압부와 접속되는 것을 특징으로 하는 반도체 집적회로장치.
  3. 제 1 항에 있어서,
    상기 한쌍의 n채널형 MISFET은, 소자 분리영역에서 분리된 반도체 영역상에형성되고,
    상기 반도체 영역은, 접지전압이 인가되는 것을 특징으로 하는 반도체 집적회로장치.
  4. 제 1 항에 있어서,
    상기 한쌍의 n채널형 MISFET은, 소자 분리영역에서 분리된 반도체 영역상에 형성되고,
    상기 반도체 영역에는, 상기 소스영역에 인가되는 전압이, 상기 금속 실리사이드층을 통하여 인가되는 것을 특징으로 하는 반도체 집적회로장치.
  5. 제 1 항에 있어서,
    상기 반도체 집적회로장치는, 상기 메모리셀이 형성되는 제1 영역과, 논리회로용의 n채널형 MISFET 및 p채널형 MISFET이 형성되는 제2 영역을 가지며,
    상기 논리회로용의 n채널형 MISGFET과 p채널형 MISFET은 각각,
    (a)실리콘 기판상에 게이트 절연막을 통하여 형성되며, 실리콘막으로 이루어지는 게이트전극과,
    (b)상기 게이트전극 양측의 상기 실리콘 기판중에 형성된 소스 및 드레인 영역과,
    (c)상기 게이트전극 및 상기 소스, 드레인 영역상에 형성된 금속 실리사이드층을 갖는 것을 특징으로 하는 반도체 집적회로장치.
  6. n채널형 MISFET 및 p채널형 MISFET으로 이루어지는 인버터로서, 각각의 입력부와 출력부가 교차 접속된 한쌍의 인버터를 구성요소로 하는 메모리셀을 갖는 반도체 집적회로장치로서,
    상기 n채널형 MISFET 및 p채널형 MISFET은 각각,
    (a)실리콘 기판상에 게이트 절연막을 통하여 형성되며, 실리콘막으로 이루어지는 게이트전극과,
    (b)상기 게이트전극 양측의 상기 실리콘 기판중에 형성된 소스 및 드레인 영역과,
    (c)상기 게이트 전극 및 상기 소스영역상에 형성된 실리사이드층을 가지며,
    상기 드레인 영역상에는, 상기 금속 실리사이드층이 형성되어 있지 않은 것을 특징으로 하는 반도체 집적회로장치.
  7. 제 6 항에 있어서,
    상기 p채널형 MISFET의 소스는, 전원전압부와 접속되고, 상기 n채널형 MISFET의 소스는, 접지전압부와 접속되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  8. 제 6 항에 있어서,
    구동용 n채널형 MISFET 및 부하용 p채널형 MISFET은 각각, 소자 분리영역에서 분리된 제1 반도체 영역 및 제2 반도체 영역상에 형성되고,
    상기 제1 반도체 영역에는, 접지전압이 인가되며, 상기 제2 반도체 영역에는, 전원전압이 인가되는 것을 특징으로 하는 반도체 집적회로장치.
  9. 제 6 항에 있어서,
    상기 구동용 n채널형 MISFET 및 부하용 p채널형 MISFET은 각각 소자 분리영역에서 분리된 제1 반도체 영역 및 제2 반도체 영역상에 형성되고,
    상기 제1 반도체 영역에는, 상기 구동용 n채널형 MISFET의 소스영역에 인가되는 전압이, 상기 소스영역상의 금속 실리사이드층을 통하여 인가되며,
    상기 제2 반도체 영역에는, 상기 부하용 p채널형 MISFET의 소스영역에 인가되는 전압이, 상기 금속 실리사이드층을 통하여 인가되는 것을 특징으로 하는 반도체 집적회로장치.
  10. 구동용 n채널형 MISFET 및 부하용 p채널형 MISFET으로 이루어지는 인버터로서, 각각의 입력부와 출력부가 교차 접속된 한쌍의 인버터와, 상기 인버터의 입력부와 출력부에 접속된 한쌍의 전송용 n채널형 MISFET을 구성요소로 하는 메모리셀을 갖는 반도체 집적회로장치로서,
    상기 한쌍의 전송용 n채널형 MISFET은 각각,
    (a)실리콘 기판상에 게이트 절연막을 통하여 형성되며, 실리콘막으로 이루어지는 게이트전극과,
    (b)상기 게이트전극 양측의 상기 실리콘 기판중에 형성된 소스 및 드레인 영역과,
    (c)상기 게이트전극상에 형성된 금속 실리사이드층과,
    (d)상기 소스, 드레인 영역의 어느 한쪽 위에 형성된 금속 실리사이드층을 가지며,
    상기 소스, 드레인 영역의 나머지 한쪽 위에는, 상기 금속 실리사이드층이 형성되어 있지 않은 것을 특징으로 하는 반도체 집적회로장치.
  11. 제 10 항에 있어서,
    상기 한쌍의 전송용 n채널형 MISFET의 인버터에 접속되어 있지 않은 단자는, 각각 데이터선 쌍에 접속되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  12. 제 10 항에 있어서,
    상기 한쌍의 전송용 n채널형 MISFET은, 소자 분리영역에서 분리된 반도체 영역상에 형성되고,
    상기 반도체 영역은, 접지전압이 인가되는 것을 특징으로 하는 반도체 집적회로장치.
  13. 구동용 n채널형 MISFET 및 부하용 p채널형 MISFET으로 이루어지는 인버터로서, 각각의 입력부와 출력부가 교차 접속된 한쌍의 인버터와, 상기 인버터의 입력부와 출력부에 접속된 한쌍의 전송용 n채널형 MISFET을 구성요소로 하는 메모리셀을 갖는 반도체 집적회로장치로서,
    상기 한쌍의 전송용 n채널형 MISFET은 각각,
    (a)실리콘 기판상에 게이트 절연막을 통하여 형성되며, 실리콘막으로 이루어지는 게이트전극과,
    (b)상기 게이트전극 양측의 상기 실리콘 기판중에 형성된 소스 및 드레인 영역과,
    (c)상기 게이트 전극상에 형성된 금속 실리사이드층을 가지며,
    상기 소스, 드레인 영역상에는, 금속 실리사이드층이 형성되어 있지 않은 것을 특징으로 하는 반도체 집적회로장치.
  14. 제 13 항에 있어서,
    상기 한쌍의 전송용 n채널형 MISFET의 인버터에 접속되어 있지 않은 단자는, 각각 데이터선 쌍에 접속되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  15. 제 13 항에 있어서,
    상기 한쌍의 전송용 n채널형 MISFET은, 소자 분리영역에서 분리된 반도체 영역상에 형성되고,
    상기 반도체 영역은, 접지전압이 인가되는 것을 특징으로 하는 반도체 집적회로장치.
  16. 제 13 항에 있어서,
    상기 반도체 집적회로장치는, 상기 메모리셀이 형성되는 제1 영역과, 논리회로용의 n채널형 MISFET 및 p채널형 MISFET이 형성되는 제2 영역을 가지며,
    상기 논리회로용의 n채널형 MISFET과 p채널형 MISFET은 각각,
    (a)실리콘 기판상에 게이트 절연막을 통하여 형성되며, 실리콘막으로 이루어지는 게이트전극과,
    (b)상기 게이트전극 양측의 상기 실리콘 기판중에 형성된 소스 및 드레인 영역과,
    (c)상기 게이트전극 및 상기 소스, 드레인 영역상에 형성된 금속 실리사이드층을 갖는 것을 특징으로 하는 반도체 집적회로장치.
  17. n채널형 MISFET 및 p채널형 MISFET으로 이루어지는 인버터로서, 각각의 입출력부가 접속된 한쌍의 인버터를 구성요소로 하는 메모리셀을 갖는 반도체 집적회로장치로서,
    상기 n채널형 MISFET 및 p채널형 MISFET은 각각,
    (a)실리콘 기판상에 게이트 절연막을 통하여 형성되며, 실리콘막으로 이루어지는 게이트전극과,
    (b)상기 게이트전극 양측의 상기 실리콘 기판중에 형성된 소스 및 드레인 영역과,
    (c)상기 소스영역상에 형성된 금속 실리사이드층을 가지며,
    상기 n채널형 MISFET 및 p채널형 MISFET의 상기 게이트전극은 접속되어 있고, 이 게이트전극의 접속부상에 형성된 상기 금속 실리사이드층을 가지며,
    상기 드레인 영역 및 상기 게이트전극의 접속부 근방 이외의 영역상에는, 상기 금속 실리사이드층이 형성되어 있지 않은 것을 특징으로 하는 반도체 집적회로장치.
  18. 제 17 항에 있어서,
    상기 게이트전극은, n형의 불순물을 함유하는 제1 부분으로서, 상기 n채널형 MISFET의 게이트전극을 구성하는 제1 부분과, p형의 불순물을 함유하는 제1 부분으로서, 상기 p채널형 MISFET의 게이트전극을 구성하는 제2 부분을 가지며,
    상기 접속부는, 상기 제1 부분과 제2 부분과의 경계부 근방인 것을 특징으로 하는 반도체 집적회로장치.
  19. 제 17 항에 있어서,
    상기 p채널형 MISFET의 소스는, 전원전압부와 접속되고, 상기 n채널형 MISFET 소스는, 접지전압부와 접속되는 것을 특징으로 하는 반도체 집적회로장치.
  20. 제 17 항에 있어서,
    상기 n채널형 MISFET 및 p채널형 MISFET은 각각, 소자 분리영역에서 분리된제1 반도체 영역 및 제2 반도체 영역상에 형성되고,
    상기 제1 반도체 영역에는, 접지전압이 안가되며, 상기 제2 반도체 영역에는, 전원전압이 인가되는 것을 특징으로 하는 반도체 집적회로장치.
  21. 제 17 항에 있어서,
    상기 n채널형 MISFET 및 p채널형 MISFET은 각각, 소자 분리영역에서 분리된 제1 반도체 영역 및 제2 반도체 영역상에 형성되고,
    상기 제1 반도체 영역에는, 상기 n채널형 MISFET의 소스영역에 인가되는 전압이 상기 소스영역상의 금속 실리사이드층을 통하여 인가되며,
    상기 제2 반도체 영역에는, 상기 p채널형 MISFET의 소스영역에 인가되는 전압이, 상기 금속 실리사이드층을 통하여 인가되는 것을 특징으로 하는 반도체 집적회로장치.
  22. 제 17 항에 있어서,
    상기 반도체 집적회로장치는, 상기 메모리셀이 형성되는 제1 영역과, 논리회로용의 n채널형 MISFET 및 p채널형 MISFET이 형성되는 제2 영역을 가지며,
    상기 논리회로용의 n채널형 MISFET과 p채널형 MISFET은 각각,
    (a)실리콘 기판상에 게이트 절연막을 통하여 형성되며, 실리콘막으로 이루어지는 게이트전극과,
    (b)상기 게이트전극 양측의 상기 실리콘 기판중에 형성된 소스 및 드레인 영역과,
    (c)상기 게이트전극 및 상기 소스, 드레인 영역상에 형성된 금속 실리사이드층을 갖는 것을 특징으로 하는 반도체 집적회로장치.
  23. n채널형 MISFET 및 p채널형 MISFET으로 이루어지는 인버터로서, 각각의 입출력부가 접속된 한쌍의 인버터를 구성요소로 하는 메모리셀을 갖는 반도체 집적회로장치로서,
    상기 n채널형 MISFET 및 p채널형 MISFET은 각각,
    (a)실리콘 기판상에 절연막을 통하여 형성되며, 실리콘막으로 이루어지는 게이트전극과,
    (b)상기 게이트전극 양측의 상기 실리콘 기판중에 형성된 소스 및 드레인 영역과,
    (c)상기 소스영역상에 형성된 금속 실리사이드층을 가지며,
    상기 드레인 영역 및 상기 게이트전극상에는, 상기 금속 실리사이드층이 형성되어 있지 않은 것을 특징으로 하는 반도체 집적회로장치.
  24. 제 23 항에 있어서,
    상기 p채널형 MISFET의 소스는, 전원전압부와 접속되고, 상기 n채널형 MISFET의 소스는, 접지전압부와 접속되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  25. 제 23 항에 있어서,
    상기 n채널형 MISFET 및 p채널형 MISFET은 각각, 소자 분리영역에서 분리된 제1 반도체 영역 및 제2 반도체 영역상에 형성되고,
    상기 제1 반도체 영역에는, 접지전압이 인가되며, 상기 제2 반도체 영역에는, 전원전압이 인가되는 것을 특징으로 하는 반도체 집적회로장치.
  26. 제 23 항에 있어서,
    상기 n채널형 MISFET 및 p채널형 MISFET은 각각, 소자 분리영역에서 분리된 제1 반도체 영역 및 제2 반도체 영역상에 형성되고,
    상기 제1 반도체 영역에는, 상기 n채널형 MISFET의 소스영역에 인가되는 전압이, 상기 소스영역상의 금속 실리사이드층을 통하여 인가되며,
    상기 제2 반도체 영역에는, 상기 p채널형 MISFET의 소스영역에 인가되는 전압이, 상기 금속 실리사이드층을 통하여 인가되는 것을 특징으로 하는 반도체 집적회로장치.
  27. 제 23 항에 있어서,
    상기 반도체 집적회로장치는, 상기 메모리셀이 형성되는 제1 영역과, 논리회로용의 n채널형 MISFET 및 p채널형 MISFET이 형성되는 제2 영역을 가지며,
    상기 논리회로용의 n채널형 MISFET과 p채널형 MISFET은 각각,
    (a)실리콘 기판상에 게이트 절연막을 통하여 형성되며, 실리콘막으로 이루어지는 게이트전극과,
    (b)상기 게이트전극 양측의 상기 실리콘 기판중에 형성된 소스 및 드레인 영역과,
    (c)상기 게이트전극 및 상기 소스, 드레인 영역상에 형성된 금속 실리사이드층을 갖는 것을 특징으로 하는 반도체 집적회로장치.
  28. n채널형 MISFET 및 p채널형 MISFET으로 이루어지는 인버터로서, 각각의 입출력부가 접속된 한쌍의 인버터를 구성요소로 하는 메모리셀을 갖는 반도체 집적회로장치로서,
    상기 n채널형 MISFET 및 p채널형 MISFET은 각각, 소자 분리영역에서 분리된 제1 반도체 영역 및 제2 반도체 영역상에 형성되고,
    (a)실리콘 기판상에 게이트 절연막을 통하여 형성되며, 실리콘막으로 이루어지는 게이트전극으로서, 상기 제1 혹은 제2 반도체 영역에서 상기 분리 영역상까지 연장되는 게이트전극과,
    (b)상기 게이트전극 양측의 상기 실리콘 기판중에 형성된 소스 및 드레인 영역과,
    (c)상기 소자 분리영역상에 연장되는 게이트전극상에 형성된 금속 실리사이드층을 가지며,
    상기 제1 혹은 제2 반도체 영역상에 연장되는 게이트전극상에는, 상기 금속실리사이드층이 형성되어 있지 않은 것을 특징으로 하는 반도체 집적회로장치.
  29. 제 28 항에 있어서,
    상기 p채널형 MISFET의 소스는, 전원전압부와 접속되고, 상기 n채널형 MISFET의 소스는, 접지전압부와 접속되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  30. 제 28 항에 있어서,
    상기 제1 반도체 영역에는, 접지전압이 인가되고, 상기 제2 반도체 영역에는, 전원전압이 인가되는 것을 특징으로 하는 반도체 집적회로장치.
  31. 제 28 항에 있어서,
    상기 반도체 집적회로장치는, 상기 메모리셀이 형성되는 제1 영역과, 논리회로용의 n채널형 MISFET 및 p채널형 MISFET이 형성되는 제2 영역을 가지며,
    상기 논리회로용의 n채널형 MISFET과 p채널형 MISFET은 각각,
    (a)실리콘 기판상에 게이트 절연막을 통하여 형성되며, 실리콘막으로 이루어지는 게이트전극과,
    (b)상기 게이트전극 양측의 상기 실리콘 기판중에 형성된 소스 및 드레인 영역과,
    (c)상기 게이트 전극 및 상기 소스, 드레인 영역상에 형성된 금속 실리사이드층을 갖는 것을 특징으로 하는 반도체 집적회로장치.
  32. 각각의 게이트전극과 드레인이 교차 접속된 한쌍의 n채널형 MISFET을 구성요소로 하는 메모리셀이 형성되는 제1 영역과, 논리회로용의 n채널형 MISFET 및 p채널형 MISFET이 형성되는 제2 영역을 갖는 반도체 집적회로장치로서,
    상기 한쌍의 n채널형 MISFET 및 논리회로용의 n채널형 MISFET과 p채널형 MISFET은 각각,
    (a)실리콘 기판상에 게이트 절연막을 통하여 형성되며, 실리콘막으로 이루어지는 게이트전극과,
    (b)상기 게이트전극 양측의 상기 실리콘 기판중에 형성된 소스 및 드레인 영역을 가지며,
    상기 논리회로용의 n채널형 MISFET 및 p채널형 MISFET 각각의 상기 게이트전극 및 상기 소스, 드레인 영역상에 형성된 금속 실리사이드층을 가지며,
    상기 한쌍의 n채널형 MISFET 각각의 상기 게이트전극 및 상기 소스, 드레인 영역상에는, 상기 금속 실리사이드층이 형성되어 있지 않은 것을 특징으로 하는 반도체 집적회로장치.
  33. 제 32 항에 있어서,
    상기 한쌍의 n채널형 MISFET의 드레인은, 전원전압부와 접속되고, 상기 한쌍의 n채널형 MISFET 소스는, 접지전압부와 접속되는 것을 특징으로 하는 반도체 집적회로장치.
  34. 제 32 항에 있어서,
    상기 한쌍의 n채널형 MISFET은, 소자 분리영역에서 분리된 반도체 영역상에 형성되고,
    상기 반도체 영역은, 접지전압이 인가되는 것을 특징으로 하는 반도체 집적회로장치.
  35. n채널형 MISFET을 구성요소로 하는 메모리셀이 형성되는 제1 영역과, 논리회로용의 n채널형 MISFET 및 p채널형 MISFET이 형성되는 제2 영역을 갖는 반도체 집적회로장치로서,
    상기 메모리셀을 구성하는 n채널형 MISFET 및 논리회로용의 n채널형 MISFET과 p채널형 MISFET은 각각,
    (a)실리콘 기판상에 게이트 절연막을 통하여 형성되며, 실리콘막으로 이루어지는 게이트전극과,
    (b)상기 게이트전극 양측의 상기 실리콘 기판중에 형성된 소스 및 드레인 영역을 가지고,
    상기 논리회로용의 n채널형 MISFET 및 p채널형 MISFET 각각의 상기 게이트전극 및 상기 소스, 드레인 영역상에 형성된 금속 실리사이드층을 가지며,
    상기 메모리셀을 구성하는 n채널형 MISFET의 상기 게이트전극 및 상기 소스,드레인 영역상에는, 상기 금속 실리사이드층이 형성되어 있지 않은 것을 특징으로 하는 반도체 집적회로장치.
  36. n채널형 MISFET 및 p채널형 MISFET으로 이루어지는 인버터를 갖는 반도체 집적회로장치로서,
    상기 n채널형 MISFET 및 p채널형 MISFET은 각각,
    (a)실리콘 기판상에 게이트 절연막을 통하여 형성되며, 실리콘막으로 이루어지는 게이트전극과,
    (b)상기 게이트전극 양측의 상기 실리콘 기판중에 형성된 소스 및 드레인 영역과,
    (c)상기 게이트전극 및 상기 소스영역상에 형성된 금속 실리사이드층을 가지며,
    상기 드레인 영역상에는, 상기 금속 실리사이드층이 형성되어 있지 않은 것을 특징으로 하는 반도체 집적회로장치.
  37. 제 36 항에 있어서,
    상기 p채널형 MISFET의 소스는, 전원전압부와 접속되고, 상기 n채널형 MISFET의 소스는, 접지전압부와 접속되는 것을 특징으로 하는 반도체 집적회로장치.
  38. 제 36 항에 있어서,
    상기 n채널형 MISFET 및 p채널형 MISFET은 각각, 소자 분리영역에서 분리된 제1 반도체 영역 및 제2 반도체 영역상에 형성되고,
    상기 제1 반도체 영역에는, 접지전압이 인가되며, 상기 제2 반도체 영역에는, 전원전압이 인가되는 것을 특징으로 하는 반도체 집적회로장치.
  39. 제 36 항에 있어서,
    상기 n채널형 MISFET 및 p채널형 MISFET은 각각, 소자 분리영역에서 분리된 제1 반도체 영역 및 제2 반도체 영역상에 형성되고,
    상기 제1 반도체 영역에는, 상기 n채널형 MISFET의 소스영역에 인가되는 전압이, 상기 소스영역상의 금속 실리사이드층을 통하여 인가되며,
    상기 제2 반도체 영역에는, 상기 p채널형 MISFET의 소스영역에 인가되는 전압이, 상기 금속 실리사이드층을 통하여 인가되는 것을 특징으로 하는 반도체 집적회로장치.
  40. 외부 접속단자와, 상기 외부접속단자에 그 일단이 접속된 MISFET을 갖는 반도체 집적회로장치로서,
    상기 MISFET은,
    (a)실리콘 기판상에 게이트 절연막을 통하여 형성되며, 실리콘막으로 이루어지는 게이트전극과,
    (b)상기 게이트전극 양측의 상기 실리콘 기판중에 형성된 소스 및 드레인 영역과,
    (c)상기 게이트전극 및 상기 소스, 드레인 영역상에서, 상기 외부단자와 접속되지 않는 소스, 드레인 영역상에 형성된 금속 실리사이드층을 가지며,
    상기 소스, 드레인 영역상에서, 상기 외부단자와 접속되는 소스, 드레인 영역상에는, 상기 금속 실리사이드 층이 형성되어 있지 않은 것을 특징으로 하는 반도체 집적회로장치.
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