CN109478568A - 半导体装置及半导体装置的制造方法 - Google Patents

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森诚悟
明田正俊
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Rohm Co Ltd
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Abstract

半导体装置包含：第一导电型的第一半导体层；上述第一半导体层上的第二导电型的第二半导体层；形成于上述第二半导体层的表面部的MIS晶体管构造；选择性地形成于上述第一半导体层的沟槽；以及以进入上述沟槽的方式形成于上述第一半导体层的背面上的第一电极，上述第二半导体层以横跨露出于上述沟槽的底部的第一部分以及与上述第一导电型层相接的第二部分的方式具有第二导电型区域，上述第一电极至少在上述沟槽的底部与上述第二导电型区域形成欧姆接触，且与上述第一半导体层形成欧姆接触，上述第二导电型区域的载流子寿命为0.1μs以上。

Description

半导体装置及半导体装置的制造方法
技术领域
本发明涉及半导体装置及其制造方法。
背景技术
近年来，为了在小电流区域及大电流区域双方实现良好的开关特性，提出有通过在纵型n沟道MOSFET的背面侧选择性的设置p型集电极区域，从而除了具备MOSFET功能，还具备IGBT功能的所谓的混合MOSFET。这种混合MOSFET例如公开于专利文献1及2。
现有技术文献
专利文献
专利文献1：日本特开2013-110373号公报
专利文献2：国际公开第2015/159953号
发明内容
发明所要解决的课题
专利文献1及2中，至少p型集电极区域通过离子注入而形成。由于离子注入，半导体层形成大量晶体缺陷，有时该晶体缺陷对设备的双极动作(IGBT模式)产生影响。例如，在SiC半导体层中，有时由于离子注入，在SiC半导体层中产生碳(C)空穴、硅(Si)空穴，少数载流子的寿命缩短。其结果，IGBT模式下的电导率调制的效果减小，接通电阻及接通电压增加。
本发明的目的在于提供一种半导体装置及其制造方法，该半导体装置是在小电流区域及大电流区域双方均能够实现良好的开关特性的设备，相比以往，能够降低缺陷等级。
用于解决课题的方案
本发明的一实施方式的半导体装置包含：第一导电型的第一半导体层；上述第一半导体层上的第二导电型的第二半导体层；MIS晶体管构造，其形成于上述第二半导体层的与上述第一半导体层侧相反侧的表面部；沟槽，其选择性地形成于上述第一半导体层，且具有到达上述第二半导体层的底部；以及第一电极，其以进入上述沟槽的方式形成于上述第一半导体层的背面上，上述第二半导体层以横跨露出于上述沟槽的底部的第一部分以及与上述第一导电型的层相接的第二部分的方式具有第二导电型区域，上述第一电极至少在上述沟槽的底部与上述第二导电型区域形成欧姆接触，并与上述第一半导体层形成欧姆接触，上述第二导电型区域的载流子寿命为0.1μs以上。此外，上述第一电极也可以在与上述第一半导体层之间至少在上述沟槽的侧部或未形成上述沟槽的区域(例如，上述第一半导体层的上述背面等)形成欧姆接触。
根据该结构，就半导体装置而言，对于第二半导体层的MIS晶体管构造，第二导电型区域及第一半导体层分别构成MISFET(Metal Insulator Semiconductor Field EffectTransistor：金属绝缘体半导体场效应晶体管)的漏极区域及IGBT(Insulated GateBipolar Semiconductor：绝缘栅双极型晶体管)的集电极区域。也就是，对于共通的MIS晶体管构造，将相互不同的导电型的欧姆接触部设于背面侧，从而半导体装置具有将MISFET及IGBT集成于同一半导体层的Hybrid-MIS(Hybrid-Metal Insulator Semiconductor：混合-金属绝缘体半导体)构造。
MISFET主要作为在低耐压区域(例如，5kV以下)使用的元件发挥效用。因此，当将MISFET设为接通状态时，漏极电流从漏极电压为0V时起上升，然后，根据漏极电压的增加而线性增加。因此，在MISFET中，能够显示良好的小电流区域的特性。另一方面，漏极电流相对于漏极电压的增加而线性增加，因此，在大电流区域使用MISFET的情况下，根据施加的漏极电压的增加，必须扩大半导体层的面积。
另一方面，IGBT主要作为在高耐压区域(例如，10kV以上)使用的元件发挥功效。在IGBT的情况下，由于具有双极型晶体管的电导率调制特性，因此能够高耐压且进行大电流控制。因此，在IGBT中，能够不扩大半导体层的面积，而且显示良好的大电流区域的特性。
因此，通过将MISFET和IGBT集成于同一半导体层，能够从低耐压区域到高耐压区域实现大的动作范围。也就是，能够提供一种半导体装置，其能够作为高耐压元件使用，而且能够在小电流区域实现MISFET(单极)动作，并在大电流区域实现IGBT(双极)动作。其结果，能够在小电流区域及大电流区域双方均实现良好的开关特性。
本发明的一实施方式的半导体装置例如能够通过以下半导体装置的制造方法制造，该半导体装置的制造方法包含：在第一导电型的第一半导体层的一方表面侧形成第二导电型的第二半导体层的工序；在上述第二半导体层的与上述第一半导体层侧相反侧的表面部形成MIS晶体管构造的工序；通过从上述第一半导体层的与上述第二半导体层侧相反侧的背面选择性地进行蚀刻，从而形成具有到达上述第二半导体层的底部的沟槽的工序；以及以进入上述沟槽的方式在上述第一半导体层的上述背面上形成第一电极的工序，该第一电极至少在上述沟槽的底部与上述第二半导体层的第二导电型区域形成欧姆接触且与上述第一半导体层形成欧姆接触。
根据该方法，形成第一半导体层时，无需进行离子注入。而且，第一半导体层通过外延法形成，因此无需用于激活的激光退火。由此，能够抑制在第一半导体层与第二半导体层的界面附近产生晶体缺陷，因此，在IGBT模式下，能够延长第二导电型区域的少数载流子的寿命。例如，在第二导电型区域为n型区域的情况下，能够延长空穴的寿命，在第二导电型区域为p型区域的情况下，能够延长电子的寿命。其结果，如本发明的一实施方式的半导体装置那样，能够将第二导电型区域的载流子寿命设为0.1μs以上。
根据本发明的一实施方式的半导体装置，也可以是，以在上述第二半导体层形成凹部的方式以比上述第一半导体层的厚度大的深度形成上述沟槽。
根据本发明的一实施方式的半导体装置，也可以是，上述第二半导体层具有在上述第一部分与上述第二部分之间延续的平坦的背面。
根据本发明的一实施方式的半导体装置，也可以是，上述沟槽的侧部仅由上述第一半导体层构成。
根据本发明的一实施方式的半导体装置，也可以是，上述MIS晶体管构造包含：第一导电型的主体区域；第二导电型的源极区域，其形成于上述主体区域的表面部；栅极绝缘膜，其形成为与上述主体区域相接；以及栅极，其隔着上述栅极绝缘膜与上述主体区域对置，上述第二导电型区域包含相对于上述主体区域形成于上述第一半导体层侧且与上述主体区域相接的漂移区域。
根据本发明的一实施方式的半导体装置，也可以是，还包含表面终端构造，该表面终端构造形成于形成有上述MIS晶体管构造的有源区域的周围的外围区域。
根据本发明的一实施方式的半导体装置，也可以是，上述第二导电型区域还包含场截止区域，该场截止区域形成于上述漂移区域与上述第一半导体层之间且具有比上述漂移区域高的浓度。
根据该结构，在半导体装置的耐压时(对半导体装置的漏极-源极间施加高偏压时)，能够防止从低电压侧的MIS晶体管构造延伸的耗尽层达到高电压侧的上述第一半导体层。由此，能够防止因击穿现象而引起的漏电流。另外，由于浓度比漂移区域高，因此能够降低相对于第一电极的接触电阻。
根据本发明的一实施方式的半导体装置，也可以是，上述沟槽将上述第一半导体层划分成至少具有最小宽度Wmin的多个第一导电型单位，上述第一导电型单位的宽度Wmin为上述MIS晶体管构造的一个单元宽度以上或者为上述第二半导体层的厚度的两倍以上。
根据本发明的一实施方式的半导体装置，也可以是，上述沟槽将上述第一半导体层划分成多个第一导电型单位，上述多个第一导电型单位在平面视角下呈条纹状排列。
根据本发明的一实施方式的半导体装置，也可以是，上述沟槽将上述第一半导体层划分成多个第一导电型单位，上述多个第一导电型单位在平面视角下分别形成为多边形状，且分散排列。
根据本发明的一实施方式的半导体装置，也可以是，上述沟槽将第一半导体层划分成多个第一导电型单位，上述多个第一导电型单位在平面视角下分别形成为圆形状，且分散排列。
根据本发明的一实施方式的半导体装置，也可以是，以沿上述第一半导体层的上述背面及上述沟槽的内表面的方式形成有上述第一电极。
根据本发明的一实施方式的半导体装置，也可以是，上述第一电极被埋入上述沟槽，且进一步形成于上述第一半导体层的上述背面上。
根据本发明的一实施方式的半导体装置，也可以是，上述第一半导体层具有5μm～350μm的厚度。
根据本发明的一实施方式的半导体装置，也可以是，包含第二电极，该第二电极形成于上述第二半导体层上，且与上述MIS晶体管构造电连接。
根据本发明的一实施方式的半导体装置，也可以是，上述第一半导体层及上述第二半导体层由宽带隙半导体构成。
在本发明的一实施方式的半导体装置的制造方法中，也可以是，形成上述第二半导体层的工序包含在作为衬底而准备的上述第一半导体层上使上述第二半导体层外延生长的工序。
在本发明的一实施方式的半导体装置的制造方法中，也可以是，形成上述第二半导体层的工序包含：在第二导电型衬底上使上述第一半导体层外延生长的工序；在上述第一半导体层上使上述第二半导体层外延生长的工序；以及去除上述第二导电型衬底的工序。
在本发明的一实施方式的半导体装置的制造方法中，也可以是，包含在形成上述沟槽前使上述第一半导体层从上述背面侧薄化的工序。
根据该方法，能够缩短沟槽的蚀刻时间，因此，能够提高制造效率。
在本发明的一实施方式的半导体装置的制造方法中，也可以是，使上述第一半导体层薄化的工序包含通过研磨对上述第一半导体层的上述背面进行精加工的工序。
根据该方法，能够使第一半导体层的背面光滑，因此，能够使第一电极相对于该背面良好地进行欧姆接触。
在本发明的一实施方式的半导体装置的制造方法中，也可以是，形成上述第一电极的工序包含通过激光退火对形成于上述第一半导体层的上述背面上的上述第一电极进行烧结处理的工序。
另外，本发明的其它实施方式的半导体装置含有：通过外延生长形成的第一导电型的第一半导体层；在上述第一半导体层上通过外延生长形成的第二导电型的第二半导体层；MIS晶体管构造，其形成于上述第二半导体层的与上述第一半导体层侧相反侧的表面部；沟槽，其选择性地形成于上述第一半导体层，且具有到达上述第二半导体层的底部；以及第一电极，其以进入上述沟槽的方式形成于上述第一半导体层的背面上，上述第二半导体层以横跨露出于上述沟槽的底部的第一部分以及与上述第一导电型的层相接的第二部分的方式具有第二导电型区域，上述第一电极至少在上述沟槽的底部与上述第二导电型区域形成欧姆接触，且与上述第一半导体层形成欧姆接触。
附图说明
图1是本发明的一实施方式的半导体装置的示意性的俯视图。
图2是本发明的一实施方式的半导体装置的示意性的仰视图。
图3是沿图1的III-III线切断上述半导体装置时呈现的剖视图。
图4是沿图1的IV-IV线切断上述半导体装置时呈现的剖视图。
图5A～图5C是表示p+型半导体单位的配列图案的图。
图6是表示上述半导体装置的其它方式的示意性的剖视图。
图7A是表示图1～图4的半导体装置的制造工序的一部分的图。
图7B是表示图7A的接下来的工序的图。
图7C是表示图7B的接下来的工序的图。
图7D是表示图7C的接下来的工序的图。
图8A是表示图1～图4的半导体装置的制造工序的其它方式的图。
图8B是表示图8A的接下来的工序的图。
图8C是表示图8B的接下来的工序的图。
图9是表示上述半导体装置的其它方式的示意性的剖视图。
图10A是表示图9的半导体装置的制造工序的一部分的图。
图10B是表示图10A的接下来的工序的图。
图10C是表示图10B的接下来的工序的图。
图11是表示上述半导体装置的其它方式的示意性的剖视图。
图12是表示上述半导体装置的其它方式的示意性的剖视图。
图13是表示上述半导体装置的其它方式的示意性的剖视图。
图14是装入有上述半导体装置的逆变器电路图。
具体实施方式
以下，参照附图，对本发明的实施方式详细地进行说明。
图1及图2分别是本发明的一实施方式的半导体装置1的俯视图及仰视图。
半导体装置1在其表面2侧具有作为本发明的第二电极的一例的源极4及栅极焊盘5，在背面3侧具有作为本发明的第一电极的一例的漏极6。
源极4在表面2的大致整个区域形成为大致四边形状，在比半导体装置1的端面7靠内侧的位置具有周缘9。对于周缘9，在后述的记载中也会进行说明，但是，在周缘9设有护圈等表面终端构造。由此，在半导体装置1的表面2，半导体区域8在源极4的周围露出。该实施方式中，包围源极4的半导体区域8露出。栅极焊盘5在源极4的一个角部与源极4隔开间隔而设置，且连接于后述的各MIS晶体管构造22的栅极26。
漏极6在背面3的整个区域形成为四边形状，且具有与半导体装置1的端面7一致(与端面7延续)的周缘10。此外，如后述，在背面3形成有沟槽14，但是在图2中进行省略。
图3及图4分别是沿图1的III-III线及IV-IV线切断半导体装置1时呈现的剖视图。图5A～图5C是表示p+型半导体单位18的排列图案的从背面侧观察的图。另外，图6是表示半导体装置1的其它方式的图，示出了p+型半导体单位18的尺寸不同的方式。
半导体装置1包含由SiC构成的半导体层11。半导体层11具有作为SiC的Si面的表面2以及其相反侧的作为SiC的C面的背面3、和沿与表面2交叉的方向延伸(图4中沿垂直方向延伸)的端面7。表面2也可以是SiC的Si面以外的面，背面3也可以是SiC的C面以外的面。
半导体层11包含作为本发明的第一半导体层的一例的p+型衬底12、和p+型衬底12上的作为本发明的第二半导体层的一例的n型外延层13。
p+型衬底12例如具有100μm～400μm的厚度。另外，p+型衬底12例如具有1×1017cm-3～5×1019cm-3的杂质浓度。
在p+型衬底12，选择性地形成有沟槽14。如图3及图4所示，沟槽14遍及p+型衬底12的大致整体(也就是，在后述的有源区域21及外围区域20双方)而形成。
各沟槽14从p+型衬底12的背面(半导体层11的背面3)到达n型外延层13。在该实施方式中，沟槽14的底部的深度位置为与n型外延层13的背面15(p+型衬底12与n型外延层13的界面)相同的水平。该实施方式中，沟槽14的侧部(侧面19)相对于沟槽14的底部(n型外延层13的背面15)垂直地形成。
另外，沟槽14将p+型衬底12划分成多个p+型半导体单位18。p+型半导体单位18是被到达n型外延层13的沟槽14分割，且在水平方向上相互物理且电分离的p+型的半导体部分。p+型半导体单位18根据沟槽14的图案能够以各种图案形成。例如，多个p+型半导体单位18可以如图5A中由剖面线所示地，平面视(仰视)呈条纹状排列。另外，多个p+型半导体单位18也可以如图5B中由剖面线所示地，平面视分别形成为多边形状(图5B中为正六边形状)，且分散地排列。图5B中，多个p+型半导体单位18呈锯齿状排列，但是也可以为矩阵状。另外，多个p+型半导体单位18也可以如图5C中用剖面线所示地，平面视分别形成为圆形状(图5C中为正圆形状)，且分散地排列。当然，图5C的排列图案也可以与图5B的情况同样地为矩阵状。此外，图5A～图5C中，多个p+型半导体单位18相互统一为相同的形状，但是，也可以相互形状不同，或者大小不同。
n型外延层13根据期望的耐压具有5μm～250μm的厚度。另外，n型外延层13具有1×1014cm-3～1×1017cm-3的杂质浓度。n型外延层13包含设定于其周缘部(端面7附近的部分)的外围区域20、和被该外围区域20包围的有源区域21。
在有源区域21中，在n型外延层13的表面部形成有多个MIS晶体管构造22。MIS晶体管构造22包含p型主体区域23、n+型源极区域24、栅极绝缘膜25、栅极26、以及p+型主体接触区域27。
更具体而言，多个p型主体区域23形成于n型外延层13的表面部。各p型主体区域23在有源区域21形成供电流流通的最小单位(单位单元)。n+型源极区域24在各p型主体区域23的内方区域以在n型外延层13的表面2露出的方式形成。在p型主体区域23中，n+型源极区域24的外侧的区域(包围n+型源极区域24的区域)定义了沟道区域28。栅极26跨相邻的单位单元，隔着栅极绝缘膜25与沟道区域28对置。p+型主体接触区域27贯通n+型源极区域24而与p型主体区域23电连接。
对MIS晶体管构造22的各部进行说明。p型主体区域23的杂质浓度例如为1×1016cm-3～1×1019cm-3，n+型源极区域24的杂质浓度例如为1×1019cm-3～1×1021cm-3，p+型主体接触区域27的杂质浓度例如为1×1019cm-3～1×1021cm-3。栅极绝缘膜25例如由氧化硅(SiO2)构成，其厚度为20nm～100nm。栅极26例如由多晶硅构成。
另外，在图3中，在将相邻的MIS晶体管构造22的栅极26间的距离设为一个MIS晶体管构造22的单元宽度Wc时，优选图5A～图5C的各p+型半导体单位18的宽度Wp为该单元宽度Wc以上。或者，如图6所示，在将n型外延层13的厚度设为Td时，各p+型半导体单位18的宽度Wp也可以是该厚度Td的两倍以上。由此，能够有效地进行来自各p+型半导体单位18的空穴注入，因此，能够以低的漏极电压进入IGBT模式。此外，如图5A～图5C所示，宽度Wp只要在各p+型半导体单位18测量最窄的部分即可。
在n型外延层13中，相对于MIS晶体管构造22，背面15侧的n-型的区域成为作为本发明的第二导电型区域的一例的n-型漂移区域29，且在n型外延层13的背面15露出。也就是，n-型漂移区域29在n型外延层13中跨第一部分16及第二部分17，构成与沟槽14的底部及p+型衬底12的接触部。
在半导体层11的表面侧形成有跨有源区域21及外围区域20双方的层间绝缘膜30。层间绝缘膜30例如由氧化硅(SiO2)构成，其厚度为0.5μm～3.0μm。在层间绝缘膜30形成有使各单位单元的n+型源极区域24及p+型主体接触区域27露出的接触孔31。
在层间绝缘膜30上形成有源极4。源极4进入各接触孔31而与n+型源极区域24及p+型主体接触区域27欧姆接触。源极4从有源区域21向外围区域20延伸，且在外围区域20具有越上层间绝缘膜30的搭接部32。
如图4所示，在外围区域20中，在n型外延层13的表面部形成有表面终端构造33。表面终端构造33可以由包含至少一个与源极4的周缘部(与n型外延层13的接合部的周缘部)重叠的部分的多个部分构成。图4中，包含最内侧的降低表面电场层34(RESURF：ReducedSurface Field)、和包围降低表面电场层34的多个护圈层35。降低表面电场层34跨层间绝缘膜30的开口36的内外而形成，且在开口36内部与源极4周缘部接触。多个护圈层35相互隔开间隔而形成。图4所示的降低表面电场层34及护圈层35由p型的杂质区域形成，但是也可以由高电阻区域构成。高电阻区域的情况下，降低表面电场层34及护圈层35也可以具有1×1014cm-3～1×1021cm-3的晶体缺陷浓度。
在p+型衬底12的背面3形成有漏极6。漏极6以沿p+型衬底12的背面3以及沟槽14的内表面的方式形成。由此，漏极6的与p+型衬底12的背面3及沟槽14的内表面相接的一方表面与其相反侧的另一方表面的距离(漏极6的厚度)固定。漏极6在沟槽14的底部(背面15)与n-型漂移区域29形成欧姆接触，在沟槽14的侧部(侧面19)及p+型衬底12的背面3与p+型衬底12形成欧姆接触。漏极6是多个单位单元的共通的电极。另外，漏极6由能够与n-型漂移区域29及p+型衬底12形成欧姆接触的金属(例如，Ti、Ni等构成。
该半导体装置1中，n型的n-型漂移区域29及p型的p+型衬底12在半导体层11的背面3侧露出，且在该双方欧姆接触有作为共通的电极的漏极6。因此，对于MIS晶体管构造22，n-型漂移区域29及p+型衬底12分别构成MISFET(Metal Insulator Semiconductor FieldEffect Transistor：金属绝缘体半导体场效应晶体管)的漏极区域及IGBT(InsulatedGate Bipolar Semiconductor：绝缘栅双极型晶体管)的集电极区域。也就是，对于共通的MIS晶体管构造22，将相互不同的导电型的欧姆接触部设于背面侧，从而半导体装置1具有将MISFET及IGBT集成于同一半导体层的Hybrid-MIS(Hybrid-Metal InsulatorSemiconductor：混合-金属绝缘体半导体)构造。
MISFET主要作为在低耐压区域(例如，5kV以下)使用的元件发挥效用。因此，在半导体装置1中，当对源极-漏极间施加电压，对栅极26施加阈值电压以上的电压时，首先，MISFET形成接通状态。经由n型外延层13的第一部分16，源极4与漏极6之间导通(MISFET模式)。例如，漏极电流从源极-漏极电压为0V时起上升，然后，在发生夹断前，根据漏极电压的增加而线性增加。因此，在MISFET中，能够显示良好的小电流区域的特性。另一方面，漏极电压相对于漏极电流的增加而增加，因此，若在大电流区域使用MISFET，则由漏极电压与漏极电流的积决定的MISFET的通电损耗增大。此外，通过扩大半导体层的面积，能够降低为了流通大电流而所需的漏极电压，作为结果，能够降低MISFET的通电损耗，但是，制造成本大幅提高。
另一方面，IGBT主要作为在高耐压区域(例如，10kV以上)使用的元件发挥功效。在该半导体装置1中，在MISFET模式下将源极-漏极间导通后，源极-漏极间的电压若为由p型主体区域23与n-型漂移区域29的pn结构成的寄生二极管(pn二极管)的开启电压以上，则进入大电流区域。在大电流区域中，电子流入n-型漂移区域29。该电子作为由p型主体区域23、n-型漂移区域29以及p+型衬底12(集电极区域)构成的pnp晶体管的基极电流发挥作用，pnp晶体管导通。从n+型源极区域24(发射极区域)供给电子，从p+型衬底12注入空穴，因此，在n-型漂移区域29积累过剩的电子和空穴。由此，在n-型漂移区域29发生电导率调制，n-型漂移区域29进入高传导率状态，IGBT成为接通状态。也就是，经由n型外延层13的第二部分17，源极4与漏极6之间导通(IGBT模式)。于是，在IGBT的情况下，因为具有双极型晶体管的电导率调制特性，所以，能够高耐压，且进行大电流控制。因此，在IGBT中，能够与MISFET相比不扩大半导体层的面积，而且显示良好的大电流区域的特性。
因此，通过将MISFET和IGBT集成于同一半导体层，能够从低耐压区域到高耐压区域实现大的动作范围。也就是，能够提供一种半导体装置，其能够作为高耐压元件使用，而且能够在小电流区域实现MISFET(单极)动作，并在大电流区域实现IGBT(双极)动作。其结果，半导体装置1能够在小电流区域及大电流区域双方实现良好的开关特性。
接下来，参照图7A～图7D，对半导体装置1的制造方法进行说明。
图7A～图7D是按照工序顺序表示图1～图4的半导体装置1的制造工序的图。此外，在图7A～图7D中，仅示出了与图3对应的半导体装置1的截面部分。
为了制造半导体装置1，如图7A所示，首先，在晶圆状态的p+型衬底12上，通过外延生长形成n型外延层13。
然后，如图7B所示，在n型外延层13的表面部形成上述的MIS晶体管构造22。此时，虽未图示，但是表面终端构造33若在形成MIS晶体管构造22的p型主体区域23时的离子注入工序形成，则能够削减工序，但是也可以在其它工序形成。之后，形成层间绝缘膜30(未图示)及源极4。
然后，如图7C所示，通过对p+型衬底12从背面3选择性地进行蚀刻，从而形成到达n型外延层13(n-型漂移区域29)的沟槽14。
此外，在形成沟槽14前，可以进行将p+型衬底12薄化的工序。通过进行薄化，能够缩短蚀刻时间，因此，能够提高制造效率。该薄化工序例如可以在通过从背面3侧进行的磨削将p+型衬底12薄化后(例如，削除50μm～300μm左右后)，通过研磨(例如CMP)进行精加工。研磨工序中，也可以将磨削后剩余的p+型衬底12进一步薄化。通过最后实施研磨工序，能够使露出的p+型衬底12的背面3的表面状态光滑，因此能够使漏极6良好地进行欧姆接触。
然后，如图7D所示，通过例如溅射法，在p+型衬底12的整个背面3形成金属膜(例如，Ti/Al)。该金属膜除了p+型衬底12的背面3外，还堆积于沟槽14的内表面(n型外延层13的背面15及沟槽14的侧面19)。由此，形成漏极6。形成漏极6后，也可以通过激光退火对漏极6进行烧结处理。
然后，沿着设定于预定的位置的切割线切断半导体层11。由此，得到单片化的半导体装置1。
以上，根据上述的方法，在半导体装置1中，与漏极6的欧姆接触使用p+型衬底12，因此，无需在n型外延层13的n-型漂移区域29进行离子注入而形成p+型的区域。由此，能够抑制在p+型衬底12与n-型漂移区域29之间的pn结附近产生晶体缺陷，因此，在半导体装置1的IGBT模式中，能够延长n-型漂移区域29的作为少数载流子的空穴的寿命。其结果，能够将n-型漂移区域29的载流子寿命设为0.1μs以上。
此外，在图7A的工序中，准备p+型衬底12，在此之上使n型外延层13生长，但是，因为p型衬底价格比n型衬底高，因此，例如，也可取代图7A及图7B的工序而进行图8A～图8C的工序。
具体而言，首先，如图8A所示，准备晶圆状态的n+型衬底37，在该n+型衬底37上通过外延生长形成作为p+型衬底12的代替部的p+型外延层38及n型外延层13。
然后，如图8B所示，在残留有n+型衬底37的状态下，在n型外延层13的表面部形成上述的MIS晶体管构造22。
接下来，如图8C所示，通过去除n+型衬底37，使p+型外延层38的整个背面3露出。该工序例如可以在通过从n+型衬底37的背面侧进行的磨削将n+型衬底37大致完全去除后，通过研磨(例如，CMP)进行精加工。
之后，对p+型外延层38及n型外延层13的层叠构造只要进行图7C～图7D所示的工序即可。
通过采用图8A～图8C的工序，能够不使用昂贵的p型衬底，因此，能够降低制造成本。
图9是表示半导体装置1的其它方式的示意性的剖视图。
图3及图4中，漏极6以沿p+型衬底12的背面3及沟槽14的内表面的方式形成，但是，漏极6也可以如图9所示地，埋入沟槽14，且进一步形成于p+型衬底12的背面3上。即，漏极6也可以包含埋入沟槽14的相对较厚的第一部分39、和形成于p+型衬底12的背面3上且相对于第一部分39相对较薄的第二部分40。由此，漏极6也可以具有在与p+型衬底12对置的区域和与沟槽14对置的区域之间延续的平坦的背面41。
图9的结构例如能够通过取代图7D的工序而进行图10A～图10C的工序来得到。
具体而言，首先，如图10A所示，通过例如溅射法，在p+型衬底12的整个背面3形成金属膜42(例如，Ti/Al)。该金属膜42的堆积持续至沟槽14被金属膜42填平且p+型衬底12的整个背面3被隐藏。
然后，如图10B所示，进行将金属膜42薄化的工序。该薄化工序例如可以在通过从背面41侧磨削将金属膜42薄化后，通过研磨(例如，CMP)进行精加工。研磨工序中，也可以将磨削后剩余的金属膜42进一步进行薄化。
由此，如图10C所示，得到被埋入沟槽14且进一步形成于p+型衬底12的背面3上的漏极6。
图11是表示半导体装置1的其它方式的示意性的剖视图。
如图11所示，半导体装置1也可以在n-型漂移区域29与p+型衬底12之间还包含具有浓度比n-型漂移区域29高的n型场截止区域43。通过形成n型场截止区域43，在对漏极-源极间施加高电压时，能够防止从低电压侧(例如，MIS晶体管构造22)延伸的耗尽层达到高电压侧的p+型衬底12。由此，能够防止因击穿现象而引起的漏电流。另外，因为相比n-型漂移区域29为高浓度，因此也能够降低相对于漏极6的接触电阻。
n型场截止区域43例如可以以跨n型外延层13的第一部分16及第二部分17的方式形成于n型外延层13的整个背面15。
图12是表示半导体装置1的其它方式的示意性的剖视图。
图3及图4中，沟槽14的底部的深度位置为与n型外延层13的背面15相同的水平，但是，沟槽14也可以如图12所示地，以在n型外延层13形成凹部44的方式形成得更深。由此，在n型外延层13的背面15，在沟槽14的形成位置(第一部分16)与除此以外的位置(第二部分17)之间形成台阶。另外，沟槽14的底部仅由n型外延层13构成，另一方面，沟槽14的侧部由n型外延层13及p+型衬底12构成。根据该结构，漏极6相对于n型外延层13的接触面积增加，因此，能够降低半导体装置1的MISFET模式下的接通电阻。
图13是表示半导体装置1的其它方式的示意性的剖视图。
图3及图4中，沟槽14的侧部(侧面19)相对于沟槽14的底部(n型外延层13的背面15)形成为垂直，但是也可以如图13所示地，为相对于沟槽14的底部倾斜的锥形面。根据该结构，沟槽14的侧面19朝向开口端稍微反向，因此，形成漏极6时，能够良好地堆积电极材料。
而且，半导体装置1例如能够装入图14所示那样的逆变器电路而使用。
图14是装入有多个半导体装置1的逆变器电路图。
逆变器电路101是连接于作为负载的一例的三相马达102的三相逆变器电路。逆变器电路101包含直流电源103及开关部104。
在本实施方式中，直流电源103例如为700V。在直流电源103的高压侧连接有高压侧配线105，在其低压侧连接有低压侧配线106。
开关部104具有与三相马达102的U相102U、V相102V以及W相102W的各相对应的三个臂107～109。
臂107～109在高压侧配线105与低压侧配线106之间并联连接。臂107～109分别具备由n沟道型的MISFET构成的高压侧的高侧晶体管(半导体装置1)110H～112H、和低压侧的低侧晶体管(半导体装置1)110L～112L。在各晶体管110H～112H及110L～112L，分别以从低压侧向高压侧流通顺向电流的朝向并列连接有再生二极管113H～115H及113L～115L，但是，也可以通过使用各晶体管的寄生二极管而省略。
在各晶体管110H～112H及110L～112L的栅极，分别连接有高侧栅极驱动器116H～118H及低侧栅极驱动器116L～118L。
在逆变器电路101中，通过适当切换各臂107～109的高侧晶体管110H～112H及低侧晶体管110L～112L的接通/断开控制，也就是，通过适当切换在一个臂上一方的晶体管为开关接通且另一方的晶体管为开关断开的状态、和在其它臂上一方的晶体管为开关断开且另一方的晶体管为开关接通的状态，能够在三相马达102流通交流电流。另一方面，通过将多个臂上的双方的晶体管均设为开关断开状态或者将全部的臂的至少一方的晶体管设为开关接断开的状态，能够停止对三相马达102通电。这样，进行三相马达102的开关动作。
以上对本发明的一实施方式进行了说明，但是本发明也能够以其它方式实施。
例如，半导体层11不限于由SiC构成的半导体层，也可以是SiC以外的宽带隙半导体、例如，带隙为2eV以上的半导体，具有而言，GaN(带隙为约3.42eV)、金刚石(带隙为约5.47eV)等。
另外，在上述的实施方式中，作为半导体装置1的用途，仅对三相马达的逆变器电路进行了说明，但本发明的半导体装置也可以用作电源装置用的逆变器电路，也可以使用将各晶体管的栅极驱动器汇总成一个的电路。
此外，也能够在权利要求书记载的事项的范围内实施各种设计变更。
本申请对应于2016年7月15日向日本国特许厅提出的特愿2016-140878号，该申请的全部公开通过引用并入本文。
符号说明
1—半导体装置，2—表面，3—背面，4—源极，6—漏极，11—半导体层，12—p+型衬底，13—n型外延层，14—沟槽，15—背面，16—第一部分，17—第二部分，18—p+型半导体单位，19—侧面，22—MIS晶体管构造，23—p型主体区域，24—n+型源极区域，25—栅极绝缘膜，26—栅极，29—n-型漂移区域，37—n+型衬底，38—p+型外延层，43—n型场截止区域。

Claims (24)

1.一种半导体装置，其特征在于，包含：
第一导电型的第一半导体层；
上述第一半导体层上的第二导电型的第二半导体层；
MIS晶体管构造，其形成于上述第二半导体层的与上述第一半导体层侧相反侧的表面部；
沟槽，其选择性地形成于上述第一半导体层，且具有到达上述第二半导体层的底部；以及
第一电极，其以进入上述沟槽的方式形成于上述第一半导体层的背面上，
上述第二半导体层以横跨露出于上述沟槽的底部的第一部分以及与上述第一导电型的层相接的第二部分的方式具有第二导电型区域，
上述第一电极至少在上述沟槽的底部与上述第二导电型区域形成欧姆接触，并与上述第一半导体层形成欧姆接触，
上述第二导电型区域的载流子寿命为0.1μs以上。
2.根据权利要求1所述的半导体装置，其特征在于，
以在上述第二半导体层形成凹部的方式以比上述第一半导体层的厚度大的深度形成上述沟槽。
3.根据权利要求1所述的半导体装置，其特征在于，
上述第二半导体层具有在上述第一部分与上述第二部分之间延续的平坦的背面。
4.根据权利要求1或3所述的半导体装置，其特征在于，
上述沟槽的侧部仅由上述第一半导体层构成。
5.根据权利要求1～4中任一项所述的半导体装置，其特征在于，
上述MIS晶体管构造包含：第一导电型的主体区域；第二导电型的源极区域，其形成于上述主体区域的表面部；栅极绝缘膜，其形成为与上述主体区域相接；以及栅极，其隔着上述栅极绝缘膜与上述主体区域对置，
上述第二导电型区域包含相对于上述主体区域形成于上述第一半导体层侧且与上述主体区域相接的漂移区域。
6.根据权利要求1～5中任一项所述的半导体装置，其特征在于，
还包含表面终端构造，该表面终端构造形成于形成有上述MIS晶体管构造的有源区域的周围的外围区域。
7.根据权利要求5所述的半导体装置，其特征在于，
上述第二导电型区域还包含场截止区域，该场截止区域形成于上述漂移区域与上述第一半导体层之间且具有比上述漂移区域高的浓度。
8.根据权利要求1～7中任一项所述的半导体装置，其特征在于，
上述沟槽将上述第一半导体层划分成至少具有最小宽度Wmin的多个第一导电型单位，
上述第一导电型单位的宽度Wmin为上述MIS晶体管构造的一个单元宽度以上。
9.根据权利要求1～7中任一项所述的半导体装置，其特征在于，
上述沟槽将上述第一半导体层划分成至少具有最小宽度Wmin的多个第一导电型单位，
上述第一导电型单位的宽度Wmin为上述第二半导体层的厚度的两倍以上。
10.根据权利要求1～7中任一项所述的半导体装置，其特征在于，
上述沟槽将上述第一半导体层划分成多个第一导电型单位，
上述多个第一导电型单位在平面视角下呈条纹状排列。
11.根据权利要求1～7中任一项所述的半导体装置，其特征在于，
上述沟槽将上述第一半导体层划分成多个第一导电型单位，
上述多个第一导电型单位在平面视角下分别形成为多边形状，且分散排列。
12.根据权利要求1～7中任一项所述的半导体装置，其特征在于，
上述沟槽将第一半导体层划分成多个第一导电型单位，
上述多个第一导电型单位在平面视角下分别形成为圆形状，且分散排列。
13.根据权利要求1～12中任一项所述的半导体装置，其特征在于，
以沿上述第一半导体层的上述背面及上述沟槽的内表面的方式形成有上述第一电极。
14.根据权利要求1～12中任一项所述的半导体装置，其特征在于，
上述第一电极被埋入上述沟槽，且进一步形成于上述第一半导体层的上述背面上。
15.根据权利要求1～14中任一项所述的半导体装置，其特征在于，
上述第一半导体层具有5μm～350μm的厚度。
16.根据权利要求1～15中任一项所述的半导体装置，其特征在于，
包含第二电极，该第二电极形成于上述第二半导体层上，且与上述MIS晶体管构造电连接。
17.根据权利要求1～16中任一项所述的半导体装置，其特征在于，
上述第一半导体层及上述第二半导体层由宽带隙半导体构成。
18.一种半导体装置的制造方法，其特征在于，包含：
在第一导电型的第一半导体层的一方表面侧形成第二导电型的第二半导体层的工序；
在上述第二半导体层的与上述第一半导体层侧相反侧的表面部形成MIS晶体管构造的工序；
通过从上述第一半导体层的与上述第二半导体层侧相反侧的背面选择性地进行蚀刻，从而形成具有到达上述第二半导体层的底部的沟槽的工序；以及以进入上述沟槽的方式在上述第一半导体层的上述背面上形成第一电极的工序，该第一电极至少在上述沟槽的底部与上述第二半导体层的第二导电型区域形成欧姆接触且与上述第一半导体层形成欧姆接触。
19.根据权利要求18所述的半导体装置的制造方法，其特征在于，
形成上述第二半导体层的工序包含在作为衬底而准备的上述第一半导体层上使上述第二半导体层外延生长的工序。
20.根据权利要求18所述的半导体装置的制造方法，其特征在于，
形成上述第二半导体层的工序包含：
在第二导电型衬底上使上述第一半导体层外延生长的工序；
在上述第一半导体层上使上述第二半导体层外延生长的工序；以及
去除上述第二导电型衬底的工序。
21.根据权利要求18～20中任一项所述的半导体装置的制造方法，其特征在于，
包含在形成上述沟槽前使上述第一半导体层从上述背面侧薄化的工序。
22.根据权利要求21所述的半导体装置的制造方法，其特征在于，
使上述第一半导体层薄化的工序包含通过研磨对上述第一半导体层的上述背面进行精加工的工序。
23.根据权利要求18～22中任一项所述的半导体装置的制造方法，其特征在于，
形成上述第一电极的工序包含通过激光退火对形成于上述第一半导体层的上述背面上的上述第一电极进行烧结处理的工序。
24.一种半导体装置，其特征在于，包含：
通过外延生长而形成的第一导电型的第一半导体层；
在上述第一半导体层上通过外延生长而形成的第二导电型的第二半导体层；
MIS晶体管构造，其形成于上述第二半导体层的与上述第一半导体层侧相反侧的表面部；
沟槽，其选择性地形成于上述第一半导体层，且具有到达上述第二半导体层的底部；以及
第一电极，其以进入上述沟槽的方式形成于上述第一半导体层的背面上，
上述第二半导体层以横跨露出于上述沟槽的底部的第一部分以及与上述第一导电型的层相接的第二部分的方式具有第二导电型区域，
上述第一电极至少在上述沟槽的底部与上述第二导电型区域形成欧姆接触，且与上述第一半导体层形成欧姆接触。
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