CN101393915A - 具有沟槽栅极结构的半导体器件 - Google Patents

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Abstract

本发明提供一种具有条形沟槽栅极结构的垂直MOSFET，该条形沟槽栅极结构在不增加Ron的情况下，能够保证雪崩电阻。垂直MOSFET(100)包括多个栅极沟槽(7)，该多个栅极沟槽(7)以多个条形布置、阵列，该阵列夹在多个栅极沟槽(7)中，并且包括N+源极区域4N+和P+基极接触区域5P+、以及二极管区域(阳极区域6P+)，该二极管区域被形成为使得与两个栅极沟槽(7)接触。N+源极区域4N+和基极接触区域5P+沿栅极沟槽(7)的纵向方向交替地布置。二极管区域(阳极区域6P+)的尺寸对应于至少N+源极区域4N+中的一个和P+基极接触区域5P+中的两个。

Description

具有沟槽栅极结构的半导体器件
相关申请的交叉引用
本申请是以2007年9月19日提交的日本专利申请No.2007-242011为基础，并要求该日本专利申请的优先权，该日本专利申请的全部内容通过参考合并于此。
技术领域
本发明涉及一种半导体器件，更具体地，涉及一种具有沟槽栅极结构的半导体器件。
背景技术
在具有条形沟槽栅极结构的垂直金属氧化物半导体场效应晶体管(MOSFET)中，雪崩电阻(avalanche resistance)受P+基极接触区域的宽度、间隔和总面积的影响。P+基极接触区域的间隔越窄，则雪崩电阻增加越多。另一方面，由于沟道区域下降，因此导通电阻(Ron)增加，其中导通电阻(Ron)是垂直MOSFET的性能指数中的一个。因此，需要实现增加雪崩电阻，同时保证P+基极接触区域的宽度(保证沟道区域)以减小Ron的结构。
在美国专利No.US 6,351,009B1(Kocon等人)中公开了一种具有传统条形沟槽栅极结构的垂直MOSFET的实例。参照图9-11，将描述Kocon等人公开的传统N沟道型垂直MOSFET 300的结构。图9是示出Kocon等人公开的垂直MOSFET 300的平面结构的示意平面图。图10是沿图9的线9A—9A’提取的剖视图，以及图11是沿图9的线9B—9B’提取的剖视图。
如图9—11所示，掺杂的上层302被布置在掺杂的N+衬底301上。上层302包括N漏极区域303和P阱305。如图10所示，P+体区域304被形成在上层302中。P+体区域304由栅极沟槽307相互隔离。另一方面，如图11所示，通过在上层302中离子注入和扩散形成N+源极区域306。N+源极区域306由栅极沟槽307隔离。
在栅极沟槽307中，形成有导电栅极材料310和介电层312。栅极沟槽307用导电栅极材料310和介电层312填塞，并且介电层312的表面313和P+体区域304的表面314变得基本共平面。然后，金属层315被气相沉积在表面314上。金属层315在P+体区域304和N+源极区域306之间形成接触。
如图9所示，垂直MOSFET 300包括交替的P+体区域304和N+源极区域306的多个阵列317。每个阵列317被布置为与栅极沟槽307接触，并与下一阵列317隔离。在图9中布置在栅极沟槽307之间的每个阵列317中，N+源极区域306的纵向尺寸被形成为比P+体区域304的纵向尺寸更宽。采用这种结构，沟道被形成在定位于N+源极区域306下方的P阱305与栅极沟槽307接触的平面中，并且作为性能指数中的一个的Ron被确定。而且，通过形成栅极沟槽307可以使栅极沟槽307之间的间隔变窄，从而由于导电栅极材料310和介电层312与这种结构相同而导致表面313和表面314基本共平面。由于这个原因，可以在相同的芯片区域中形成高密度沟道区域，并且改善Ron。
此外，在美国专利No.5,998,837(Williams)中，公开了一种具有传统条形沟槽栅极结构的垂直MOSFET。图12—15示出了Williams公开的传统垂直MOSFET的结构。图12和13是示出Williams公开的垂直MOSFET 310和311的平面结构的示意性平面图。图14是沿图12中所示的线12A—12A’提取的剖视图，或者沿图13中所示的线13A-13A’提取的剖视图。图15是沿图12中所示的线12B—12B’提取的剖视图，或者沿图13中所示的线13B-13B’提取的剖视图。如图12和13所示，Williams所公开的垂直MOSFET 310和311具有MOSFET单元81—84和二极管单元85。MOSFET单元81—84中每个具有单个N+源极区域88和单个P+接触区域87。二极管单元85具有平行于栅极沟槽91形成的深P+扩散dP+。
然而，本发明人已经发现到在这些现有技术中存在如下问题。
在Kocon等人公开的传统结构中，雪崩电阻的最佳值根据P+体区域304的宽度和间隔而存在。为了使雪崩电阻最佳，必须使P+体区域304的宽度变宽，并且使间隔变窄。因此，N+源极区域306变窄，沟道区域减小，并且Ron增加。因而，当注重Ron时，雪崩电阻减小，而当保证雪崩电阻时，Ron变差，它们是处于折衷的关系。
另外，在Williams公开的结构中，出现如下问题。在Williams公开的结构中，MOSFET单元81—84中的每个宽度y(两个相邻栅极沟槽91之间的间隔)受N+源极区域88的宽度、P+接触区域87的宽度和N+源极区域88的宽度限制。出于这个原因，由于不可以使栅极沟槽91之间的间隔变窄，因此出现集成困难的问题。
发明内容
下面，将利用在具体实施方式中使用的参考数字和参考符号来描述本发明的实施例(特征)。这些参考数字和参考符号添入括号中以便使具体实施方式和权利要求的描述之间的对应清楚。然而，这些参考数字和参考符号不应当用于对在权利要求中所描述的本发明的技术范围的解释。
根据本发明的一方面的半导体器件包括多个栅极沟槽，该多个栅极沟槽以条形布置；阵列，该阵列被夹入多个栅极沟槽中，并且包括源极区域(4N+)和基极接触区域(5P+)；以及二极管区域(阳极区域6P+)，该二极管区域被形成为用于与两个栅极沟槽(7)接触。源极区域(4N+)和基极接触区域(5P+)沿栅极沟槽(7)的纵向方向交替地布置。二极管区域(阳极区域6P+)的尺寸对应于至少一个源极区域(4N+)和两个基极接触区域(5P+)。
因此，由于沟道长度的减小非常小，所以可以有效抑制Ron的增加。另外，由于可以将雪崩电流集中在二极管区域(阳极区域6P+)，所以可以防止器件的击穿，并且保证雪崩电阻变得可能。
根据本发明，可以提供一种垂直MOSFET，该垂直MOSFET具有能够保证雪崩电阻而不会增加Ron的条形沟槽栅极结构。
附图说明
本发明的上述和其它目的、优点以及特征，通过以下结合附图对某些优选实施例的描述，将变得更加明显，其中：
图1是示出根据本发明的第一实施例的垂直MOSFET 100的平面结构的示意性平面图；
图2是沿图1的线1A—1A’提取的示意性剖视图；
图3是沿图1的线1B—1B’提取的示意性剖视图；
图4是示出根据本发明的第二实施例的垂直MOSFET 110的平面结构的示意性平面图；
图5是示出根据本发明的第三实施例的垂直MOSFET 120的平面结构的示意性平面图；
图6是示出根据本发明的第四实施例的垂直MOSFET 130的平面结构的示意性平面图；
图7是沿图6的线6A—6A’提取的示意性剖视图；
图8是沿图6的线6B—6B’提取的示意性剖视图；
图9是传统垂直MOSFET 300的平面结构的示意性平面图；
图10是沿图9的线9A—9A’提取的剖视图；
图11是沿图9的线9B—9B’提取的剖视图；
图12是传统垂直MOSFET 310的平面结构的示意性平面图；
图13是传统垂直MOSFET 311的平面结构的示意性平面图；
图14是沿图12的线12A—12A’提取的剖视图，或者沿图13的线13A—13A’提取的剖视图；以及
图15是沿图12的线12B—12B’提取的剖视图，或者沿图13的线13B—13B’提取的剖视图。
具体实施方式
在此将参照例证性实施例来描述本发明。本领域的技术人员将认识到，利用本发明的讲解能够实现许多可选实施例，且本发明不限于为了解释的目的而示出的实施例。
(第一实施例)
将参照图1到图3来描述根据本发明的第一实施例的半导体器件的结构。图1是示出了N沟道型垂直MOSFET 100的平面结构的示意性平面图，该N沟道型垂直MOSFET 100是根据第一实施例的半导体器件的实例。图2是沿图1的线1A—1A’提取的示意性剖视图。图3是沿图1的线1B—1B’提取的示意性剖视图。
如图1所示，垂直MOSFET 100具有以条形布置的栅极沟槽7。多个栅极沟槽7被形成在MOSFET单元区域中。另外，这些栅极沟槽7可以在外围区域中互相连接并可成为单沟槽。另外，即使在外围区域中多个栅极沟槽7也可以不相互连接，并保持为多个。
在栅极沟槽7之间，形成有N+源极区域4N+和P+基极接触区域5P+。N+源极区域4N+和P+基极接触区域5P+沿栅极沟槽7的纵向方向交替布置。这就是说，在图1中，垂直MOSFET 100包括交替的N+源极区域4N+和P+基极接触区域5P+的多个阵列。所述阵列和栅极沟槽7在横向方向以条形交替形成。这些阵列被布置为与栅极沟槽7接触。这就是说，每个阵列通过栅极沟槽7与下一阵列隔离。
在每个阵列中，任意N+源极区域4N+和任意P+基极接触区域5p+的一部分被形成为二极管区域(阳极区域6P+)。例如，在图1中，两个二极管区域(阳极区域6P+)被形成在从左边开始数的第一和第二栅极沟槽7之间(从左边开始数的第二阵列中)。
在垂直MOSFET 100中，二极管区域(阳极区域6P+)的尺寸对应于一个N+源极区域4N+和两个P+基极接触区域5P+。例如，如图1所示，在从左边开始的第二阵列中，形成二极管区域(阳极区域6P+)，该二极管区域对应于具有任意两个相邻P+基极接触区域5P+和夹在两个相邻P+基极接触区域5P+之间的一个N+源极区域4N+的区域。
如图2所示，N漏极区域2被形成在N+硅衬底1上。P基极区域3P被形成在N漏极区域2中的上部。另外，N+源极区域4N+被形成在P基极区域3P的上部。栅极沟槽7被形成为用以分割相邻阵列，其中每个阵列包括P基极区域3P和N漏极区域2。栅极绝缘膜9、栅极电极8和层间绝缘膜10被形成在栅极沟槽7中。栅极沟槽7用栅极绝缘膜9、栅极电极8和层间绝缘膜10填塞。栅极绝缘膜9典型地是氧化硅膜。虽然对层间绝缘膜10不特别限制，能够使用例如，NSG(非掺杂硅酸盐玻璃)来形成。此外，阳极区域6P+被形成在P基极区域3P中的预定部分。层间绝缘膜10的表面与N+源极区域4N+和阳极区域6P+的硅表面基本共平面。
另外，源极电极11被形成在N+源极区域4N+、阳极区域6P+和层间绝缘膜10上面。N+源极区域4N+和阳极区域6P+与源极电极11接触并电连接。源极电极11由例如，Al制成。N+硅衬底1和N漏极区域2不仅共同起垂直MOSFET的漏极区域的作用，还共同起二极管的阴极区域的作用。
如图3所示，另外在1B—1B’剖面中，与1A-1A’剖面相同，N漏极区域2被形成在N+硅衬底1上面。P基极区域3P被形成在N漏极区域2的上部。另外，P+基极接触区域5P+被形成在P基极区域3P的上部。栅极沟槽7被形成为用以分割相邻阵列，其中每个阵列还包括形成在P基极区域3P上的P+基极接触区域5P+。栅极沟槽7的结构与图2相同。另外，阳极区域6P+被形成在P基极区域3P中的预定部分中。而且，层间绝缘膜10的表面还与P+基极接触区域5P+的硅表面基本共平面。
另外，源极电极11还被形成在P+基极接触区域5P+上面。P+基极接触区域5P+还与源极电极11接触并电连接。
如图1所示，在定位于N+源极区域4N+下方的P基极区域3P与栅极沟槽307接触的平面中形成沟道，并且作为性能指标中一个的Ron被确定。如上所述，通过埋入栅极沟槽7并使其与源极电极11隔离可以减小栅极沟槽间隔。从而，可能实现高致密化并减小Ron。
通过加宽P+基极接触区域5P+的宽度来减小间隔，垂直MOSFET100不能保证雪崩电阻，而是在栅极沟槽7之间具有二极管区域(阳极区域6P+)。从而，如图2和3中的箭头所示，可以使雪崩电流集中在二极管区域(阳极区域6P+)并保证雪崩电阻。另外，由于沟道长度的减小是很微小的，因此Ron的增加能够有效地得以抑制。
在传统垂直MOSFET 300中，除非P+体区域304(等效于垂直MOSFET 100的P+基极接触区域5P+)的宽度、间隔、数量(面积)和布置)是最佳的，雪崩电流流入任意MOSFET单元，P阱305(等效于垂直MOSFET 100的P基极区域3P)的电势升高，并且由N+源极区域306、P阱305和N漏极区域303形成的寄生双极晶体管导通。结果是，存在大电流流入寄生双极晶体管，因此器件被损坏的情况。
然而，如图2和图3所示，根据本发明的第一实施例的垂直MOSFET 100，通过使二极管区域(阳极区域6P+)的尺寸与在MOSFET单元中的N+源极区域4N+中的至少一个和P+基极接触区域5P+中的两个对应，使容易地形成比P+基极接触区域5P+更深的P+型区域(阳极区域6P+)变得可能。从而可以使雪崩电流集中在二极管区域(阳极区域6P+)中。另外，由于二极管区域(阳极区域6P+)被分散地形成在MOSFET单元中的任意位置中，因此即使雪崩电流开始流入垂直MOSFET 100的任何部分，也可以使雪崩电流迅速地流过最近的二极管区域(阳极区域6P+)。从而，寄生双极晶体管将不会导通，因此使器件的击穿的防止变得可能。
另外，如图1所示，在垂直MOSFET 100中，二极管区域(阳极区域6P+)被形成为与具有任意两个相邻P+基极接触区域5P+和夹在两个相邻P+基极接触区域5P+之间的一个源极区域4N+的区域对应。因此，可以通过利用用于形成源极区域4N+的掩模来形成二极管区域(阳极区域6P+)，其中利用该掩模形成的掩模图案使得夹在两个相邻P+基极接触区域5P+之间的相应的源极区域4N+中的一个将不被形成。并且通过利用用于形成P+基极接触区域5P+的掩模，其中利用该掩模省去用于覆盖相同源极区域4N+的掩模图案，使得阳极区域6P+将被形成。因此，所需要的只是将传统掩模图案中对应于二极管区域(阳极区域6P+)的两个相邻P+基极接触区域5P+之间的区域的掩模图案进行反转，因而，可以容易地形成掩模图案。因此，可以根据所需性能来容易地执行设计或灵活地改变二极管区域(阳极区域6P+)的数量(面积)和布置。
(第二实施例)
将参照图4来描述根据本发明的第二实施例的半导体器件的构造。图4是显示作为根据本发明的第二实施例的半导体器件的实例的N沟道型垂直MOSFET 110的平面结构的示意性平面图。在垂直MOSFET110中，与图1中所示的垂直MOSFET 100的不同点是二极管区域(阳极区域6P+)的形成位置。另外，图4中，给与图1—3相同的部件分配相同的数字，并且省略对它们的描述。
在垂直MOSFET 100中，二极管区域(阳极区域6P+)被形成在任意两个P+基极接触区域5P+的一部分和夹在所述两个相邻P+基极接触区域5P+之间的一个N+源极区域4N+中。在垂直MOSFET 110中，二极管区域(阳极区域6P+)被形成为使得其跨过一个P+基极接触区域5P+。
具体地说，如图4所示，垂直MOSFET 110具有与垂直MOSFET100类似的以条形布置的栅极沟槽7。在栅极沟槽7之间，形成有N+源极区域4N+和P+基极接触区域5P+。N+源极区域4N+和P+基极接触区域5P+在沿栅极沟槽7的纵向方向的方向交替地布置。
然后，两个二极管区域(阳极区域6P+)被形成在从图4的左边开始数的第一和第二栅极沟槽7之间。在垂直MOSFET 110中，二极管区域(阳极区域6P+)的尺寸对应于一个N+源极区域4N+和两个P+基极接触区域5P+。另外，如图4所示，在从左边开始数的第二阵列中，二极管区域(阳极区域6P+)被连续地形成在最下的N+源极区域4N+的一部分、与最下的N+源极区域4N+相邻的P+基极接触区域5P+，以及与P+基极接触区域5P+相邻的下一N+源极区域4N+的一部分中。这就是说，二极管区域(阳极区域6P+)被形成为使得其跨过从底部开始数的第二P+基极接触区域5P+。另外，垂直MOSFET 110的其他构造与图1一3中所示的垂直MOSFET 100大致相同。
因此，即使当二极管区域(阳极区域6P+)被形成为使得其跨过P+基极接触区域5P+时，如同垂直MOSFET 100，也可以使雪崩电流集中在二极管区域(阳极区域6P+)中。从而，寄生双极晶体管将不导通，因此使器件击穿的防止变得可能。这就是说，不限制二极管区域(阳极区域6P+)的形成位置，因此可能通过局部地布置二极管区域来获得完全不改变的有益效果。
(第三实施例)
将参照图5来描述根据本发明的第三实施例的半导体器件的构造。图5是示出作为根据第三实施例的半导体器件的实例的N沟道型垂直MOSFET 120的平面结构的示意性平面图。在垂直MOSFET 120中，与图1中所示的垂直MOSFET 100的不同点是二极管区域(阳极区域6P+)的形成位置。另外，在图5中，给与图1—3相同的部件分配相同的数字，并省略对其的描述。
如图5所示，在垂直MOSFET 120中，二极管区域(阳极区域6P+)被形成在任意两个相邻栅极沟槽7之间。换句话说，任意阵列的所有N+源极区域4N+和P+基极接触区域5p+都用单个阳极区域6P+代替。
具体地说，如图5所示，垂直MOSFET 120具有与垂直MOSFET100类似的以条形布置的栅极沟槽7。在栅极沟槽7之间，形成有N+源极区域4N+和P+基极接触区域5P+。N+源极区域4N+和P+基极接触区域5P+沿栅极沟槽7的纵向方向交替地布置。然后，一个二极管区域(阳极区域6P+)基本上贯穿地形成于从图5的左边开始数的第一和第二栅极沟槽7之间。如图5所示，在从左边开始数的第二阵列中，从阵列的下侧的一边到阵列的上侧的另一边连续地形成了二极管区域(阳极区域6P+)。因此，二极管区域具有与一个阵列大致相同的尺寸。另外，垂直MOSFET 120的其他构造与图1—3中所示的垂直MOSFET110的构造大致相同。
因此，即使当二极管区域(阳极区域6P+)被连续地形成在两个栅极沟槽7之间时，如同垂直MOSFET 100，也可以使雪崩电流集中在二极管区域(阳极区域6P+)中。从而，寄生双极晶体管将不导通，因此使器件击穿的防止变得可能。
另外，如图5所示，在垂直MOSFET 120中，二极管区域(阳极区域6P+)具有与包括N+源极区域4N+和P+基极接触区域5p+的阵列相同的纵向长度。因此，通过利用用于形成源极区域4N+的掩模可以形成二极管区域(阳极区域6P+)，其中利用该掩模形成的掩模图案使得源极区域4N+将不会被形成在将要形成二极管区域(阳极区域6P+)的区域中。通过利用用于形成P+基极接触区域5P+的掩模，其中利用该掩模而安排的掩模图案使得阳极区域6P+将被同时形成。因此，所需要的只是将传统掩模图案中对应于二极管区域(阳极区域6P+)的区域的掩模图案进行反转，因此，可以容易地形成掩模图案。
第四实施例
将参照图6来描述根据第四实施例的半导体器件的构造。图6是示出作为根据第四实施例的半导体器件的实例的N沟道型垂直MOSFET 130的平面结构的示意性平面图。图7是沿图6的线6A—6A’提取的示意性剖视图。图8是沿图6的线6B—6B’提取的示意性剖视图。在垂直MOSFET 130中，与图1中所示的垂直MOSFET 100的不同点是二极管区域(阳极区域6P+)的形成位置。另外，在图6中，给与图1—3中相同的部件分配相同的数字，并省略对其的描述。
在垂直MOSFET 130中，多个二极管区域(阳极区域6P+)被并排形成，并且在它们之间插入有栅极沟槽7。这就是说，如图6所示，在垂直MOSFET 130中，相邻的两个二极管区域(阳极区域6P+)被布置在栅极沟槽7的两侧上。在形成于栅极沟槽7之间的阵列中，形成有N+源极区域4N+和P+基极接触区域5P+。N+源极区域4N+和P+基极接触区域5P+沿栅极沟槽7的纵向方向的方向交替地布置。
然后，例如，每个二极管区域(阳极区域6P+)被形成在，并跨过如图6中从左开始数的第二和第三，第三和第四，以及第四和第五栅极沟槽7之间。这就是说，二极管区域(阳极区域6P+)被形成为跨过从左边开始数的第三、第四和第五阵列。另外，在垂直MOSFET 130中，二极管区域(阳极区域6P+)具有与一个N+源极区域4N+和两个P+基极接触区域5P+的对应的尺寸。例如，如图6所示，在从左边开始数的第四阵列中，二极管区域(阳极区域6P+)被形成为与具有任意两个相邻的P+基极接触区域5P+，和夹在两个相邻的P+基极接触区域5P+之间的一个N+源极区域4N+区域对应的区域，其中该两个相邻的P+基极接触区域5P+是从底部开始数的第三和第四个区域。另外，垂直MOSFET 130的其他构造与图1—3中所示的垂直MOSFET 100的构造大致相同。
以这种方式，即使当多个二极管区域(阳极区域6P+)彼此相邻形成，并且在它们之间插入有栅极沟槽7时，如同垂直MOSFET 100，也可以使雪崩电流集中在二极管区域(阳极区域6P+)中。从而，寄生双极晶体管将不会导通，因此使器件击穿的防止变得可能。另外，由于如图7和8中所示，多个二极管(阳极区域6P+)彼此相邻形成，可以减少流入每个二极管区域(阳极区域6P+)中的雪崩电流。
另外，如图6所示，在垂直MOSFET 130中，二极管区域(阳极区域6P+)可以用如上所述类似的方式形成，通过改变传统掩模图案中的用于形成源极区域4N+和P+基极接触区域5P+的掩模图案，可以形成二极管区域(阳极区域6P+)，因此可以容易地形成掩模图案。
如上所述，根据本发明，可以在不增加导通电阻Ron的情况下增加冲突的雪崩电阻(conflicting avalanche resister)。虽然在上述描述中对N沟道型垂直MOSFET作为实例来描述，还可以使用P沟道型。
虽然以上对本发明结合其数个优选实施例进行了描述，但本领域的技术人员将理解这些实施例仅为说明本发明而提供，不应当被依赖用于以限制的意义来解释所附的权利要求。

Claims (6)

1.一种半导体器件，包括：
多个栅极沟槽，所述多个栅极沟槽以条形布置；
阵列，所述阵列被夹在所述多个栅极沟槽中，并包括沿所述栅极沟槽的纵向方向交替布置的源极区域和基极接触区域；以及
二极管区域，所述二极管区域被形成为使得与彼此相邻的两个所述栅极沟槽接触，其中所述二极管区域的尺寸对应于至少所述源极区域中的一个和所述基极接触区域中的两个。
2.根据权利要求1所述的半导体器件，其中，所述二极管区域被形成在所述阵列中，所述二极管区域的尺寸与在所述阵列中形成的所述基极接触区域中的两个和所述源极区域的尺寸基本相同。
3.根据权利要求2所述的半导体器件，其中，所述二极管区域被形成为使得跨过所述基极接触区域。
4.根据权利要求1所述的半导体器件，其中，所述二极管区域具有与所述阵列基本相同的尺寸。
5.根据权利要求2所述的半导体器件，进一步包括另一二极管区域，其中所述二极管区域和所述另一二极管区域被形成为使得布置在所述栅极沟槽的两侧上以夹住所述栅极沟槽。
6.根据权利要求1到5中的任一项所述的半导体器件，其中，进一步包括：
形成在所述栅极沟槽中的栅极电极；以及
形成在所述栅极电极上的层间绝缘膜，其中所述层间绝缘膜被形成在所述栅极沟槽中。
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