KR20230111785A - 슈퍼정션 반도체 소자 및 제조방법 - Google Patents

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Abstract

본 발명은 슈퍼정션 반도체 소자(1) 및 제조방법에 관한 것으로, 더욱 상세하게는 소자의 온(On)/오프(Off) 동작시, 셀 영역(C) 대비 전류 이동 경로가 부족하여 전류가 국부적으로 집중되는 트랜지션 영역(T) 및/또는 링 영역(R)에 전류의 용이한 이동을 가능하도록 하는 추가 구조를 형성함으로써 Reverse Recovery 특성 향상 및 그에 따른 소자 파괴 등을 방지하도록 하는 슈퍼정션 반도체 소자(1) 및 제조방법에 관한 것이다.

Description

슈퍼정션 반도체 소자 및 제조방법{SUPERJUNCTION SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING SAME}
본 발명은 슈퍼정션 반도체 소자(1) 및 제조방법에 관한 것으로, 더욱 상세하게는 소자의 온(On)/오프(Off) 동작시, 셀 영역(C) 대비 전류 이동 경로가 부족하여 전류가 국부적으로 집중되는 트랜지션 영역(T) 및/또는 링 영역(R)에 전류의 용이한 이동을 가능하도록 하는 추가 구조를 형성함으로써 Reverse Recovery 특성 향상 및 그에 따른 소자 파괴 등을 방지하도록 하는 슈퍼정션 반도체 소자(1) 및 제조방법에 관한 것이다.
고전압 파워 모스펫의 경우 고전압 특성 향상을 위해 항복 전압을 증가시키기 위해서는 드리프트 영역의 비저항과 두께를 증가시켜야 하며, 항복전압이 온 저항과 비례 관계에 있기 때문에 항복전압의 증가에 따라 온 저항이 증가하는 문제가 발생한다.
이를 해결하기 위하여, 활성영역 아래 p-유형 영역 및 n-유형 영역이 교대로 존재하는 슈퍼 정선 파워 모스펫이 도입되었다. 교대로 존재하는 p-유형 및 n-유형 영역이 전하 균형에 이상적이어서 역방향 전압 조건하에서 서로 이 영역이 고갈되고, 그로 인하여 파괴에 잘 견뎌낼 수 있게 된다. 이에 따라 고전압 특성을 가지면서도 기존 Planar 파워 모스펫 대비 낮은 온 저항 특성을 지닌 Stripe P pillar형 슈퍼 정션 파워 모스펫이 사용이 늘어나고 있다.
도 1은 종래의 슈퍼정션 반도체 소자의 단면도이고; 도 2는 도 1에 따른 슈퍼정션 반도체 소자의 평면도이다.
이하에서는 첨부된 도면들을 참고하여 종래의 슈퍼정션 반도체 소자(9)의 구조 및 문제점에 대하여 간략히 설명하도록 한다.
먼저, 도 1을 참고하여 종래의 슈퍼정션 반도체 소자(9)를 살펴보면, 셀 영역(C)에서부터 링 영역(R)에 걸쳐, 에피층(910) 내에 필러 영역(920)이 형성된다. 상기 필러 영역(920)은 서로 이격 형성된다. 또한, 셀 영역(C) 내 필러 영역(920)의 상측부에는 제1 바디 영역(930)이 연결된다. 개별 제1 바디 영역(930) 상에 소스 컨택(940)이 형성되어 있으며, 개별 소스 컨택(940)은 소자의 스위칭 동작 시 전류 이동 경로가 될 수 있다. 다만, 트랜지션 영역(T)에는 제2 바디 영역(932) 상에만 컨택 영역(942)이 형성되어 있으며, 상기 제2 바디 영역(932)은 트랜지션 영역(T) 내 다수의 필러 영역들(920)이 서로 공유하도록 형성되어 있으므로 셀 영역(C)의 제1 바디 영역(930) 대비 상대적으로 매우 적은 개수가 형성된다. 이는 컨택 영역(942)이 소스 컨택(940) 대비 적은 개수 형성됨을 의미한다. 또한, 링 영역(R)에는 별도의 컨택 영역이 미형성된다.
따라서, 셀 영역(C)에서의 전류는 개별 소스 컨택들(940)을 통하여 다수의 이동 경로를 확보할 수 있는 것에 반하여, 트랜지션 영역(T)과 링 영역(R)에서의 전류는 제한된 컨택 영역들(942)을 통하여만 이동 경로가 확보됨에 따라 전류가 개별 컨택 영역(942) 측에 국부적으로 집중될 수밖에 없다. 이는 소자 파괴 등 불량의 주요인이 된다.
또한, 도 2를 참고하면, 종래의 슈퍼정션 반도체 소자(9)에서는 제2 바디 영역들(932)이 트랜지션 영역(T)의 연장 방향을 따라 서로 이격되어 형성된다. 따라서, 인접한 제2 바디 영역들(932) 간 이격 공간에는 컨택 영역(942)이 형성되지 못하며, 상기 컨택 영역(942)은 결국 트랜지션 영역(T)의 제한된 면적 내에서만 형성될 수밖에 없다. 그러므로 제한된 트랜지션 영역(T)의 면적 내에서 개별 제2 바디 영역(932)과 일대일 되응되도록 형성되는 컨택 영역(942)은 그 개수가 충분하도록 형성되지 못할 수밖에 없다. 이 역시 전류 이동 경로를 제한하는 요소이다.
전술한 문제점들을 해결하고자, 본 발명의 발명자들은 개선된 구조를 가지는 신규의 슈퍼정션 반도체 소자 및 제조방법을 제시하고자 하며, 상세한 내용은 후술한다.
국내공개특허 제10-2005-0052597호 '슈퍼정션 반도체장치'
앞서 본 종래 기술의 문제점을 해결하기 위하여 안출된 것으로,
본 발명은 소자의 스위칭 동작시, 셀 영역 대비 전류 이동 경로가 부족하여 전류가 국부적으로 집중되는 트랜지션 영역 및/또는 링 영역에 전류의 용이한 이동을 가능하도록 하는 추가 구조를 형성함으로써 Reverse Recovery 특성 향상 및 그에 따른 소자 파괴 등을 방지하도록 하는 슈퍼정션 반도체 소자 및 제조방법을 제공하는데 그 목적이 있다.
구체적으로, 본 발명은 제2 필러와 인접한 제3 필러, 또는 트랜지션 영역과 인접한 제3 필러들의 상측부를 서로 연결하는 제1 도전형의 연결부를 형성함으로써 PN Junction 강화에 따른 추가적인 전류 이동 경로를 확보하여 특정 영역에서의 전류 집중을 방지하도록 하는 슈퍼정션 반도체 소자 및 제조방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 트랜지션 영역에 형성되는 제2 바디 영역이 링 X 영역 및/또는 링 Y 영역 및/또는 링 코너 영역과 대응되는 측 트랜지션 영역에서 끊김 없이 연결되는 측을 가지도록 형성함으로써, 제2 컨택 영역이 형성될 수 있는 면적을 최대한 증가시켜 전류 집중을 방지하도록 하는 슈퍼정션 반도체 소자 및 제조방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 에피택셜층 상의 제2 컨택 영역을 링 영역과 트랜지션 영역의 경계까지 또는 링 영역 내 위치까지 연장되도록 형성함으로써, 전류 집중을 방지하도록 하는 슈퍼정션 반도체 소자 및 제조방법을 제공하는데 그 목적이 있다.
본 발명은 앞서 상술한 목적을 달성하기 위하여 다음과 같은 구성을 가진 실시예에 의하여 구현될 수 있다.
본 발명의 일 실시예에 의하면, 본 발명에 따른 슈퍼정션 반도체 소자는 기판; 상기 기판 상의 에피택셜층; 상기 에피택셜층 내, 그리고 셀 영역 내 제1 필러들; 링 영역 내 제2 필러들; 및 트랜지션 영역 내 제3 필러들;을 포함하는 필러 영역; 개별 제1 필러 상측부와 각각 연결되며, 에피택셜층 내 제1 바디 영역; 상기 제1 바디 영역 내 소스 영역; 상기 에피택셜층 상의 게이트 영역; 상기 에피택셜층 상에서 상기 게이트 영역을 덮는 층간절연막; 셀 영역에서, 상기 층간절연막을 관통하는 제1 컨택 영역; 트랜지션 영역에서, 상기 층간절연막을 관통하는 제2 컨택 영역; 및 인접한 제2 필러 및 인접한 제3 필러의 일측부를 연결하는 연결부;를 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 의하면, 본 발명에 따른 슈퍼정션 반도체 소자에서의 상기 필러 영역과 연결부는 제1 도전형의 불순물 도핑 영역인 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 슈퍼정션 반도체 소자에서의 상기 제2 필러들 및 제3 필러들은 에피택셜층 내에서 서로 제1 방향을 따라 이격되며, 상기 연결부는 트랜지션 영역과 링 영역의 경계와 인접한 제2 필러와 제3 필러의 상측부를 연결하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 슈퍼정션 반도체 소자에서의 상기 연결부는 트랜지션 영역과 링 영역의 경계와 인접한 제3 필러들의 상측부를 연결하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 슈퍼정션 반도체 소자에서의 상기 연결부는 상기 제2 필러 및 제3 필러의 상하방향 폭 대비 절반 이하의 폭을 가지는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 슈퍼정션 반도체 소자는 제1 방향을 따라 제2 필러들의 상측부를 연결하는, 에피택셜층 내 제2 바디 영역;을 추가로 포함하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 슈퍼정션 반도체 소자에서의 상기 제2 바디 영역은 적어도 트랜지션 영역의 코너에서, 평면 연장 방향을 따라 끊김 없이 연결되는 측을 가지는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 슈퍼정션 반도체 소자에서의 상기 제2 컨택 영역은 적어도 트랜지션 영역의 코너에서, 평면 연장 방향을 따라 끊김 없이 연결되는 측을 가지는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 슈퍼정션 반도체 소자에서의 상기 제2 바디 영역은 트랜지션 영역의 평면 연장 방향을 따라 서로 이격되어 다수 형성되고, 상기 제2 컨택 영역은 상기 에피택셜층 상에서, 트랜지션 영역과 링 영역의 경계까지 연장되는 폭 크기를 가지는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 슈퍼정션 반도체 소자는 기판; 상기 기판 상의 에피택셜층; 상기 에피택셜층 내, 그리고 셀 영역 내 제1 필러들; 링 영역 내 제2 필러들; 및 트랜지션 영역 내 제3 필러들;을 포함하는 필러 영역; 개별 제1 필러 상측부와 연결되며, 에피택셜층 내 제1 바디 영역; 제1 방향을 따라 제2 필러들의 상측부를 연결하는, 에피택셜층 내 제2 바디 영역; 상기 에피택셜층 상의 게이트 영역; 상기 에피택셜층 상에서 상기 게이트 영역을 덮는 층간절연막; 셀 영역에서, 상기 층간절연막을 관통하는 제1 컨택 영역; 및 트랜지션 영역에서, 상기 층간절연막을 관통하는 제2 컨택 영역;을 포함하며, 상기 제2 바디 영역은 적어도 부분적으로 트랜지션 영역의 평면 연장 방향을 따라 끊김 없이 연결되는 측을 가지는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 슈퍼정션 반도체 소자에서의 상기 제2 컨택 영역은 적어도 트랜지션 영역의 코너에서, 평면 연장 방향을 따라 끊김 없이 연결되는 측을 가지는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 슈퍼정션 반도체 소자에서의 상기 제2 바디 영역은 트랜지션 영역의 전체 평면 연장 방향을 따라 서로 연결되는 띠형상으로 구성되는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 슈퍼정션 반도체 소자는 기판; 상기 기판 상의 에피택셜층; 상기 에피택셜층 내, 그리고 셀 영역 내 제1 필러들; 링 영역 내 제2 필러들; 및 트랜지션 영역 내 제3 필러들;을 포함하는 필러 영역; 개별 제1 필러 상측부와 연결되며, 에피택셜층 내 제1 바디 영역; 제1 방향을 따라 제2 필러들의 상측부를 연결하는, 에피택셜층 내 제2 바디 영역; 상기 에피택셜층 상의 게이트 영역; 상기 에피택셜층 상에서 상기 게이트 영역을 덮는 층간절연막; 셀 영역에서, 상기 층간절연막을 관통하는 제1 컨택 영역; 및 트랜지션 영역에서, 상기 층간절연막을 관통하는 제2 컨택 영역;을 포함하며, 상기 제2 컨택 영역은 상기 에피택셜층 상에서, 링 영역과 트랜지션 영역의 경계와 인접한 측까지 연장되는 폭 크기를 가지는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 슈퍼정션 반도체 소자에서의 상기 제2 바디 영역은 트랜지션 영역의 평면 연장 방향을 따라 서로 이격되어 다수 형성되는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 슈퍼정션 반도체 소자에서의 상기 제2 컨택 영역은 적어도 트랜지션 영역의 코너에서, 평면 연장 방향을 따라 끊김 없이 연결되는 측을 가지는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 슈퍼정션 반도체 소자제조방법은 기판 상에 에피택셜층을 형성하는 단계; 상기 에피택셜층 내 제1 필러들, 제2 필러들 및 제3 필러들을 포함하는 제1 도전형의 필러 영역을 형성하는 단계; 링 영역과 트랜지션 영역의 경계와 인접한 측의 제2 필러 및 제3 필러, 또는 상기 경계와 인접한 측의 제3 필러들의 일측부를 서로 연결하는 제1 도전형의 연결부를 형성하는 단계; 상기 에피택셜층 상에 게이트 영역을 형성하는 단계; 상기 에피택셜층 상에서 게이트 영역을 덮도록 층간절연막을 형성하는 단계; 및 상기 층간절연막을 관통하는 형상의 제1 컨택 영역 및 제2 컨택 영역을 형성하는 단계;를 포함하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 슈퍼정션 반도체 소자에서의 상기 연결부는 인접한 필러 영역의 상측부를 연결하도록 형성되는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 슈퍼정션 반도체 소자에서의 상기 제2 컨택 영역 형성단계는 트랜지션 영역에서, 상기 층간절연막에 컨택홀을 형성하는 단계; 상기 컨택홀 내에 도전성 물질을 채우는 단계; 및 상기 층간절연막 상의 도전성 물질을 제거하는 단계;를 포함하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 슈퍼정션 반도체 소자에서의 상기 컨택홀은 트랜지션 영역의 코너 평면 연장 방향을 따라 끊김 없이 형성되는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 슈퍼정션 반도체 소자는 개별 제1 필러의 상측부 및 상기 에피택셜층 내에 다수의 제1 도전형의 제1 바디 영역을 형성하는 단계; 및 개별 제2 필러들의 상측부를 연결하도록 상기 에피택셜층 내에 제1 도전형의 제2 바디 영역을 형성하는 단계;를 추가로 포함하고, 상기 제2 바디 영역은 링 X 영역 및 링 Y 영역과 대응되는 측 트랜지션 영역의 평면 연장 방향을 따라 끊김 없이 형성되는 것을 특징으로 한다.
본 발명은 앞서 본 구성에 의하여 다음과 같은 효과를 가진다.
본 발명은 소자의 스위칭 동작시, 셀 영역 대비 전류 이동 경로가 부족하여 전류가 국부적으로 집중되는 트랜지션 영역 및/또는 링 영역에 전류의 용이한 이동을 가능하도록 하는 추가 구조를 형성함으로써 Reverse Recovery 특성 향상 및 그에 따른 소자 파괴 등을 방지하도록 하는 효과가 있다.
구체적으로, 본 발명은 제2 필러와 인접한 제3 필러, 또는 트랜지션 영역과 인접한 제3 필러들의 상측부를 서로 연결하는 제1 도전형의 연결부를 형성함으로써 PN Junction 강화에 따른 추가적인 전류 이동 경로를 확보하여 특정 영역에서의 전류 집중을 방지하도록 하는 효과를 가진다.
또한, 본 발명은 트랜지션 영역에 형성되는 제2 바디 영역이 링 X 영역 및/또는 링 Y 영역 및/또는 링 코너 영역과 대응되는 측 트랜지션 영역에서 끊김 없이 연결되는 측을 가지도록 형성함으로써, 제2 컨택 영역이 형성될 수 있는 면적을 최대한 증가시켜 전류 집중을 방지하도록 하는 효과가 도출된다.
또한, 본 발명은 에피택셜층 상의 제2 컨택 영역을 링 영역과 트랜지션 영역의 경계까지 또는 링 영역 내 위치까지 연장되도록 형성함으로써, 전류 집중을 방지하도록 하는 효과를 나타낸다.
한편, 여기에서 명시적으로 언급되지 않은 효과라 하더라도, 본 발명의 기술적 특징에 의해 기대되는 이하의 명세서에서 기재된 효과 및 그 잠정적인 효과는 본 발명의 명세서에 기재된 것과 같이 취급됨을 첨언한다.
도 1은 종래의 슈퍼정션 반도체 소자의 단면도이고;
도 2는 도 1에 따른 슈퍼정션 반도체 소자의 평면도이고;
도 3은 본 발명의 일 실시예에 따른 슈퍼정션 반도체 소자의 평면도이고;
도 4는 도 3에 따른 슈퍼정션 반도체 소자의 AA' 단면도이고;
도 5는 본 발명의 일 실시예에 따른 슈퍼정션 반도체 소자의 트랜지션 영역과 링 영역 경계 측의 평면도이고;
도 6는 본 발명의 다른 실시예에 따른 슈퍼정션 반도체 소자의 트랜지션 영역과 링 영역 경계 측의 평면도이고;
도 7은 본 발명의 또 다른 실시예에 따른 슈퍼정션 반도체 소자의 트랜지션 영역과 링 영역 경계 측의 평면도이고;
도 8은 본 발명의 또 다른 실시예에 따른 슈퍼정션 반도체 소자의 트랜지션 영역과 링 영역 경계 측의 평면도이고;
도 9 내지 도 20은 본 발명의 일 실시예에 따른 슈퍼정션 반도체 소자 제조방법을 설명하기 위한 단면도이다.
이하, 본 발명의 실시예를 첨부된 도면들을 참조하여 더욱 상세하게 설명한다. 본 발명의 실시예는 다양한 형태로 변형할 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것으로 해석되어서는 안 되며 청구범위에 기재된 사항을 기준으로 해석되어야 한다. 또한, 본 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 참고적으로 제공되는 것일 뿐이다.
본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및 /또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
이하에서는, 일 구성요소(또는 층)가 타 구성요소(또는 층) 상에 배치되는 것으로 설명되는 경우, 일 구성요소가 타 구성요소 위에 직접적으로 배치되는 것일 수도, 또는 해당 구성요소들 사이에 다른 구성 요소(들) 또는 층(들)이 사이에 위치할 수도 있음에 유의하여야 한다. 또한, 일 구성요소가 타 구성요소 상 또는 위에 직접적으로 배치되는 것으로 표현되는 경우, 해당 구성요소들 사이에 타 구성 요소(들)이 위치하지 않는다. 또한, 일 구성요소의 '상', '상부', '하부', '상측', '하측' 또는 '일 측', '측면'에 위치한다는 것은 상대적인 위치 관계를 의미하는 것이다.
그리고, 다양한 요소들, 영역들 및/또는 부분들과 같은 다양한 항목을 설명하기 위하여 제1, 제2, 제3 등의 용어가 사용될 수 있으나, 상기 항목들은 이들 용어에 의하여 한정되는 것은 아니다.
또한, 특정 실시예가 달리 구현 가능한 경우에 있어서, 특정한 공정 순서는 하기에서 설명되는 순서와 다르게 수행될 수 있음에 유의하여야 한다. 예를 들어, 연속적으로 설명되는 두 공정이 실질적으로 동시에 수행될 수도, 반대의 순서로 수행될 수도 있다.
이하에서 사용하는 용어 MOS(Metal-Oxide_Semiconductor)는 일반적인 용어로, 'M'은 단지 금속에만 한정되는 것은 아니고 다양한 유형의 도전체로 이루어질 수 있다. 또한, 'S'는 기판 또는 반도체 구조물일 수 있으며, 'O'는 산화물에만 한정되지 않고 다양한 유형의 유기물 또는 무기물을 포함할 수 있다.
추가로, 구성 요소들의 도전형 또는 도핑 영역은 주된 캐리어 특성에 따라 'P형' 또는 'N형'으로 규정할 수 있으나, 이는 단지 설명의 편의를 위한 것으로, 본 발명의 기술적 사상이 예시된 바에 한정되는 것은 아니다. 예를 들어, 이하에서 'P형' 또는 'N형'은 더욱 일반적인 용어인 '제1 도전형' 또는 '제2 도전형'으로 사용될 것이며, 여기서 제1 도전형은 P형을, 제2 도전형은 N형을 의미한다.
또한, 불순물 영역의 도핑 농도를 표현하는 '고농도' 및 '저농도'는 일 구성요소와 타 구성요소의 상대적인 도핑 농도를 의미하는 것으로 이해하여야 한다.
그리고, 이하에서 '제1 방향'이란 도시된 평면도 상에서의 x축 방향을, '제2 방향'이란 x축 방향과 직교하는 y축 방향을 의미하는 것으로 이해한다.
도 3은 본 발명의 일 실시예에 따른 슈퍼정션 반도체 소자의 평면도이고; 도 4는 도 3에 따른 슈퍼정션 반도체 소자의 AA' 단면도이다.
이하에서는 첨부된 도면들을 참고하여 본 발명의 일 실시예에 따른 플로팅 영역을 포함하는 슈퍼정션 반도체 소자(1)에 대하여 상세히 설명하도록 한다.
본 발명을 상세히 설명하기에 앞서, 본 발명의 일 실시예에 따른 슈퍼정션 반도체 소자(1)의 레이아웃 구조에 대하여 설명한다.
도 3을 참고하면, 슈퍼정션 반도체 소자(1)의 중앙 측에는 액티브 영역인 셀 영역(C)이 형성되며, 상기 셀 영역(C)을 둘러싸는 터미네이션 영역인 링 영역(R; R1, R2, R3 영역)이 형성된다. 이하에서는, 링 영역(R)에 있어서, 제1 방향 말단부 측을 링 X 영역(R1)으로, 제2 방향 말단부 측을 링 Y 영역(R2)으로, 그리고 상기 링 X 영역(R1)과 링 Y 영역(R2)이 연결되는 측을 링 코너 영역(R3)으로 지칭한다. 또한, 링 영역(R)과 셀 영역(C) 사이에는 트랜지션 영역(T)이 형성된다.
도 3 및 도 4를 참고하면, 본 발명은 슈퍼정션 반도체 소자(1)에 관한 것으로, 더욱 상세하게는 소자의 온(On)/오프(Off) 동작시, 셀 영역(C) 대비 전류 이동 경로가 부족하여 전류가 국부적으로 집중되는 트랜지션 영역(T) 및/또는 링 영역(R)에 전류의 용이한 이동을 가능하도록 하는 추가 구조를 형성함으로써 Reverse Recovery 특성 향상 및 그에 따른 소자 파괴 등을 방지하도록 하는 슈퍼정션 반도체 소자(1)에 관한 것이다.
도 4를 참고하여 상기 소자(1)에 구조에 대하여 설명하면, 먼저 하측에는 기판(101)이 형성된다. 상기 기판(101)은 실리콘 기판으로 이루어지며, 에피택셜층을 포함할 수 있다. 또한, 기판(101)의 하측에는 드레인 전극(110)이 형성될 수 있다.
상기 기판(101) 상에서는, 셀 영역(C)부터 링 영역(R)에 걸쳐 에피택셜층(120)이 형성될 수 있다. 상기 에피택셜층(120)은 예를 들어 제2 도전형의 저농도 불순물 도핑영역일 수 있다. 또한, 에피택셜층(120) 내에는 다수의 필러 영역(130)이 형성된다. 상기 필러 영역들(130)은 서로 제1 방향을 따라 이격 형성되되, 각자 제2 방향을 따라 연장 형성된다. 개별 필러 영역(130)은 제1 도전형의 불순물 도핑 영역으로 에피택셜층(120)의 표면과 인접한 측으로부터 기판(101) 측으로 소정 깊이 하방 연장 형성될 수 있다. 상기 에피택셜층(120)과 필러 영역들(130)은 일정 깊이에서 제1 방향을 따라 교대로 배열될 수 있다.
개별 필러 영역(130)은 그 외면이 하방으로 연직 방향을 따라 연장될 수도 있고, 상기 에피택셜층(120)과 접하는 면이 반대방향으로 굴곡지도록 형성될 수도 있다. 또한, 상기 필러 영역들(130)은 셀 영역(C)과 링 영역(R) 전체에 걸쳐 형성될 수 있다. 이하에서는, 설명의 편의를 위하여 셀 영역(C) 내 필러 영역(130)을 '제1 필러(131)'로, 링 영역(R) 내 필러 영역(130)을 '제2 필러(133)'로, 트랜지션 영역(T) 내 필러 영역(130)을 '제3 필러(135)'로 지칭한다. 일반적으로, 셀 영역(C)을 가로지르는 필러 영역(130)은 링 영역(R)과 트랜지션 영역(T)을 모두 가로지른다. 따라서, 상기 제1 내지 제3 필러(131,133,135)는 단면도 상에서 필러 영역(130)에 대한 설명의 편의를 위한 것일 뿐이다. 예를 들어, 제1 필러(131)는 제2 방향을 따라 연장되어 트랜지션 영역(T)과 링 영역(R)을 가로지르는 측을 가질 수 있다.
셀 영역(C)에서, 에피택셜층(120) 표면 측에는 제1 바디 영역(140)이 형성될 수 있다. 상기 제1 바디 영역(140)은 제1 도전형의 불순물 도핑 영역일 수 있다. 또한, 상기 제1 바디 영역(140)은 셀 영역(C)에서 다수 형성되며, 제1 방향을 따라 개별 필러 영역(130)의 상측부와 일대일 대응되도록 연결될 수 있다. 그리고 상기 제1 바디 영역(140) 내에는 소스 영역(141)과 바디 컨택영역(143)이 형성될 수 있다. 상기 소스 영역(141)과 바디 컨택영역(143)은 에피택셜층(120)의 표면 측에 형성되며, 서로 인접하거나 중첩된 측에 위치할 수 있다. 상기 소스 영역(141)은 제2 도전형의 고농도 불순물 도핑 영역이고, 상기 바디 컨택영역(143)은 제1 도전형의 고농도 불순물 도핑 영역일 수 있다. 또한, 상기 소스 영역(141)은 개별 제1 바디 영역(140) 내에 한 개 형성되거나, 두 개 형성될 수도 있고 이에 제한이 있는 것은 아니다.
그리고 트랜지션 영역(T)에서, 에피택셜층(120) 표면 측에는 제2 바디 영역(145)이 형성될 수 있다. 상기 제2 바디 영역(145)은 제1 바디 영역(140)과 마찬가지로 제1 도전형의 불순물 도핑 영역이며, 트랜지션 영역(T) 내 필러 영역들(130)의 상측부와 연결될 수 있다. 즉, 트랜지션 영역(T) 내 필러 영역들(130)은 제1 방향을 따라 제2 바디 영역(145)을 공유하는 것이다. 상기 제2 바디 영역(145)은 트랜지션 영역(T)의 평면 연장 방향을 따라 서로 이격되어 다수 형성될 수도 또는 서로 연결되어 한 개로 형성될 수도 있고 이에 제한이 있는 것은 아니며, 상세한 내용은 후술하도록 한다.
또한, 셀 영역(C)과 트랜지션 영역(T)에서, 에피택셜층(120) 상에는 게이트 절연막(151)이, 상기 게이트 절연막(151) 상에는 게이트 전극(153)이 형성될 수 있다. 상기 게이트 절연막(151)은 예를 들어 실리콘 산화막, 고유전막, 및 이들의 조합 중 어느 하나로 이루어질 수 있고 이에 제한이 있는 것은 아니다. 또한, 상기 게이트 전극(153)은 예를 들어 폴리실리콘막, 금속, 도전성 금속 질화물, 및 이들의 조합 중 어느 하나로 이루어질 수 있고 이에 제한이 있는 것은 아니다. 상기 게이트 절연막(151)과 게이트 전극(153)을 포함하는 게이트 영역(150)은 에피택셜층(120) 상에서 제1 방향을 따라 인접한 게이트 영역(150)과 이격되며 제2 방향을 따라 연장 형성될 수 있다. 즉 게이트 영역(150)은 셀 영역(C) 내 그리고 필요에 따라 트랜지션 영역(T)에 걸쳐 필러 영역들(130)을 사이에 두고 스트라이프 형태를 가지도록 형성될 수 있다. 그리고 링 영역(R)에서, 에피택셜층(120) 상에는 필드 산화막(155)이, 상기 필드 산화막(155) 상에는 게이트 러너(157)가 형성될 수 있다.
이어서 설명하면, 상기 에피택셜층(120) 표면 상에 그리고 게이트 전극(153)과 게이트 러너(157)를 덮도록 층간절연막(160)이 형성될 수 있다. 상기 층간절연막(160)은 실리콘 산화막 등으로 이루어질 수 있고 이에 제한이 있는 것은 아니다. 그리고 상기 에피택셜층(120) 상에는 층간절연막(160)을 관통하도록 제1 컨택영역(161) 및 제2 컨택영역(162)이 형성될 수 있다. 상기 제1 컨택영역(161)은, 셀 영역(C)에서 개별 제1 바디 영역(140) 상에 형성되어 소스 컨택으로 기능할 수 있다. 그리고 트랜지션 영역(T)에서의 제2 바디 영역(145) 상에는 제2 컨택영역(162)이 형성될 수 있다. 상기 제1 컨택영역(161)과 제2 컨택영역(162)은 모두 예를 들어 텅스텐(W)과 같은 도전성 금속 물질을 포함할 수 있고 이에 제한이 있는 것은 아니다.
이하에서는 종래의 슈퍼정션 반도체 소자(9)의 문제점과 이를 해결하기 위한 본 발명의 신규 구조에 대하여 상세히 설명하도록 한다.
도 1을 참고하여 종래의 슈퍼정션 반도체 소자(9)를 살펴보면, 셀 영역(C)에서부터 링 영역(R)에 걸쳐, 에피층(910) 내에 필러 영역(920)이 형성된다. 상기 필러 영역(920)은 서로 이격 형성된다. 또한, 셀 영역(C) 내 필러 영역(920)의 상측부에는 제1 바디 영역(930)이 연결된다. 개별 제1 바디 영역(930) 상에 소스 컨택(940)이 형성되어 있으며, 개별 소스 컨택(940)은 소자의 스위칭 동작 시 전류 이동 경로가 될 수 있다. 다만, 트랜지션 영역(T)에는 제2 바디 영역(932) 상에만 컨택 영역(942)이 형성되어 있으며, 상기 제2 바디 영역(932)은 트랜지션 영역(T) 내 다수의 필러 영역들(920)이 서로 공유하도록 형성되어 있으므로 셀 영역(C)의 제1 바디 영역(930) 대비 상대적으로 매우 적은 개수가 형성된다. 이는 컨택 영역(942)이 소스 컨택(940) 대비 적은 개수 형성됨을 의미한다. 또한, 링 영역(R)에는 별도의 컨택 영역이 미형성된다.
따라서, 셀 영역(C)에서의 전류는 개별 소스 컨택들(940)을 통하여 다수의 이동 경로를 확보할 수 있는 것에 반하여, 트랜지션 영역(T)과 링 영역(R)에서의 전류는 제한된 컨택 영역들(942)을 통하여만 이동 경로가 확보됨에 따라 전류가 개별 컨택 영역(942) 하 측에 국부적으로 집중될 수밖에 없다. 이는 소자 파괴 등 불량의 주요인이 된다.
또한, 도 2를 참고하면, 종래의 슈퍼정션 반도체 소자(9)에서는 제2 바디 영역들(932)이 트랜지션 영역(T)의 연장 방향을 따라 서로 이격되어 형성된다. 따라서, 인접한 제2 바디 영역들(932) 간 이격 공간에는 컨택 영역(942)이 형성되지 못하며, 상기 컨택 영역(942)은 결국 트랜지션 영역(T)의 제한된 면적 내에서만 형성될 수밖에 없다. 그러므로 제한된 트랜지션 영역(T)의 면적 내에서 개별 제2 바디 영역(932)과 일대일 되응되도록 형성되는 컨택 영역(942)은 그 개수가 충분하도록 형성되지 못할 수밖에 없다. 이 역시 전류의 원활한 흐름을 제한하는 주 요인 중 하나이다.
이와 같은 문제점을 해결하고자, 도 4를 참고하면, 본 발명의 일 실시예에 따른 슈퍼정션 반도체 소자(1)는 트랜지션 영역(T)과 링 영역(R)의 경계 측의 제2 필러(133) 및 제3 필러(135)를 연결하며, 경우에 따라 상기 경계 측과 인접한 위치의 제2 필러들(133)의 상측부가 서로 연결되도록 하는 연결부(170)를 포함할 수 있다. 상기 연결부(170)는 제2 필러(133)와 마찬가지로 제1 도전형의 불순물 도핑 영역이며, 제2 필러(133)와 제3 필러(135)를, 그리고 특정 제2 필러들(133)을 서로 연결한다. 예를 들어, 상기 연결부(170)는 링 영역(R) 내에서 제1 방향을 따라 서로 이격되는 인접한 제2 필러들(133)의 상측부를 연결하며, 트랜지션 영역(T)과 링 영역(R) 경계 측의 서로 인접한 제2 필러(133)와 제3 필러(135)의 상측부를 서로 연결할 수 있다.
상기 연결부(170)는 제2 필러(들)(133), 그리고 제2 필러(133)와 제3 필러(135)의 최상단부 측을 연결하는 것이 바람직하며, 개별 필러 영역(130) 대비 절반 이하의 깊이로 에피택셜층(120) 내에서 하방 연장 형성되는 것이 더욱 바람직하다. 또한, 연결부(170)는 트랜지션 영역(T)과 인접한 측 링 영역(R)의 제2 필러들(133) 사이에, 그리고 트랜지션 영역(T) 및 링 영역(R)의 경계 측에만 형성되는 것이 바람직하다. 즉, 상기 연결부(170)가 링 영역(R) 말단부까지 모든 제2 필러들(133)을 연결하도록 형성될 필요는 없는 것이다. 이와 같은 연결부(170)에 의하여 특정 필러들(130)의 최상단 측을 서로 연결함으로써 PN 접합영역이 증가하여 전류의 원활한 이동을 가능하도록 할 수 있다. 즉, Reverse Recovery 특성이 개선되는 것이다.
도 5는 본 발명의 일 실시예에 따른 슈퍼정션 반도체 소자의 트랜지션 영역과 링 영역 경계 측의 평면도이다.
또한, 도 5를 참고하면, 트랜지션 영역(T)의 평면 연장 방향을 따라 인접한 제2 바디 영역(145)이 서로 연결되도록 형성되도록 할 수 있다. 즉, 트랜지션 영역(T) 내에서 제2 바디 영역(145)이 그 연장 방향을 따라 한 개로 형성되는 측을 가질 수 있는 것이다. 예를 들어, 제2 바디 영역(145)은 트랜지션 영역(T)과 마찬가지로 띠형의 평면형상을 가질 수 있다. 또는, 제2 바디 영역(145)이 부분적으로 서로 연결되는 측을 가질 수도 있다. 이와 같이 구성할 때, 제2 바디 영역(145) 간 이격 공간이 없으므로, 종래의 소자(9) 대비 제2 컨택영역(162)을 더욱 밀도 있게 촘촘히 형성할 수 있다. 또는, 제2 바디 영역(145)이 서로 연결되어 제2 컨택영역(162)이 형성될 면적이 증가된 것을 고려하여, 제2 컨택영역(162)을 기존 대비 더욱 와이드한 폭을 가지도록 형성함으로써 전류 집중을 분산시킬 수도 있다.
도 6는 본 발명의 다른 실시예에 따른 슈퍼정션 반도체 소자의 트랜지션 영역과 링 영역 경계 측의 평면도이고; 도 7은 본 발명의 또 다른 실시예에 따른 슈퍼정션 반도체 소자의 트랜지션 영역과 링 영역 경계 측의 평면도이다.
그리고, 트랜지션 영역(T) 내에서 제2 바디 영역(145)이 그 연장 방향을 따라 한 개로 형성하되, 제2 컨택영역(162) 역시 트랜지션 영역(T) 내에서 끊김 없이 연속적으로 한 개의 구성으로 형성할 수도 있다. 즉, 제2 컨택영역(162) 역시 트랜지션 영역(T)의 연장방향을 따라 연장되는 띠형의 평면 형상으로 형성될 수도 있는 것이다. 이 때 트랜지션 영역(T) 내에서는 게이트 영역(150)이 미형성된다. 또는 상기 제2 바디 영역(145)과 제2 컨택영역(162)은 트랜지션 영역(T)의 코너 측에서만 끊김 없이 형성될 수도 있다. 예를 들어, 도 6을 참고하면, 상기 제2 컨택영역(162)은 링 Y 영역(R1)과 링 X 영역(R2) 측 트랜지션 영역(T)에서는 인접한 제2 컨택영역(162)과 이격되되, 링 코너 영역(R3)과 인접한 트랜지션 영역(T)에서만 서로 연결되어 한 개 형성될 수 있다. 즉, 제2 컨택영역(162)은 트랜지션 영역(T)의 코너 측에서만 상기 트랜지션 영역(T)의 평면 연장방향을 따라 연장될 수 있는 것이다.
상기 '링 X 영역'이란, 띠형의 링 영역(R) 중 제1 방향 양 말단 측을, '링 Y 영역'이란 제2 방향 양 말단 측을, '링 코너 영역'이란 링 X 영역과 링 Y 영역이 만나는 코너 측을 의미하는 것으로 이해한다.
이와 반대로, 도 7을 참고하면, 제2 컨택영역(162)이 트랜지션 영역(T)의 코너를 제외한 측이 끊김 없이 형성될 수도 있다.
도 8은 본 발명의 또 다른 실시예에 따른 슈퍼정션 반도체 소자의 트랜지션 영역과 링 영역 경계 측의 평면도이다.
또는, 도 8을 참고하면, 제2 바디 영역(145)이 서로 이격 형성되도록 하되 제2 컨택영역(162)이 인접한 링 영역(R)과 트랜지션 영역(T)의 경계까지 연장되거나 경우에 따라 상기 링 영역(R)까지 연장되는 폭으로 형성되어 전류의 원활한 이동을 가능하게 할 수 있다.
도 9 내지 도 20은 본 발명의 일 실시예에 따른 슈퍼정션 반도체 소자 제조방법을 설명하기 위한 단면도이다.
이하에서는 첨부된 도면들을 참고하여 본 발명의 일 실시예에 따른 슈퍼정션 반도체 소자 제조방법에 대하여 상세히 설명하도록 한다.
먼저, 에피택셜층(120) 내에 다수의 필러 영역들(130)을 형성한다. 즉, 셀 영역(C)부터 링 영역(R)에 걸쳐 제1 내지 제3 필러(131,133,135)를 형성한다. 상기 필러 영역(130) 형성단계에 대하여 상세히 설명한다. 도 9를 참고하면, 예를 들어 다수의 제2 도전형 에피층(121)을 적층된 형태로 형성하고, 개별 에피층(121) 상부 소정 영역에 제1 도전형의 임플란트층(123)을 형성한다. 또한, 최상부 임플란트층(123-1)을 포함한 상측부의 임플란트층(들)(123)은 연결부(170)가 형성될 위치와 대응되는 측 역시 제1 도전형의 불순물이 주입된 상태이다.
그리고 나서, 도 10을 참고하면, 열처리를 동반한 확산 공정을 통해 필러 영역(130) 및 연결부(170)를 형성할 수 있다. 상기 필러 영역(130)과 연결부(170)는 전술한 방법과 달리, 에피택셜층(120) 내 트렌치를 형성한 이후 형성할 수도 있고 이에 제한이 있는 것은 아니다.
그 후, 게이트 절연막(151), 게이트 전극(153), 필드 산화막(155) 및 게이트 러너(157)를 형성한다. 예를 들어, 도 11을 참고하면, 에피택셜층(120) 상에 산화막(156)을 형성한다. 그리고 도 12를 참고하면, 마스크 패턴(미도시)을 이용하여 상기 필드 산화막(155)이 형성될 측을 제외한 영역을 식각한다.
그리고 나서, 도 13을 참고하면,에피택셜층(120)과 필드 산화막(155) 상에 절연막(152)을 증착하고, 상기 절연막(152) 상에 폴리실리콘막(154)을 증착한다. 이후, 도 14를 참고하면, 게이트 절연막(151), 게이트 전극(153) 및 게이트 러너(157)가 형성될 측을 제외한 영역을 식각한다. 이에 의하여 게이트 절연막(151), 게이트 전극(153), 필드 산화막(155) 및 게이트 러너(157)가 모두 형성된다.
그리고 나서, 도 15를 참고하면, 제1 바디 영역(140)과 제2 바디 영역(145)을 형성한다. 이에 대하여 상세히 설명하면, 예를 들어 셀 영역(C) 내 게이트 영역(150)과, 트랜지션 영역(T) 내 게이트 영역(150) 및 게이트 러너(157)를 마스크 패턴으로 활용하여 제1 도전형 불순물을 에피택셜층(120) 내 주입하여 제1 바디 영역(140) 및 제2 바디 영역(145)을 형성할 수 있다. 전술한 바와 같이 제2 바디 영역(145)은 트랜지션 영역(T) 내에서 상기 트랜지션 영역(T)의 평면 연장 방향을 따라 한 개로 형성할 수도 있다. 이와 같이 제2 바디 영역(145)을 서로 연결되도록 형성할 시, 게이트 전극(153) 간 이격 거리를 상대적으로 좁게 하여 상기 제2 바디 영역들(145)이 연결 형성되도록 할 수 있다.
그 후, 도 16을 참고하면, 셀 영역(C) 내 제1 바디 영역(140) 내에 소스 영역(141)과 바디 컨택 영역(143)을 형성할 수 있다. 먼저, 제1 바디 영역(140) 내 제2 도전형의 불순물을 이온주입한 이후, 제1 도전형의 불순물을 이온 주입함으로써 소스 영역(141) 및 바디 컨택 영역(143)이 형성되는 것이다.
이후, 도 17을 참고하면, 상기 에피택셜층(120) 상면 상에 층간절연막(160)을 증착한다. 그리고 나서 증착된 층간절연막(160)에 컨택홀(163)을 형성한다. 도 18을 참고하면, 상기 컨택홀(163)은 예를 들어 층간절연막(160) 상에 마스크 패턴(미도시)을 형성한 이후, 개방된 측을 식각하여 형성할 수 있다. 상기 컨택홀(163)은 셀 영역(C) 내에 형성되는 제1 컨택홀(164)과 제2 컨택홀(165)로 구분할 수 있다. 상기 제2 컨택홀(165)은 예를 들어 트랜지션 영역(T) 내에서 상기 트랜지션 영역(T)의 평면 연장 방향을 따라 끊김 없이 연속적으로 한 개의 띠형 홀로 형성될 수도, 또는 수평방향을 따라 서로 이격되도록 형성될 수도 있고 이에 제한이 있는 것은 아니다. 예를 들어, 상기 제2 컨택홀(165)은 트랜지션 영역(T)의 적어도 일 코너 측에서는 상기 코너 형상과 대응되도록 길게 형성될 수 있다. 또는, 상기 제2 컨택홀(165)이 트랜지션 영역(T)과 링 영역(R)의 경계까지, 필요에 따라서는 링 영역(R)까지 연장되는 측을 가지도록 형성될 수도, 와이드한 폭을 가지도록 형성될 수도 있다.
그 후, 도 19를 참고하면, 상기 컨택홀(163) 내에 제1 컨택영역(161) 및 제2 컨택영역(162)을 형성한다. 이에 대하여 설명하면, 상기 층간절연막(160) 상에 금속층(166)을 증착하여 제1 컨택홀(164) 및 제2 컨택홀(165) 내에 금속층(166)을 갭필한다. 이후, 도 20을 참고하면, CMP 공정 등을 통하여 층간절연막(160) 상에 잔류하는 금속층(166)을 제거한다.
이상의 상세한 설명은 본 발명을 예시하는 것이다. 또한, 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내어 설명하는 것이며, 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 즉 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 전술한 실시예는 본 발명의 기술적 사상을 구현하기 위한 최선의 상태를 설명하는 것이며, 본 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다.
1 : 슈퍼정션 반도체 소자
101 : 기판
110 : 드레인 전극
120 : 에피택셜층
121 : 에피층 123 : 임플란트층
123-1 : 최상부 임플란트층
130 : 필러 영역
131 : 제1 필러 133 : 제2 필러 135 : 제3 필러
140 : 제1 바디 영역 141 : 소스 영역
143 : 바디 컨택 영역 145 : 제2 바디 영역
150 : 게이트 영역
151 : 게이트 절연막 152 : 절연막
153 : 게이트 전극 154 : 폴리실리콘막
155 : 필드 산화막 156 : 산화막
157 : 게이트 러너
160 : 층간절연막
161 : 제1 컨택영역 162 : 제2 컨택영역
163 : 컨택홀
164 : 제1 컨택홀 165 : 제2 컨택홀
166 : 금속층
170 : 연결부
9 : 종래의 슈퍼정션 반도체 소자
910 : 에피층 920 : 필러
930 : 제1 바디 영역 932 : 제2 바디 영역
940 : 소스 컨택 942 : 컨택 영역
C : 셀 영역 T : 트랜지션 영역 R : 링 영역
R1 : 링 X 영역 R2 : 링 Y 영역 R3 : 링 코너 영역

Claims (20)

  1. 기판;
    상기 기판 상의 에피택셜층;
    상기 에피택셜층 내, 그리고 셀 영역 내 제1 필러들; 링 영역 내 제2 필러들; 및 트랜지션 영역 내 제3 필러들;을 포함하는 필러 영역;
    개별 제1 필러 상측부와 각각 연결되며, 에피택셜층 내 제1 바디 영역;
    상기 제1 바디 영역 내 소스 영역;
    상기 에피택셜층 상의 게이트 영역;
    상기 에피택셜층 상에서 상기 게이트 영역을 덮는 층간절연막;
    셀 영역에서, 상기 층간절연막을 관통하는 제1 컨택 영역;
    트랜지션 영역에서, 상기 층간절연막을 관통하는 제2 컨택 영역; 및
    인접한 제2 필러 및 인접한 제3 필러의 일측부를 연결하는 연결부;를 포함하는 것을 특징으로 하는 슈퍼정션 반도체 소자.
  2. 제1항에 있어서, 상기 필러 영역과 연결부는
    제1 도전형의 불순물 도핑 영역인 것을 특징으로 하는 슈퍼정션 반도체 소자.
  3. 제1항에 있어서, 상기 제2 필러들 및 제3 필러들은
    에피택셜층 내에서 서로 제1 방향을 따라 이격되며,
    상기 연결부는
    트랜지션 영역과 링 영역의 경계와 인접한 제2 필러와 제3 필러의 상측부를 연결하는 것을 특징으로 하는 슈퍼정션 반도체 소자.
  4. 제3항에 있어서, 상기 연결부는
    트랜지션 영역과 링 영역의 경계와 인접한 제3 필러들의 상측부를 연결하는 것을 특징으로 하는 슈퍼정션 반도체 소자.
  5. 제1항에 있어서, 상기 연결부는
    상기 제2 필러 및 제3 필러의 상하방향 폭 대비 절반 이하의 폭을 가지는 것을 특징으로 하는 슈퍼정션 반도체 소자.
  6. 제1항에 있어서,
    제1 방향을 따라 제2 필러들의 상측부를 연결하는, 에피택셜층 내 제2 바디 영역;을 추가로 포함하는 것을 특징으로 하는 슈퍼정션 반도체 소자.
  7. 제6항에 있어서, 상기 제2 바디 영역은
    적어도 트랜지션 영역의 코너에서, 평면 연장 방향을 따라 끊김 없이 연결되는 측을 가지는 것을 특징으로 하는 슈퍼정션 반도체 소자.
  8. 제6항에 있어서, 상기 제2 컨택 영역은
    적어도 트랜지션 영역의 코너에서, 평면 연장 방향을 따라 끊김 없이 연결되는 측을 가지는 것을 특징으로 하는 슈퍼정션 반도체 소자.
  9. 제6항에 있어서, 상기 제2 바디 영역은
    트랜지션 영역의 평면 연장 방향을 따라 서로 이격되어 다수 형성되고,
    상기 제2 컨택 영역은
    상기 에피택셜층 상에서, 트랜지션 영역과 링 영역의 경계까지 연장되는 폭 크기를 가지는 것을 특징으로 하는 슈퍼정션 반도체 소자.
  10. 기판;
    상기 기판 상의 에피택셜층;
    상기 에피택셜층 내, 그리고 셀 영역 내 제1 필러들; 링 영역 내 제2 필러들; 및 트랜지션 영역 내 제3 필러들;을 포함하는 필러 영역;
    개별 제1 필러 상측부와 연결되며, 에피택셜층 내 제1 바디 영역;
    제1 방향을 따라 제2 필러들의 상측부를 연결하는, 에피택셜층 내 제2 바디 영역;
    상기 에피택셜층 상의 게이트 영역;
    상기 에피택셜층 상에서 상기 게이트 영역을 덮는 층간절연막;
    셀 영역에서, 상기 층간절연막을 관통하는 제1 컨택 영역; 및
    트랜지션 영역에서, 상기 층간절연막을 관통하는 제2 컨택 영역;을 포함하며,
    상기 제2 바디 영역은
    적어도 부분적으로 트랜지션 영역의 평면 연장 방향을 따라 끊김 없이 연결되는 측을 가지는 것을 특징으로 하는 슈퍼정션 반도체 소자.
  11. 제10항에 있어서, 상기 제2 컨택 영역은
    적어도 트랜지션 영역의 코너에서, 평면 연장 방향을 따라 끊김 없이 연결되는 측을 가지는 것을 특징으로 하는 슈퍼정션 반도체 소자.
  12. 제10항에 있어서, 상기 제2 바디 영역은
    트랜지션 영역의 전체 평면 연장 방향을 따라 서로 연결되는 띠형상으로 구성되는 것을 특징으로 하는 슈퍼정션 반도체 소자.
  13. 기판;
    상기 기판 상의 에피택셜층;
    상기 에피택셜층 내, 그리고 셀 영역 내 제1 필러들; 링 영역 내 제2 필러들; 및 트랜지션 영역 내 제3 필러들;을 포함하는 필러 영역;
    개별 제1 필러 상측부와 연결되며, 에피택셜층 내 제1 바디 영역;
    제1 방향을 따라 제2 필러들의 상측부를 연결하는, 에피택셜층 내 제2 바디 영역;
    상기 에피택셜층 상의 게이트 영역;
    상기 에피택셜층 상에서 상기 게이트 영역을 덮는 층간절연막;
    셀 영역에서, 상기 층간절연막을 관통하는 제1 컨택 영역; 및
    트랜지션 영역에서, 상기 층간절연막을 관통하는 제2 컨택 영역;을 포함하며,
    상기 제2 컨택 영역은
    상기 에피택셜층 상에서, 링 영역과 트랜지션 영역의 경계와 인접한 측까지 연장되는 폭 크기를 가지는 것을 특징으로 하는 슈퍼정션 반도체 소자.
  14. 제13항에 있어서, 상기 제2 바디 영역은
    트랜지션 영역의 평면 연장 방향을 따라 서로 이격되어 다수 형성되는 것을 특징으로 하는 슈퍼정션 반도체 소자.
  15. 제13항에 있어서, 상기 제2 컨택 영역은
    적어도 트랜지션 영역의 코너에서, 평면 연장 방향을 따라 끊김 없이 연결되는 측을 가지는 것을 특징으로 하는 슈퍼정션 반도체 소자.
  16. 기판 상에 에피택셜층을 형성하는 단계;
    상기 에피택셜층 내 제1 필러들, 제2 필러들 및 제3 필러들을 포함하는 제1 도전형의 필러 영역을 형성하는 단계;
    링 영역과 트랜지션 영역의 경계와 인접한 측의 제2 필러 및 제3 필러, 또는 상기 경계와 인접한 측의 제3 필러들의 일측부를 서로 연결하는 제1 도전형의 연결부를 형성하는 단계;
    상기 에피택셜층 상에 게이트 영역을 형성하는 단계;
    상기 에피택셜층 상에서 게이트 영역을 덮도록 층간절연막을 형성하는 단계; 및
    상기 층간절연막을 관통하는 형상의 제1 컨택 영역 및 제2 컨택 영역을 형성하는 단계;를 포함하는 것을 특징으로 하는 슈퍼정션 반도체 소자 제조방법.
  17. 제16항에 있어서, 상기 연결부는
    인접한 필러 영역의 상측부를 연결하도록 형성되는 것을 특징으로 하는 슈퍼정션 반도체 소자 제조방법.
  18. 제16항에 있어서, 상기 제2 컨택 영역 형성단계는
    트랜지션 영역에서, 상기 층간절연막에 컨택홀을 형성하는 단계;
    상기 컨택홀 내에 도전성 물질을 채우는 단계; 및
    상기 층간절연막 상의 도전성 물질을 제거하는 단계;를 포함하는 것을 특징으로 하는 슈퍼정션 반도체 소자 제조방법.
  19. 제18항에 있어서, 상기 컨택홀은
    트랜지션 영역의 코너 평면 연장 방향을 따라 끊김 없이 형성되는 것을 특징으로 하는 슈퍼정션 반도체 소자 제조방법.
  20. 제16항에 있어서,
    개별 제1 필러의 상측부 및 상기 에피택셜층 내에 다수의 제1 도전형의 제1 바디 영역을 형성하는 단계; 및
    개별 제2 필러들의 상측부를 연결하도록 상기 에피택셜층 내에 제1 도전형의 제2 바디 영역을 형성하는 단계;를 추가로 포함하고,
    상기 제2 바디 영역은
    링 X 영역 및 링 Y 영역과 대응되는 측 트랜지션 영역의 평면 연장 방향을 따라 끊김 없이 형성되는 것을 특징으로 하는 슈퍼정션 반도체 소자 제조방법.
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* Cited by examiner, † Cited by third party
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