CN101194366A - 半导体器件 - Google Patents

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Abstract

本发明提供一种能缩短导通时间的沟槽结构的半导体器件。该半导体器件(1)包括：在半导体基板上形成的第一外延层；与第一外延层的上面接触而形成且杂质浓度比第一外延层低的第二外延层；设置在第二外延层中且从其上面向下方向形成的多个沟槽；嵌入到沟槽的内侧的栅电极；沿着沟槽的两侧面从第二外延层的上面向下方向设置的源极区域；沿着沟槽的两侧面从源极区域的下面向下方向设置的基极区域；和基极高浓度区域，其与沟槽分离且与源极区域和基极区域邻接，从第二外延层的上面向下方向形成得比基极区域更深，与基极区域为相同导电型，杂质浓度比基极区域更高。

Description

半导体器件
技术领域
本发明涉及半导体器件，尤其涉及沿沟槽的侧面构成MOSFET的半导体器件。
背景技术
沿沟槽的侧面构成MOSFET的半导体器件(以下称为沟槽结构的半导体器件)与沿外延层的上面形成MOSFET(平板(planer)型DMOSFET(双重扩散MOSFET))的半导体器件相比，可降低导通电阻，因此近年需求在不断扩大。
图4中表示现有的沟槽结构的半导体器件。该半导体器件101在N型半导体基板110的上面形成有N-型外延层111。在外延层111中，从其上面开始向下方向形成有多个沟槽(trench)120。并且，沿着沟槽120的两个侧面构成了MOSFET。
即，向沟槽120的内侧嵌入栅电极121，沿着沟槽120的两侧面，向下依次设置有N+型源极区域113、P-型基极区域114。在外延层111中，比基极区域1 14更位于下方的区域成为N-型漏极区域115。还有，与沟槽120分离并与源极区域113和基极区域114邻接地设置有从外延层111的上面向下方向形成的基极高浓度区域116。该基极高浓度区域116与基极区域114为相同导电型，杂质浓度高，形成得比基极区域114更浅。基极高浓度区域116与后述的源极电极125之间取得欧姆接触，还有，减小了基极区域114的电阻成分。
再有，在沟槽120与栅电极121之间，设置有作为薄的硅氧化膜的栅绝缘膜122。该栅绝缘膜122延伸至外延层111的上面。进而，在栅电极121以及栅绝缘膜122上，按照覆盖外延层111的上面的一部分的方式形成有层间绝缘膜123。栅绝缘膜122和层间绝缘膜123在源极区域113的一部分以及基极高浓度区域116的上面通过蚀刻而被去除，该被去除的部分成为接触孔124。按照通过该接触孔124而与源极区域113和基极高浓度区域116电接触的方式，设置有金属层的源电极125。
该半导体器件101在截止状态下如图5所示，在外延层111的漏极区域115中，耗尽层140、141从基极区域114和沟槽120的下面开始延伸形成。从基极区域114延伸的耗尽层140其宽度比较大，从沟槽120的下面延伸的耗尽层141其宽度小。栅电极121与漏极区域115之间的电容即栅极漏极间电容CGD主要由栅绝缘膜122所具有的电容和在沟槽120的下面形成的耗尽层141所具有的电容串联耦合而成。由于耗尽层141所具有的电容的值与其宽度成反比，因此，宽度小的耗尽层141的电容的值大，栅极漏极间电容CGD也变大。相反，宽度大的耗尽层141的电容的值小，栅极漏极间的电容CGD也变小。
但是，本申请发明者在之前向日本专利局提出的特愿2005-115952中提出了一种半导体器件，其为了实现高速开关转换能力而具有可缩短导通时间的平板型DMOSFET。根据该在先申请，通过控制截止状态的耗尽层的方向和宽度，可减小栅极漏极间电容CGD，结果，可缩短导通时间。
本申请发明者着眼于以下方面而提出本发明：若将该在先申请改进后应用到沟槽结构的半导体器件中，通过缩短的导通时间和低导通电阻，可进一步实现高速的开关转换能力。
专利文献1：特开平8-250731号公报
发明内容
本发明鉴于上述事项而实现，目的在于提供一种能缩短导通时间的沟槽结构的半导体器件。
该发明的半导体器件构成为包括：在半导体基板上形成的第一外延层；与第一外延层的上面接触而形成且杂质浓度比第一外延层低的第二外延层；设置在第二外延层中且从其上面向下方向形成的多个沟槽；嵌入到沟槽的内侧的栅电极；沿着沟槽的两侧面从第二外延层的上面向下方向设置的源极区域；沿着沟槽的两侧面从源极区域的下面向下方向设置的基极区域；和基极高浓度区域，其与沟槽分离且与源极区域和基极区域邻接，从第二外延层的上面向下方向形成得比基极区域更深，与基极区域为相同导电型，杂质浓度比基极区域更高。
也可以在栅电极上，按照覆盖第二外延层的上面的一部分的方式形成有层间绝缘膜，与该层间绝缘膜、源极区域的一部分和基极高浓度区域的上面相接触地设置有源电极。
还可以在栅电极上，形成有嵌入至沟槽的内侧的开口边缘附近的嵌入绝缘膜，与嵌入绝缘膜、源极区域和基极高浓度区域的上面相接触地设置有源电极。
根据本发明的半导体器件，在截止状态下，从在沟槽的两侧设置的基极高浓度区域开始延伸的耗尽层位于沟槽下侧的部分会相互连接，结果，栅极漏极间电容CGD减小，可缩短导通时间。
本发明的上述或其他目的、特征以及效果，通过参照附图在下面描述的实施方式的说明可明确。
附图说明
图1是本发明的希望的实施方式涉及的半导体器件的剖视图；
图2是表示本发明的希望的实施方式涉及的半导体器件的截止状态的剖视图；
图3是本发明的另一希望的实施方式涉及的半导体器件的剖视图；
图4是现有的半导体器件的剖视图；
图5是表示现有的半导体器件的截止状态的剖视图。
图中：1、2-半导体器件；10-半导体基板；11-第一外延层；12-第二外延层；13-源极区域；14-基极区域；15-漏极区域；16-基极高浓度区域；20-沟槽；21-栅电极；23-层间绝缘膜；25-源电极；26-嵌入绝缘膜；40-耗尽层。
具体实施方式
下面，参照附图，对用于实施本发明的最佳方式进行说明。
图1是本发明的希望的实施方式涉及的半导体器件的剖视图。该半导体器件1在N型(例如杂质浓度1019/cm3左右)半导体基板10上形成有导电型与其相同且杂质浓度比其低的N-型(例如杂质浓度1016/cm3左右)第一外延层11，并形成有与第一外延层11的上面接触且导电型与其相同、杂质浓度比其低的N--型(例如杂质浓度1015/cm3左右)第二外延层12。即，在背景技术中说明的半导体器件101中外延层是外延层111这一层，但在该半导体器件1中，在相当于外延层111的第一外延层11的上面形成有第二外延层12，为两层结构。
在第二外延层12中，从其上面开始向下方向形成有多个沟槽20。并且，沿着沟槽20的两个侧面构成了MOSFET。即，向沟槽20的内侧嵌入栅电极21，沿着沟槽20的两侧面，从第二外延层12的上面开始向下方向设置有N+型源极区域13，从源极区域13的下面开始向下方向设置有P-型基极区域14。在第二外延层12中，比基极区域14或基极高浓度区域16更位于下方的区域成为N--型漏极区域15。还有，与沟槽20分离并与源极区域13和基极区域14邻接地设置有从第二外延层12的上面向下方向形成的基极高浓度区域16。该基极高浓度区域16与基极区域14为相同导电型，杂质浓度高，形成得比基极区域14更深。基极高浓度区域16与后述的源极电极25之间取得欧姆接触，还有，减小了基极区域14的电阻成分。而且，如后面所述，在半导体器件1的截止状态下，对减小栅极漏极间电容CGD起到重要作用。
因此，在第二外延层12中设置有源极区域13、基极区域14、基极高浓度区域16，剩余区域成为漏极区域15。还有，与第二外延层12的漏极区域15接触并形成在其下的第一外延层11也成为漏极区域的一部分。此外，第二外延层12(漏极区域15)如后面所述，从在沟槽20的两侧设置的基极高浓度区域16到截止状态时延伸的耗尽层40位于沟槽20下侧的部分相互连接，杂质浓度低。
还有，与在背景技术中说明的半导体器件101实质上相同，在沟槽20与栅电极21之间，设置有作为薄的硅氧化膜的栅绝缘膜22。该栅绝缘膜22延伸至第二外延层12的上面。进而，在栅电极21以及栅绝缘膜22上，按照覆盖第二外延层12的上面的一部分的方式形成有层间绝缘膜23。栅绝缘膜22和层间绝缘膜23在源极区域13的一部分以及基极高浓度区域16的上面通过蚀刻而被去除，该被去除的部分成为接触孔24。按照通过该接触孔24而与源极区域13和基极高浓度区域16电接触的方式，设置有金属层的源电极25。因此，源电极25与层间绝缘膜23、源极区域13的一部分和基极高浓度区域16的上面(机械)接触。
省略该半导体器件1的制造方法的详细说明，但制造方法的特征在于，在半导体基板10上通过外延技术形成第一外延层11，进而在其上通过外延技术形成第二外延层12，将基极高浓度区域16通过杂质扩散技术或杂质注入技术而形成得比基极区域14更深。
接着，对半导体器件1的导通状态以及截止状态进行说明。半导体器件1在栅电极21与源电极25之间的电压、即栅极源极间电压VGS为阈值以上时成为导通状态，在栅极源极间电压VGS小于阈值时成为截止状态。在导通状态下，在基极区域14中形成沟道层，从半导体基板10经过第一外延层11、漏极区域15、基极区域14、源极区域13向源电极25流动导通电流。结果，半导体基板10与源电极25之间的电压、即漏极源极间电压VDS通常较低。
另一方面，在截止状态下，漏极源极间电压VDS高(例如20V)，如图2所示产生耗尽层40。这里需要关注的是基极高浓度区域16形成得比源极区域14更深且杂质浓度高，因此，从源极高浓度区域16向深度方向和横向延伸的耗尽层40充满杂质浓度非常低的漏极区域15，并到达第一外延层11的内侧的一部分。即，从设置在沟槽20的两侧的基极高浓度区域16开始延伸的耗尽层40位于沟槽20下侧的部分相互连接。此外，从源极区域14和从沟槽20的下面开始延伸的耗尽层完全包含于从基极高浓度区域16较长地延伸的耗尽层40，并与其一体化。
因此，由于沟槽20下面的耗尽层40的宽度大，因此，其具有的电容的值小。因此，栅极漏极间电容CGD如上所述主要由栅绝缘膜22所具有的电容和在沟槽20的下面形成的耗尽层40所具有的电容串联耦合而成，因此，栅极漏极间电容CGD也减小。结果，可缩短半导体器件1的导通期间，可实现高速的开关转换。
此外，在该情况下，由于从沟槽20的下面开始到第一外延层11的上面为止的距离越大则沟槽下面的耗尽层40的宽度越大，因此，栅极漏极间电容CGD减少。但是，这里需要注意的是，由于第二外延层12的漏极区域15的电阻率高，因此，从沟槽20的下面开始到第一外延层11的上面为止的距离越大，半导体器件1导通状态时的导通电阻越容易增加。因此，需要确定从沟槽20的下面开始到第一外延层11的上面为止的距离，使导通电阻在可容许的范围内。
接着，对本发明的另一希望的实施方式涉及的半导体器件进行说明。图3是该半导体器件2的剖视图。半导体器件2与半导体器件1同样，包括半导体基板10、第一外延层11和第二外延层12，在第二外延层12中，设置有源极区域13、基极区域14、基极高浓度区域16、漏极区域15。在第二外延层12中形成的沟槽20的内侧嵌入有栅电极21。进而，在栅电极21上，为了使栅电极21与源电极25绝缘，到沟槽20的内侧的开口边缘附近嵌入有嵌入绝缘膜26。在嵌入绝缘膜26、源极区域13和基极高浓度区域16的上面，与这些部分相接触地设置有源电极25。
该半导体器件2的嵌入绝缘膜26并未如半导体器件1的层间绝缘膜23那样形成为比第二外延层12的上面更靠上，因此，无需设置用于使源电极25、源极区域13和基极高浓度区域16电接触的接触孔。结果，可实现微细化，可使基极高浓度区域16靠近沟槽20。因此，即使第二外延层12的杂质浓度比半导体器件1高，从设置在沟槽20的两侧的基极高浓度区域16延伸的耗尽层40位于沟槽20下侧的部分也能相互连接。因此，可使第二外延层12的漏极区域15的电阻率比较低，因此，可抑制导通电阻增加。
此外，本发明并不限定于上述实施方式，在技术方案所记载的事项范围内可进行任意设计变更。例如，在实施方式中，沟槽的侧面的MOSFET是N型，但当然可以通过将各个区域的导电型全部设为相反导电型从而成为P型。
对本发明的实施方式进行了详细说明，但这些只是为了使本发明的技术内容明确而采用的具体例，本发明并非限定于这些具体例进行解释，而本发明的精神和范围仅由权利要求限定。
该申请与2005年6月14日向日本专利局提出的特愿2005-173243号对应，该申请的所有公开内容通过在此引用而组合到本申请中。

Claims (3)

1.一种半导体器件，其构成为包括：
在半导体基板上形成的第一外延层；
与第一外延层的上面接触形成且杂质浓度比第一外延层低的第二外延层；
设置在第二外延层中且从其上面向下方向形成的多个沟槽；
嵌入到沟槽的内侧的栅电极；
沿着沟槽的两侧面，从第二外延层的上面向下方向设置的源极区域；
沿着沟槽的两侧面，从源极区域的下面向下方向设置的基极区域；和
基极高浓度区域，其与沟槽分离且与源极区域和基极区域邻接，从第二外延层的上面向下方向形成得比基极区域更深，导电型与基极区域相同，杂质浓度比基极区域更高。
2.根据权利要求1所述的半导体器件，其特征在于，
在栅电极上，按照覆盖第二外延层的上面的一部分的方式形成有层间绝缘膜，
与该层间绝缘膜、源极区域的一部分和基极高浓度区域的上面相接触地设置有源电极。
3.根据权利要求1所述的半导体器件，其特征在于，
在栅电极上，形成有嵌入至沟槽的内侧的开口边缘附近的嵌入绝缘膜，
与嵌入绝缘膜、源极区域和基极高浓度区域的上面相接触地设置有源电极。
CNA200680020893XA 2005-06-14 2006-06-07 半导体器件 Pending CN101194366A (zh)

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