JP2010219341A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】高耐圧および低損失な超接合半導体基板を用いた半導体装置を提供すること。製造工程の増大や製造効率の低下を抑えつつ超接合半導体基板を用いて半導体装置を製造すること。
【解決手段】半導体装置１００は、ｎ⁺基板１の表面側に形成されたｐ型ベース領域９、ｎ型ドリフト領域２ａを備える活性領域１８、ソース電極１５、ｎ型ストッパー領域１９、非活性領域１７、ドレイン電極１６を備える。非活性領域１７では、ｎ型ドリフト領域２ｂとｐ型仕切領域３ｂとが交互に配置されており、ｎ型ドリフト領域２ｂとｐ型仕切領域３ｂは、第１の界面３２に沿って延びるとともに、ｎ型ストッパー領域１９側で曲がって第２の界面３１に沿って延びている。
【選択図】図１

Description

この発明は、大電力用の縦型半導体装置およびその製造方法に関するものであり、特に、半導体基板の一部に超接合層を有する大電力用の縦型半導体装置およびその製造方法に関する。

従来、パワーエレクトロニクス分野における電源機器の小型化や高性能化のため、電力用半導体装置では、高耐圧化や大電流化とともに、低損失化、高破壊耐量化、高速化が求められている。このために、半導体装置の基板構造としては、超接合型基板が提案されており、表面構造としては、縦型ＭＯＳパワーデバイス構造が提案されている。

超接合型基板とは、第１導電型の半導体基板と、第２導電型の半導体層と、の間に、第１導電型と第２導電型の半導体領域が交互に繰り返し接合された超接合層を有したものである（たとえば、下記特許文献１、下記特許文献２参照。）。この超接合型基板は、超接合層を形成することによって、第１導電型と第２導電型の半導体領域の濃度がそれぞれ高い場合でも、オフ時に超接合層全体に空間電荷領域を広げることができる。したがって、特に高耐圧の半導体装置において、単一の導電型を有する半導体基板を用いるよりも、オン抵抗を小さくすることができる。

なお、本明細書において、ｎまたはｐを冠した半導体は、それぞれ電子、正孔が多数キャリアであることを意味する。また、ｎ⁺やｎ^-などのように、ｎやｐに付す「＋」または「−」は、それぞれそれらが付されていない半導体の不純物濃度よりも比較的高濃度または比較的低濃度であることを表す。

このような縦型ＭＯＳデバイスの一例について説明する。図２３は、第１従来例の超接合型ＭＯＳデバイスの構成について示す断面図である。図２３に示すように、ｎ⁺ドレイン領域である抵抗率の低いｎ⁺基板１の第１主面に、半導体装置がオン状態のときに電流が流れる活性領域１８、活性領域１８を囲む非活性領域１７、および非活性領域１７を囲むｎ型ストッパー領域１９が設けられている。活性領域１８および非活性領域１７には、ストライプ状のｎ型ドリフト領域２およびストライプ状のｐ型仕切領域３からなる超接合層が設けられている。ｎ型ドリフト領域２とｐ型仕切領域３とのｐｎ接合面は、ｎ⁺基板１の第１主面に垂直である。ｎ型ドリフト領域２の不純物濃度とｐ型仕切領域３の不純物濃度は等しい。

非活性領域１７において、活性領域１８との境界近傍および基板の分断部近傍を除く、超接合型基板の第１主面には、膜厚が一定のフィールドプレート絶縁膜１２が形成されている。フィールドプレート絶縁膜１２は、ソース電極１５と接している。ｎ型ストッパー領域１９の表面層には、ｎ⁺ストッパー領域５が設けられている。ｎ⁺ストッパー領域５の表面には、ストッパー電極６が形成されている。このストッパー電極６は、フィールドプレート絶縁膜１２の表面の一部にまで伸びている。ドレイン電極１６は、超接合型基板の第２主面、すなわちｎ⁺基板１の第２主面の表面に形成されている。

フィールドプレート絶縁膜１２の表面の一部には、フィールドプレート電極１４が形成されている。このフィールドプレート電極１４は、非活性領域１７から活性領域１８にかけて形成され、ソース電極１５の端部をフィールドプレート絶縁膜１２上にまで伸ばして形成している。

図２４は、図２３に示す超接合型ＭＯＳデバイスに電圧が印加されたときの等電位線分布を示す断面図である。半導体基板に耐圧電圧がかかったとき、図２４に示すように、フィールドプレート電極１４の端部直下の半導体基板の表面（図２４の領域Ａ）で電界が集中する。これにより、非活性領域１７における半導体基板の耐圧が、活性領域１８における半導体基板の耐圧よりも低下してしまう。つまり、非活性領域１７の耐圧が全体の耐圧を決める要因となってしまうため、半導体基板全体の耐圧は低くなってしまう。

このような問題を解決する方法として、次のような方法が提案されている。図２５は、第２従来例の超接合型ＭＯＳデバイスの構成について示す平面図である。第２従来例の超接合型ＭＯＳデバイスでは、図２５に示すように、第１従来例の超接合型ＭＯＳデバイスの構成において、非活性領域１７の超接合構造に代えて、ｐ型仕切領域３より不純物濃度が低いｐ^-エピタキシャル層５１を設けている（たとえば、下記特許文献３参照。）。

図２６は、図２５に示す超接合型ＭＯＳデバイスに電圧が印加されたときの等電位線分布を示す断面図である。図２６に示すように、第２従来例の超接合型ＭＯＳデバイスにおいては、ｎ型ストッパー領域１９からｐ^-エピタキシャル層５１、およびｎ⁺基板１からｐ^-エピタキシャル層５１に向かって空乏層が広がるリサーフ構造となる。このため、半導体基板表面（図２６の領域Ａ‘）での電界が緩和され、非活性領域１７における耐圧を第１従来例の超接合型ＭＯＳデバイスと比較して向上させることができる。

ここで、第２従来例の超接合型ＭＯＳデバイスの製造工程について説明する。第２従来例の超接合型ＭＯＳデバイスの超接合層は、たとえば多段エピタキシャル方式やトレンチ埋め込み方式を用いて形成することができる。

まず、多段エピタキシャル方式で第２従来例の超接合型ＭＯＳデバイスの超接合層を形成する場合の工程について説明する。図２７〜図３２は、多段エピタキシャル方式による第２従来例の超接合型ＭＯＳデバイスの超接合層形成工程を説明する説明図である。まず、図２７に示すように、ｎ⁺基板１の第１主面に不純物濃度が７×１０¹³〜２．５×１０¹⁴／ｃｍ³の薄いｐ^-エピタキシャル層５１ａを堆積する。つぎに、マスク５２ａを用いてｐ^-エピタキシャル層５１ａの一部にｎ型不純物（たとえば、リン（Ｐ））をイオン注入する。つづいて、図２８に示すようにマスク５２ａを除去し、別のマスク５２ｂを用いてｐ^-エピタキシャル層５１ａの一部にｐ型不純物（たとえば、ホウ素（Ｂ））をイオン注入する。

図２９に示すように、マスク５２ｂを除去した後、ｐ^-エピタキシャル層５１ａの表面にｐ^-エピタキシャル層５１ｂをさらに堆積する。そして、マスク５２ｃを用いてｐ^-エピタキシャル層５１ｂの一部（図２７でｎ型不純物イオンを注入した箇所の上）にｎ型不純物（Ｐ）をイオン注入する。つづいて、図３０に示すように、マスク５２ｃを除去し、別のマスク５２ｄを用いてｐ^-エピタキシャル層５１ｂの一部（図２８でｐ型不純物イオンを注入した箇所の上）にｐ型不純物（Ｂ）をイオン注入する。

以上のような手順を繰り返して、図３１に示すような所定の厚さを有する基板を形成する。そして、この基板に熱拡散を施し、図３２に示すような超接合層を形成する。この後、通常のプレーナ型ＭＯＳＦＥＴの製造工程に従って表面素子等を形成すれば、図２５に示す第２従来例の超接合型ＭＯＳデバイスを得ることができる。

なお、図２５および図２６では、ｎ型ドリフト領域２とｐ型仕切領域３との接合面が平面状になっているが、上述した多段エピタキシャル方式で超接合構造を形成すると、図３２に示すようにｎ型ドリフト領域２とｐ型仕切領域３との接合面は多少波面状になる。

つぎに、トレンチ埋め込み方式で超接合構造を形成する場合の工程について説明する。まず、ｎ⁺基板の第１主面にｎ型エピタキシャル層を形成し、その表面に酸化膜でマスクを形成する。つづいて、マスクをパターニングし、トレンチエッチングをおこなって活性領域１８に幅の狭いトレンチを形成し、このトレンチにｐ型仕切領域３を埋め込む。エッチングによってマスクを除去した後、表面を平坦化させて新たにマスクを形成する。このマスクをパターニングして非活性領域１７に幅の広いトレンチを形成し、このトレンチにｐ^-エピタキシャル層５１を埋め込む。エッチングによってマスクを除去した後、表面を平坦化させる。この後、通常のプレーナ型ＭＯＳＦＥＴの製造工程に従って表面素子等を形成すれば、図２５に示す第２従来例の超接合型ＭＯＳデバイスを得ることができる。トレンチ埋め込み方式で超接合構造を形成した場合には、ｎ型ドリフト領域２とｐ型仕切領域３との接合面は平面状になる。

また、第１従来例の超接合型ＭＯＳデバイスの構成において、非活性領域１７のｎ型ドリフト領域２の不純物濃度を、活性領域１８のｎ型ドリフト領域２の不純物濃度よりも低くし、非活性領域１７のｐ型仕切領域３の不純物濃度も同様に、活性領域１８のｐ型仕切領域３の不純物濃度よりも低くした構造の超接合型ＭＯＳデバイスが提案されている（たとえば、下記特許文献４参照。）。

特許文献４の技術により、非活性領域１７では、活性領域１８の最外周近傍に限らず、活性領域１８の最外周から幅方向および奥行き方向に向かって、さらに半導体基板の第１主面から第２主面方向に向かって空乏層が広がる。そのため、電界を緩和するためのガードリングやフィールドプレート電極１４を設けなくても、非活性領域１７における半導体基板の耐圧を、活性領域１８における半導体基板の耐圧よりも高くすることができる。

また、超接合構造をたとえば同心円状等の環状構造にして、各ｎ領域、あるいはｐ領域の端面をなくして、超接合構造と周辺構造部との間の境界部分での電界集中を回避する技術が提案されている（たとえば、下記特許文献５参照）。

また、超接合構造をセル部にのみ形成することによって低オン抵抗を実現するとともに、終端部には低不純物濃度のｎ^-層を形成することによってセル部よりも高い耐圧を得て、高アバランシェ耐量を実現する技術が提案されている（たとえば、下記特許文献６参照）。

特開平９−２６６３１１号公報 特開２００４−１１９６１１号公報 特開２００７−３３５６５８号公報 特開２００１−２９８１９０号公報 特開２００３−１２４４６５号公報 特開２００８−１８２０５４号公報

しかしながら、上述した特許文献３に示された第２従来例の超接合型ＭＯＳデバイスを多段エピタキシャル方式で形成する場合、ｐ^-エピタキシャル層にｎ型不純物を注入し熱拡散させることによって活性領域１８のｎ型ドリフト領域２を形成する。このとき、注入したｎ型不純物の一部が、ｐ^-エピタキシャル層中のｐ型不純物との間で相殺されるため、ｎ型エピタキシャル層またはノンドープ型（真性型）エピタキシャル層にｎ型不純物を注入して熱拡散させる場合と比較して、キャリアの移動度が低くなる。その結果、単位面積あたりのオン抵抗が上がり、オン抵抗と耐圧とのトレードオフが悪化してしまうという問題点がある。

このような問題を回避するため、ｐ^-エピタキシャル層に代えてｎ型エピタキシャル層を用いることもできる。しかし、非活性領域１７のｐ^-層の不純物濃度を活性領域１８のｐ型仕切領域３の不純物濃度よりも低くする必要がある。このため、ｐ^-層およびｐ型仕切領域３を形成する際に、別々のマスクを用いてイオン注入しなければならず、製造工程が増えてしまうという問題点がある。また、ｎ型エピタキシャル層を用いた場合、非活性領域１７では、ｎ型エピタキシャル層にｐ型不純物を注入して熱拡散させることによってｐ^-層を形成するため、ｐ^-層の深さ方向の不純物濃度が不均一となり、非活性領域１７の耐圧が低下してしまうという問題点がある。また、ｐ^-エピタキシャル層に代えてノンドープ型エピタキシャル層を用いるとすると、空乏層がｎ型ストッパー領域１９に広がりすぎてデバイスの耐圧が低下してしまうという問題点がある。

また、トレンチ埋め込み方式で第２従来例の超接合型ＭＯＳデバイスを形成する場合、幅の広いトレンチにｐ^-エピタキシャル層５１を埋め込む際にボイドや欠陥を生じさせないためには、エピタキシャル膜の成長速度をたとえば０．３μｍ／ｍｉｎ程度に遅くする必要がある。ｐ^-エピタキシャル層５１の厚さをたとえば４５μｍとする場合、上記の成長速度では埋め込み時間がおよそ２.５時間となる。このように、トレンチ埋め込み方式で第２従来例の超接合型ＭＯＳデバイスを形成すると、製造効率が低いという問題点がある。

この発明は、上述した従来技術による問題点を解消するため、高耐圧で低損失な半導体装置を提供することを目的とする。また、この発明は、製造工程の増大や製造効率の低下を抑えつつ超接合半導体基板を用いて半導体装置を製造することができる半導体装置の製造方法を提供することを目的とする。

上記目的を達成するため、本発明にかかる半導体装置は、半導体基板の表面側に選択的に形成された第２導電型ベース領域、半導体基板の裏面側の半導体基板層、および半導体基板層と第２導電型ベース領域との間のドリフト層を備えた活性領域と、第２導電型ベース領域に電気的に接続される第１主電極と、半導体基板の分断面に沿って形成される第１導電型ストッパー領域と、活性領域を囲み、かつ活性領域から第１導電型ストッパー領域までの間にかけて形成される非活性領域と、半導体基板の裏面側に電気的に接続される第２主電極と、を備えている。非活性領域は、第１導電型第１半導体領域と第２導電型第２半導体領域とが交互に配置されており、第１導電型第１半導体領域と第２導電型第２半導体領域とのｐｎ接合は、半導体基板層と非活性領域との第１の界面に沿って延びるとともに、第１導電型ストッパー領域側で曲がって第１導電型ストッパー領域と非活性領域との第２の界面に沿って延びるＬ字型である。

非活性領域において、第１の界面および第２の界面には第１導電型第１半導体領域が接していてもよいし、第２導電型第２半導体領域が接していてもよい。また、第１の界面と第２の界面とのなす角度は４５°以上１３５°以下としてもよい。また、ドリフト層は、第１導電型第３半導体領域と第２導電型第４半導体領域とが交互に配置され、第１導電型第３半導体領域と第２導電型第４半導体領域とのｐｎ接合が第２の界面と平行であるとよい。また、非活性領域において、第１導電型第１半導体領域と第２導電型第２半導体領域とのｐｎ接合は、活性領域側で曲がって活性領域と非活性領域との第３の界面に沿って延びていてもよい。

また、第１の界面および第２の界面に近い側からｋ番目（ｋ＝１，２，・・）の第１導電型第１半導体領域の厚さの最大値および最小値をそれぞれＷ_nmax,k［μｍ］およびＷ_nmin,k［μｍ］とし、第１導電型第１半導体領域の不純物濃度の平均値をＮ_nave,k［１／ｃｍ³］とし、第１の界面および第２の界面に近い側からｋ番目の第２導電型第２半導体領域の厚さの最大値および最小値をそれぞれＷ_pmax,k［μｍ］およびＷ_pmin,k［μｍ］とし、第２導電型第２半導体領域の不純物濃度の平均値をＮ_pave,k［１／ｃｍ³］とし、真空中の誘電率をε₀［Ｆ／ｃｍ］とし、シリコンの非誘電率をε_siとし、臨界電界強度をＥ_cr［Ｖ／ｃｍ］とし、電気素量をｑ［ｃ］とすると、

としてもよい。

また、本発明にかかる半導体装置の製造方法は、上述した半導体装置を製造する場合において、半導体層を堆積する第１の工程と、半導体層に不純物イオンを選択的に注入する第２の工程と、を全て開口部が異なるマスクを用いて交互に複数回おこなって第１導電型第１半導体領域および第２導電型第２半導体領域を形成する。

この第１の工程では、半導体層として第１導電型半導体層を堆積し、第２の工程では、第１導電型半導体層に第１導電型の不純物イオンおよび第２導電型の不純物イオンを選択的に注入してもよい。また、第１の工程では、半導体層として真性半導体層を堆積し、第２の工程では、真性半導体層に第１導電型の不純物イオンおよび第２導電型の不純物イオンを選択的に注入してもよい。さらに、第１の工程では、半導体層として第１導電型半導体層を堆積し、第２の工程では、第１導電型半導体層に第２導電型の不純物イオンを選択的に注入してもよい。

本発明にかかる半導体装置によれば、高耐圧で低損失な半導体装置が得られるという効果を奏する。また、本発明にかかる半導体装置の製造方法によれば、製造効率の低下を抑えつつ超接合半導体基板を用いて高耐圧で低損失な半導体装置を製造することができるという効果を奏する。

実施の形態１にかかる半導体装置の構造を示す断面図である。 実施の形態１にかかる半導体装置に電圧が印加されたときの等電位線分布を示す断面図である。 非活性領域のｎ型ドリフト領域およびｐ型仕切領域の厚さ（最大値および最小値）と不純物濃度との関係を示すグラフである。 非活性領域のｐ型仕切領域の平均不純物濃度と終端構造部の耐圧との関係を示すグラフである。 実施の形態１にかかる半導体装置の製造工程を示す説明図である。 実施の形態１にかかる半導体装置の製造工程を示す説明図である。 実施の形態１にかかる半導体装置の製造工程を示す説明図である。 実施の形態１にかかる半導体装置の製造工程を示す説明図である。 実施の形態１にかかる半導体装置の製造工程を示す説明図である。 実施の形態１にかかる半導体装置の製造工程を示す説明図である。 実施の形態１にかかる半導体装置の製造工程を示す説明図である。 実施の形態１にかかる半導体装置の製造工程を示す説明図である。 実施の形態１にかかる半導体装置の製造工程を示す説明図である。 実施の形態１にかかる半導体装置の他の構成を示す断面図である。 実施の形態１にかかる半導体装置の他の構成を示す断面図である。 実施の形態１にかかる半導体装置の他の構成を示す断面図である。 実施の形態２にかかる半導体装置の構造を示す断面図である。 実施の形態２にかかる半導体装置に電圧が印加されたときの等電位線分布を示す断面図である。 実施の形態２にかかる半導体装置におけるｐ型仕切領域の平均不純物濃度と終端構造部の耐圧との関係を示すグラフである。 実施の形態２にかかる半導体装置の他の構成を示す断面図である。 実施の形態２にかかる半導体装置の他の構成を示す断面図である。 実施の形態２にかかる半導体装置の他の構成を示す断面図である。 第１従来例の超接合型ＭＯＳデバイスの構成について示す断面図である。 図２３に示す超接合型ＭＯＳデバイスに電圧が印加されたときの等電位線分布を示す断面図である。 第２従来例の超接合型ＭＯＳデバイスの構成について示す平面図である。 図２５に示す超接合型ＭＯＳデバイスに電圧が印加されたときの等電位線分布を示す断面図である。 多段エピタキシャル方式による第２従来例の超接合型ＭＯＳデバイスの超接合層形成工程を説明する説明図である。 多段エピタキシャル方式による第２従来例の超接合型ＭＯＳデバイスの超接合層形成工程を説明する説明図である。 多段エピタキシャル方式による第２従来例の超接合型ＭＯＳデバイスの超接合層形成工程を説明する説明図である。 多段エピタキシャル方式による第２従来例の超接合型ＭＯＳデバイスの超接合層形成工程を説明する説明図である。 多段エピタキシャル方式による第２従来例の超接合型ＭＯＳデバイスの超接合層形成工程を説明する説明図である。 多段エピタキシャル方式による第２従来例の超接合型ＭＯＳデバイスの超接合層形成工程を説明する説明図である。

以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。なお、以下、実施の形態の説明およびすべての添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

（実施の形態１）
図１は、実施の形態１にかかる半導体装置の構造を示す断面図である。実施の形態１にかかる半導体装置１００は、ｎ⁺ドレイン領域である抵抗率の低いｎ⁺基板１の第１主面の表面に、活性領域１８においてはｎ型ドリフト領域（第１導電型第１半導体領域）２ａおよびｐ型仕切領域（第２導電型第２半導体領域）３ａからなる第１の超接合層と、非活性領域１７においてはｎ型ドリフト領域（第１導電型第３半導体領域）２ｂおよびｐ型仕切領域（第２導電型第４半導体領域）３ｂからなる第２の超接合層が設けられている。また、第２の超接合層の終端部にはｎ型ストッパー領域１９が設けられている。

活性領域１８は、半導体装置がオン状態のときに電流が流れる領域である。非活性領域１７は、活性領域１８を囲んでいる。活性領域１８において、ｎ型ドリフト領域２ａとｐ型仕切領域３ａとのｐｎ接合面は、ｎ⁺基板１の第１主面に垂直である。一方、非活性領域１７において、ｎ型ドリフト領域２ｂとｐ型仕切領域３ｂとのｐｎ接合面は、ｎ型ストッパー領域１９側においてはｎ⁺基板１の第１主面に垂直であるが、活性領域１８側においてはｎ⁺基板１の第１主面に平行となるよう屈曲している。

より詳細には、ｎ型ストッパー領域１９と非活性領域１７との界面を第２の界面３１、ｎ⁺基板１と非活性領域１７との界面を第１の界面３２、非活性領域１７と活性領域１８との界面を第３の界面３３とすると、非活性領域１７において、ｎ型ドリフト領域２ｂとｐ型仕切領域３ｂとのｐｎ接合面は、ｎ型ストッパー領域１９側においては第２の界面３１と平行になり、活性領域１８側においては第１の界面３２と平行になるように屈曲している。このため、活性領域１８の超接合層のピラー方向と非活性領域１７の超接合層のピラー方向は第３の界面３３において概ね直角となる。

なお、半導体装置１００の他の構成は一般的なプレーナ型のＭＯＳ構造と同様である。具体的には、活性領域１８のｐ型仕切領域３ａの表面層には、ｐ型ベース領域９、ｎ⁺ソース領域１１、ｐ⁺コンタクト領域１０が設けられており、その表面にはゲート絶縁膜１３、ゲート電極４、ソース電極１５が設けられている。また、ｎ⁺基板１の第２主面の表面にはドレイン電極１６が形成されている。

非活性領域１７と活性領域１８との境界近傍のｐ型仕切領域３ｂの表面層には、ｐ型半導体領域７およびｐ⁺高濃度半導体領域８が設けられている。ｐ⁺高濃度半導体領域８は、ソース電極１５と接している。また、非活性領域１７には、活性領域１８との境界近傍および基板の分断部近傍を除いてフィールドプレート絶縁膜１２が形成されている。フィールドプレート絶縁膜１２の表面の一部はフィールドプレート電極１４により覆われている。ｎ型ストッパー領域１９の表面層にはｎ⁺ストッパー領域５が設けられている。ｎ⁺ストッパー領域５の表面の一部はストッパー電極６により覆われている。

図２は、実施の形態１にかかる半導体装置に電圧が印加されたときの等電位線分布を示す断面図である。図２の領域Ｂに示すように、半導体装置１００においては、フィールドプレート電極１４の端部直下での電界が緩和される。また、空乏層がｎ型ストッパー領域１９側およびｎ⁺基板１側から広がり、非活性領域１７において等電位線はｎ型ドリフト領域２ｂおよびｐ型仕切領域３ｂに沿って曲がる。このため、ｎ型ストッパー領域１９側の電界が緩和され、非活性領域１７の耐圧を向上させることができる。

（第２の界面３１と第１の界面３２とのなす角度θ₁）
つぎに、半導体装置１００各部の設計条件について説明する。第２の界面３１と第１の界面３２とのなす角度をθ₁とすると、４５°≦θ₁≦１３５°とすることが望ましい。その理由は、空乏層が第２の界面３１および第１の界面３２から非活性領域１７に向かって広がるので、θ₁を４５°より小さくすると図２に示す領域Ｂで電界が集中しやすくなるためである。また、θ₁を１３５°より大きくするとエッジ長さが長くなりすぎてしまうためである。なお、図１および図２には、θ₁＝９０°の場合が図示されている。

（ｎ型ドリフト領域２ｂとｐ型仕切領域３ｂの厚さおよび不純物濃度）
非活性領域１７において、ｎ型ドリフト領域２ｂの直線部分における厚さＷ_n（図１参照）とｐ型仕切領域３ｂの直線部分における厚さＷ_p（図１参照）は、下記式（１）および（２）を満たすことが望ましい。ここで、第２の界面３１および第１の界面３２に近い順にｋ番目（ｋ＝１，２，３・・・）のｎ型ドリフト領域２ｂの厚さの最大値をＷ_nmax,k［μｍ］とし、厚さの最小値をＷ_nmin,k［μｍ］とし、平均不純物濃度をＮ_nave,k［１／ｃｍ³］とする。同様に、ｐ型仕切領域３ｂの厚さの最大値をＷ_pmax,k［μｍ］とし、厚さの最小値をＷ_pmin,k［μｍ］とし、平均不純物濃度をＮ_pave,k［１／ｃｍ³］とする。また、真空中の誘電率をε₀［Ｆ／ｃｍ］とし、シリコンの非誘電率をε_siとし、臨界電界強度をＥ_cr［Ｖ／ｃｍ］とし、電気素量をｑ［ｃ］とする。

上記式（１）においてＷ_pmax,kが右辺より大きい場合、または上記式（２）においてＷ_nmax,kが右辺より大きい場合、空乏層の最大幅を超えるため無効領域が大きくなってしまう。また、上記式（１）においてＷ_pmin,kが左辺より小さい場合、または上記式（２）においてＷ_nmin,kが左辺より小さい場合、パンチスルーが発生して耐圧が低下してしまう。

図３は、非活性領域のｎ型ドリフト領域およびｐ型仕切領域の厚さ（最大値および最小値）と不純物濃度との関係を示すグラフである。多段エピタキシャル方式において１回に堆積するｎ^-エピタキシャル層の膜厚を７μｍとする場合、無効領域をなくし、かつ非活性領域１７の耐圧を高くするには、ｎ型ドリフト領域２ｂおよびｐ型仕切領域３ｂの平均不純物濃度を２×１０¹⁵〜６×１０¹⁵／ｃｍ³程度にすればよい。

また、図４は、非活性領域のｐ型仕切領域の平均不純物濃度と終端構造部の耐圧との関係を示すグラフである。図４は、ｐ型仕切領域３ｂの平均不純物濃度を１×１０¹⁴〜１×１０¹⁶とした時に、ｎ型ドリフト領域２ｂの平均不純物濃度を１×１０¹⁴〜１×１０¹⁶とした時の耐圧を示す。図４に示すように、ｐ型仕切領域３ｂの平均不純物濃度が３×１０¹⁵／ｃｍ³程度で終端構造部の耐圧が最大となる。終端構造部の耐圧を７００Ｖ程度以上にするためには、ｎ型ドリフト領域２ｂの平均不純物濃度を２×１０¹⁵〜４×１０¹⁵／ｃｍ³とすればよい。なお、エッジ長さは６０μｍ程度まで縮めることができる。

（半導体装置の製造方法）
つぎに、半導体装置１００の製造方法について説明する。図５〜図１３は、実施の形態１にかかる半導体装置の製造工程を示す説明図である。まず、図５に示すように、ｎ⁺基板１の表面にｎ^-エピタキシャル層４１ａを堆積する。つぎに、ｎ^-エピタキシャル層４１ａの表面に、ｎ型ストッパー領域を形成するための開口部４３ａと、活性領域１８のｎ型ドリフト領域を形成するための開口部４３ｂを有するマスク４２ａを形成する。このマスク４２ａを用いてｎ^-エピタキシャル層４１ａの一部にｎ型不純物（たとえば、リン（Ｐ））をイオン注入する。

つづいて、図６に示すようにマスク４２ａを除去し、ｎ^-エピタキシャル層４１ａの表面に、活性領域１８のｐ型仕切領域を形成するための開口部４３ｃと、非活性領域１７の、ｎ⁺基板１の側から１番目のｐ型仕切領域のうち、ｎ⁺基板１と平行な面の部分を形成するための開口部４３ｄを有する別のマスク４２ｂを形成する。非活性領域１７における開口部４３ｄの幅をＷ_B1とする。このマスク４２ｂを用いてｎ^-エピタキシャル層４１ａの一部にｐ型不純物（たとえば、ホウ素（Ｂ））をイオン注入する。

図７に示すように、マスク４２ｂを除去した後、ｎ^-エピタキシャル層４１ａの表面に２層目のｎ^-エピタキシャル層４１ｂをさらに堆積する。そして、別のマスク４２ｃを用いて２層目のｎ^-エピタキシャル層４１ｂの一部にｎ型不純物（Ｐ）をイオン注入する。このとき、マスク４２ｃには、図５に示した開口部４３ａと同じ位置にｎ型ストッパー領域を形成するための開口部４３ｅを設け、図５に示した開口部４３ｂと同じ位置に活性領域１８のｎ型ドリフト領域を形成するための開口部４３ｆを設け、垂直方向に同じ種類のイオンが注入されるようにする。また、マスク４２ｃは、非活性領域１７の、ｎ⁺基板１の側から１番目のｎ型ドリフト領域のうち、ｎ⁺基板１と平行な面の部分を形成するための開口部４３ｇを有する。この開口部４３ｇの幅をＷ_P1とする。

つづいて、図８に示すように、マスク４２ｃを除去し、別のマスク４２ｄを用いて２層目のｎ^-エピタキシャル層４１ｂの一部にｐ型不純物（Ｂ）をイオン注入する。このとき、マスク４２ｄには、図６に示した開口部４３ｃと同じ位置に活性領域１８のｐ型仕切領域を形成するための開口部４３ｈを設ける。また、マスク４２ｄは、非活性領域１７の、ｎ型ストッパー領域の側から１番目のｐ型仕切領域のうち、ｎ⁺基板１と垂直な面の部分を形成するための開口部４３ｉを有する。

さらに、図９に示すように、マスク４２ｄを除去した後、ｎ^-エピタキシャル層４１ｂの表面に３層目のｎ^-エピタキシャル層４１ｃを堆積する。そして、別のマスク４２ｅを用いて３層目のｎ^-エピタキシャル層４１ｃの一部にｎ型不純物（Ｐ）をイオン注入する。マスク４２ｅには、ｎ型ストッパー領域を形成するための開口部４３ｊ、活性領域１８のｎ型ドリフト領域を形成するための開口部４３ｋ、および非活性領域１７の、ｎ型ストッパー領域の側から１番目のｎ型ドリフト領域のうち、ｎ⁺基板１と垂直な面の部分を形成するための開口部４３ｌを設ける。

つづいて、図１０に示すように、マスク４２ｅを除去し、別のマスク４２ｆを用いて３層目のｎ^-エピタキシャル層４１ｃの一部にｐ型不純物（Ｂ）をイオン注入する。マスク４２ｆには、活性領域１８のｐ型仕切領域を形成するための開口部４３ｍ、非活性領域１７の、ｎ型ストッパー領域の側から１番目のｐ型仕切領域のうち、ｎ⁺基板１と垂直な面の部分を形成するための開口部４３ｎ、および非活性領域１７の、ｎ⁺基板１の側から２番目のｐ型仕切領域のうち、ｎ⁺基板１と平行な面の部分を形成するための開口部４３ｏを設ける。ここで、開口部４３ｏの幅をＷ_B2とすると、図６に示した開口部４３ｄの幅Ｗ_B1よりも、開口部４３ｏの幅を狭くする（Ｗ_B2＜Ｗ_B1）。以降の工程においても、非活性領域１７においてｐ型仕切領域のうち、ｎ⁺基板１と平行な面の部分を形成するための開口部の幅を徐々に狭めていくことにより、図１に示すような屈曲した超接合層を形成する。

そして、図１１に示すように、マスク４２ｆを除去した後、ｎ^-エピタキシャル層４１ｃの表面に４層目のｎ^-エピタキシャル層４１ｄを堆積する。そして、別のマスク４２ｇを用いてｎ^-エピタキシャル層４１ｄの一部にｎ型不純物（Ｐ）をイオン注入する。マスク４２ｇには、ｎ型ストッパー領域を形成するための開口部４３ｐ、活性領域１８のｎ型ドリフト領域を形成するための開口部４３ｑ、非活性領域１７の、ｎ型ストッパー領域の側から１番目のｎ型ドリフト領域のうち、ｎ⁺基板１と垂直な面の部分を形成するための開口部４３ｒ、および非活性領域１７の、ｎ⁺基板１の側から２番目のｎ型ドリフト領域のうち、ｎ⁺基板１と平行な面の部分を形成するための開口部４３ｓを設ける。このとき開口部４３ｓの幅をＷ_P2とすると、図７に示した開口部４３ｇの幅Ｗ_P1よりも開口部４３ｓの幅Ｗ_P2を狭くする（Ｗ_P2＜Ｗ_P1）。以降の工程においても、非活性領域１７においてｎ型ドリフト領域のうち、ｎ⁺基板１と平行な面の部分を形成するための開口部の幅を徐々に狭めていく。

そして、図１２に示すように、マスク４２ｇを除去し、別のマスク４２ｈを用いて４層目のｎ^-エピタキシャル層４１ｄの一部にｐ型不純物（Ｂ）をイオン注入する。マスク４２ｈには、活性領域１８のｐ型仕切領域を形成するための開口部４３ｔ、非活性領域１７の、ｎ型ストッパー領域の側から１番目と２番目のｐ型仕切領域のうち、ｎ⁺基板１と垂直な面の部分を形成するための開口部４３ｕを設ける。

以上のような工程を繰り返し、図１３に示すような多層構造の半導体基板を形成する。図１３では、ｎ^-エピタキシャル層４１ａ〜４１ｇが堆積され、それぞれの層にイオン注入されている。この後、この半導体基板に熱拡散を施し、通常のプレーナ型ＭＯＳＦＥＴの製造工程に従って表面素子等を形成すれば、図１に示す半導体装置１００を形成することができる。

なお、上述した説明では、ｎ^-エピタキシャル層４１ａ〜４１ｇにｐ型不純物およびｎ型不純物をそれぞれ注入したが、ｎ^-エピタキシャル層４１ａ〜４１ｇの不純物濃度を、たとえば４×１０¹⁵／ｃｍ³程度とやや高くすれば、ｎ^-エピタキシャル層４１ａ〜４１ｇにｎ型不純物を注入する工程を省略することができる。また、ｎ^-エピタキシャル層４１ａ〜４１ｇの不純物濃度を低くして、活性領域１８およびｎ型ストッパー領域１９にのみｐ型不純物を注入してもよい。また、ｎ^-エピタキシャル層４１ａ〜４１ｇに代えて真性半導体エピタキシャル層を堆積させ、各エピタキシャル層にｐ型不純物およびｎ型不純物を注入することとしてもよい。

また、図１では、第２の界面３１と第１の界面３２とが交差する部分が角張っており、また非活性領域１７においてｎ型ドリフト領域２ｂとｐ型仕切領域３ｂとの接合面の屈曲部が角張っているが、多段エピタキシャル方式を用いた場合、図１４〜図１６のように、それらの部分が角張らずに丸味を帯びる場合がある。図１４〜図１６は、実施の形態１にかかる半導体装置の他の構成を示す断面図である。図１４は第２の界面３１と第１の界面３２とが交差する部分が丸味を帯びている。図１５はｎ型ドリフト領域２ｂとｐ型仕切領域３ｂとの接合面の屈曲部が丸味を帯びている。図１６は第２の界面３１と第１の界面３２とが交差する部分、およびｎ型ドリフト領域２ｂとｐ型仕切領域３ｂとの接合面の屈曲部の両方が丸味を帯びている。いずれの場合であっても、半導体装置の特性は図１に示す構成の半導体装置１００の特性と同じである。

また、図１では、非活性領域１７の超接合層のうち第２の界面３１および第１の界面３２に最も近い層をｐ型仕切領域３ｂとしたが、ｎ型ドリフト領域２ｂとしてもよい。この場合であっても半導体装置の特性は、図１に示す構成の半導体装置１００の特性と同じである。

以上説明したように、実施の形態１にかかる半導体装置は、ｎ^-エピタキシャル層（または真性半導体エピタキシャル層）にｎ型不純物をイオン注入するので、キャリアの移動度が低下するのを防止することができる。よって、オン抵抗を従来と同程度またはそれ以下に保ちつつ耐圧を改善することができる。また、実施の形態１にかかる半導体装置は、薄いエピタキシャル層を半導体基板に繰り返し堆積させるので、エピタキシャル層の成長速度を下げることなく、製造効率を下げずに製造することができる。

（実施の形態２）
図１７は、実施の形態２にかかる半導体装置の構造を示す断面図である。実施の形態２にかかる半導体装置２００では、非活性領域１７の超接合層の接合面が、ｎ型ストッパー領域１９側においては第２の界面３１と平行に曲がっており、非活性領域１７の中央付近においては第１の界面３２と平行に延びており、さらに、活性領域１８側においては第３の界面３３と平行になるように曲がっている。

図１８は、実施の形態２にかかる半導体装置に電圧が印加されたときの等電位線分布を示す断面図である。半導体装置２００は、フィールドプレート電極１４直下（図１８の領域Ｃ）が半超接合構造となっているため、フィールドプレート電極１４近傍からストッパー電極６近傍付近に等電位線が均等に分布する。よって、同じ条件で設計した実施の形態１の半導体装置と比較して、耐圧を１００Ｖ程度高めることができ、超接合層の厚さ（堆積するｎ^-エピタキシャル層の厚さの合計）を７μｍ程度薄くすることができる。また、超接合層の厚さを同じにした場合、実施の形態１の半導体装置と比較して、ｎ型ドリフト領域２とｐ型仕切領域３の高濃度側にマージンを広く取ることができる。

図１９は、実施の形態２にかかる半導体装置における非活性領域のｐ型仕切領域３ｂの平均不純物濃度と終端構造部の耐圧との関係を示すグラフである。図１９に示すグラフは、図４に示した実施の形態１にかかる半導体装置のグラフと、ｎ^-エピタキシャル層の厚さおよび段数を一致させている。実施の形態２にかかる半導体装置２００も実施の形態１にかかる半導体装置１００と同様に、ｐ型仕切領域３の平均不純物濃度が３×１０¹⁵／ｃｍ³程度で終端構造部の耐圧が最大となる（図４参照）が、全体として耐圧が１００Ｖ程度向上している。また、終端構造部の耐圧を７００Ｖ以上にするためには、ｎ型ドリフト領域２の平均不純物濃度を１．５×１０¹⁵〜５×１０¹⁵／ｃｍ³とすればよく、実施の形態１と比較してマージンを広く取ることができる。なお、エッジ長さは６０μｍ程度まで縮めることができる。

半導体装置２００は、図１７に示した超接合層の構造に対応したマスクを用いることにより、実施の形態１と同様の製造方法で形成することができる。また、図１７では、第２の界面３１、第１の３２、および第３の界面３３が交差する部分が角張っており、また非活性領域１７においてｎ型ドリフト領域２ｂとｐ型仕切領域３ｂとの接合面の屈曲部が角張っているが、図２０〜図２２のように、それらの部分が角張らずに丸味を帯びていてもよい。図２０〜図２２は、実施の形態２にかかる半導体装置の他の構成を示す断面図である。図２０は第２の界面３１と第１の界面３２、および第１の界面３２と第３の界面３３とが交差する部分が丸みを帯びている。図２１はｎ型ドリフト領域２ｂとｐ型仕切領域３ｂとの接合面の屈曲部が丸味を帯びている。図２２は第２の界面３１と第１の界面３２とが交差する部分、第１の界面３２と第３の界面３３とが交差する部分、およびｎ型ドリフト領域２ｂとｐ型仕切領域３ｂとの接合面の屈曲部の両方が丸味を帯びている。図２０〜図２２のように各接合面が湾曲している場合であっても、半導体装置の特性は図１７に示す構成の半導体装置２００の特性と同じである。

以上において本発明は、上述した各実施の形態に限らず、種々変更可能である。たとえば、上述した実施の形態では、活性領域１８を複数のｎ型ドリフト領域とｐ型仕切領域とからなる超接合層で構成したものについて説明したが、これに限らず、活性領域１８がｎ型ドリフト領域のみからなる従来型の縦型ＭＯＳデバイスに適用しても同様の効果が得られる。

なお、上述の半導体装置の説明においては、ｎ⁺ドレイン領域である抵抗率の低いｎ⁺基板の第１主面側の表面に、超接合構造を形成した、ＭＯＳＦＥＴについて示したが、抵抗率の低いｐ⁺基板の第１主面側の表面に、超接合構造を形成した、ＩＧＢＴ等の構造にも適用可能である。また、上述の半導体装置の説明においては第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。

以上のように、本発明にかかる半導体装置およびその製造方法は、大電力用半導体素子の製造に有用であり、特に、超接合型基板を有し、高耐圧化とオン抵抗の特性の改善を両立させることのできる半導体装置に適している。

１ ｎ⁺基板
２ａ ｎ型ドリフト領域（第１導電型第１半導体領域）
２ｂ ｎ型ドリフト領域（第１導電型第３半導体領域）
３ａ ｐ型仕切領域（第２導電型第２半導体領域）
３ｂ ｐ型仕切領域（第２導電型第４半導体領域）
９ ｐ型ベース領域
１５ ソース電極（第１の主電極）
１６ ドレイン電極（第２の主電極）
１７ 非活性領域
１８ 活性領域
１９ ｎ型ストッパー領域
３１ 界面（第２の界面）
３２ 界面（第１の界面）
３３ 界面（第３の界面）

Claims (11)

1. 半導体基板の表面側に選択的に形成された第２導電型ベース領域、前記半導体基板の裏面側の半導体基板層、および該半導体基板層と前記第２導電型ベース領域との間のドリフト層を備える活性領域と、
   前記第２導電型ベース領域に電気的に接続される第１主電極と、
   前記半導体基板の分断面に沿って形成される第１導電型ストッパー領域と、
   前記活性領域を囲み、かつ前記活性領域から前記第１導電型ストッパー領域までの間にかけて形成される非活性領域と、
   前記半導体基板の裏面側に電気的に接続される第２主電極と、を備え、
   前記非活性領域は、第１導電型第１半導体領域と第２導電型第２半導体領域とが交互に配置されており、該第１導電型第１半導体領域と該第２導電型第２半導体領域とのｐｎ接合は、前記半導体基板層と前記非活性領域との第１の界面に沿って延びるとともに、前記第１導電型ストッパー領域側で曲がって前記第１導電型ストッパー領域と前記非活性領域との第２の界面に沿って延びるＬ字型であることを特徴とする半導体装置。
2. 前記第１の界面および前記第２の界面に前記第１導電型第１半導体領域が接していることを特徴とする請求項１に記載の半導体装置。
3. 前記第１の界面および前記第２の界面に前記第２導電型第２半導体領域が接していることを特徴とする請求項１に記載の半導体装置。
4. 前記ドリフト層は、第１導電型第３半導体領域と第２導電型第４半導体領域とが交互に配置され、第１導電型第３半導体領域と第２導電型第４半導体領域とのｐｎ接合が前記第２の界面と平行であることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
5. 前記第１導電型第１半導体領域と前記第２導電型第２半導体領域とのｐｎ接合は、前記活性領域側で曲がって前記活性領域と前記非活性領域との第３の界面に沿って延びていることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
6. 前記第１の界面および前記第２の界面に近い側からｋ番目（ｋ＝１，２，・・）の前記第１導電型第１半導体領域の厚さの最大値および最小値をそれぞれＷ_nmax,k［μｍ］およびＷ_nmin,k［μｍ］とし、当該第１導電型第１半導体領域の不純物濃度の平均値をＮ_nave,k［１／ｃｍ³］とし、前記第１の界面および前記第２の界面に近い側からｋ番目の前記第２導電型第２半導体領域の厚さの最大値および最小値をそれぞれＷ_pmax,k［μｍ］およびＷ_pmin,k［μｍ］とし、当該第２導電型第２半導体領域の不純物濃度の平均値をＮ_pave,k［１／ｃｍ³］とし、真空中の誘電率をε₀［Ｆ／ｃｍ］とし、シリコンの非誘電率をε_siとし、臨界電界強度をＥ_cr［Ｖ／ｃｍ］とし、電気素量をｑ［ｃ］とすると、
   

   

   

   であることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
7. 前記第１の界面と前記第２の界面とのなす角度が４５°以上１３５°以下であることを特徴とする請求項１〜６のいずれか一つに記載の半導体装置。
8. 半導体基板の表面側に選択的に形成された第２導電型ベース領域、前記半導体基板の裏面側の半導体基板層、および該半導体基板層と前記第２導電型ベース領域との間のドリフト層を備える活性領域と、前記第２導電型ベース領域に電気的に接続される第１主電極と、前記半導体基板の分断面に沿って形成される第１導電型ストッパー領域と、前記活性領域を囲み、かつ前記活性領域から前記第１導電型ストッパー領域までの間にかけて形成される非活性領域と、前記半導体基板の裏面側に電気的に接続される第２主電極と、を備え、前記非活性領域が、第１導電型第１半導体領域と第２導電型第２半導体領域とが交互に配置されている構造を有し、該第１導電型第１半導体領域と該第２導電型第２半導体領域のｐｎ接合が、前記半導体基板層と前記非活性領域との第１の界面に沿って延びているとともに、前記第１導電型ストッパー領域側で曲がって前記第１導電型ストッパー領域と前記非活性領域との第２の界面に沿って延びている構造を備えた半導体装置の製造方法であって、
   半導体層を堆積する第１の工程と、
   前記半導体層に不純物イオンを選択的に注入する第２の工程と、
   を全て開口部が異なるマスクを用いて交互に複数回おこなって前記第１導電型第１半導体領域および前記第２導電型第２半導体領域を形成することを特徴とする半導体装置の製造方法。
9. 前記第１の工程では、前記半導体層として第１導電型半導体層を堆積し、前記第２の工程では、前記第１導電型半導体層に第１導電型の不純物イオンおよび第２導電型の不純物イオンを選択的に注入することを特徴とする請求項８に記載の半導体装置の製造方法。
10. 前記第１の工程では、前記半導体層として真性半導体層を堆積し、前記第２の工程では、前記真性半導体層に第１導電型の不純物イオンおよび第２導電型の不純物イオンを選択的に注入することを特徴とする請求項８に記載の半導体装置の製造方法。
11. 前記第１の工程では、前記半導体層として第１導電型半導体層を堆積し、前記第２の工程では、前記第１導電型半導体層に第２導電型の不純物イオンを選択的に注入することを特徴とする請求項８に記載の半導体装置の製造方法。

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