JP2007173411A - 絶縁ゲート型半導体装置 - Google Patents

絶縁ゲート型半導体装置 Download PDF

Info

Publication number
JP2007173411A
JP2007173411A JP2005367140A JP2005367140A JP2007173411A JP 2007173411 A JP2007173411 A JP 2007173411A JP 2005367140 A JP2005367140 A JP 2005367140A JP 2005367140 A JP2005367140 A JP 2005367140A JP 2007173411 A JP2007173411 A JP 2007173411A
Authority
JP
Japan
Prior art keywords
trench
semiconductor device
gate
region
termination
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2005367140A
Other languages
English (en)
Other versions
JP4735237B2 (ja
Inventor
Hideshi Takatani
秀史 高谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toyota Motor Corp
Original Assignee
Toyota Motor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toyota Motor Corp filed Critical Toyota Motor Corp
Priority to JP2005367140A priority Critical patent/JP4735237B2/ja
Publication of JP2007173411A publication Critical patent/JP2007173411A/ja
Application granted granted Critical
Publication of JP4735237B2 publication Critical patent/JP4735237B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

【課題】耐圧低下を抑制するとともに，チップサイズのコンパクト化を図ることができる絶縁ゲート型半導体装置を提供すること。
【解決手段】半導体装置１００は，ゲートトレンチ２１および終端トレンチ６２の底部の周囲にフローティング領域を有するフローティング構造の半導体装置であって，ストライプ状に形成されたゲートトレンチ２１を環状に形成された終端トレンチ６２が包囲するレイアウトになっている。さらに，終端トレンチ６２は，内アール部を有するレイアウトとなっている。さらに，終端トレンチ６２のうち，最内に位置するトレンチの内アール部Ｒの径ｒをゲートトレンチ２１のピッチｐよりも小さくする。そして，内アール部Ｒと対向するゲートトレンチ２１の長さを調節する。
【選択図】図１

Description

本発明は，トレンチゲート構造の絶縁ゲート型半導体装置に関する。さらに詳細には，フローティング領域を設けることによってドリフト層にかかる電界を緩和するフローティング構造の絶縁ゲート型半導体装置であって，その絶縁ゲート型半導体装置の終端領域のレイアウトに関するものである。
従来から，パワーデバイス用の絶縁ゲート型半導体装置として，トレンチゲート構造を有するトレンチゲート型半導体装置が提案されている。このトレンチゲート型半導体装置では，一般的に高耐圧化と低オン抵抗化とがトレードオフの関係にある。
この問題に着目したトレンチゲート型半導体装置として，本願出願人は図７に示すような絶縁ゲート型半導体装置を提案している（特許文献１）。この絶縁ゲート型半導体装置９００は，Ｎ+ ソース領域３１と，Ｎ+ ドレイン領域１１と，Ｐ- ボディ領域４１と，Ｎ- ドリフト領域１２とが設けられている。また，半導体基板の上面側の一部を掘り込むことによりＰ- ボディ領域４１を貫通するゲートトレンチ２１が形成されている。また，ゲートトレンチ２１の底部には，絶縁物の堆積による堆積絶縁層２３が形成されている。さらに，堆積絶縁層２３上には，ゲート電極２２が形成されている。そして，ゲート電極２２は，ゲートトレンチ２１の壁面に形成されているゲート絶縁膜２４を介して，Ｎ+ ソース領域３１およびＰ- ボディ領域４１と対面している。さらに，Ｎ- ドリフト領域１２内には，Ｐフローティング領域５１が形成されている。そして，ゲートトレンチ２１の下端は，Ｐフローティング領域５１内に位置している。
この絶縁ゲート型半導体装置９００は，Ｎ- ドリフト領域１２内にＰフローティング領域５１が設けられている（以下，このような構造を「フローティング構造」とする）ことにより，次のような特性を有する。
すなわち，ドレイン−ソース間（以下，「ＤＳ間」とする）に電圧を印加すると，Ｎ- ドリフト領域１２中，Ｐ- ボディ領域４１との間のＰＮ接合箇所から空乏層が広がる。そして，その空乏層がＰフローティング領域５１にまで到達することで，Ｐフローティング領域５１がパンチスルー状態となって電位が固定される。さらに，Ｐフローティング領域５１とのＰＮ接合箇所からも空乏層が広がるため，Ｐ- ボディ領域４１との間のＰＮ接合箇所とは別に，Ｐフローティング領域５１とのＰＮ接合箇所も電界強度のピークとなる。すなわち，図８に示すように，電界強度のピークを２箇所に形成でき，最大ピーク値を低減することができる。従って，高耐圧化が図られる。また，高耐圧であることから，Ｎ- ドリフト領域１２の不純物濃度を上げて低オン抵抗化を図ることができる。
フローティング構造では，フローティング領域とボディ領域との距離，あるいは隣り合うフローティング領域間の距離が長すぎても短すぎても高耐圧化を図ることができない。すなわち，上記の距離が長すぎると空乏層が繋がらなくなり絶縁破壊を招く。一方，短すぎると一方の領域で支える電界のピーク値が小さくなり耐圧低下を招く。そのため，フローティング領域の位置の設計が重要となる。なお，フローティング構造のメカニズムについては，例えば特許文献２に詳細が開示されている。
また，半導体装置９００は，図９に示すように電流が流れるセルエリア（図９中の破線枠Ｆｔ内）と，そのセルエリアを囲む終端エリア（図９中の破線枠Ｆｔ外）とによって構成されている。すなわち，半導体装置９００内のセルエリアは終端エリアによって区画されている。そして，セルエリア内には複数のゲートトレンチ２１が，終端エリア内には複数の終端トレンチ６２がそれぞれ設けられている。さらに具体的には，ゲートトレンチ２１はストライプ形状に，終端トレンチ６２はセルエリアを囲むように環状にそれぞれ配置されている。また，半導体装置９００の主表面上には，ゲート電極２２と電気的に接続されるゲートパッド３３が設けられている。
また，半導体装置９００は，図１０に示すように，その終端エリアにも終端トレンチ６２の底部から不純物を注入することによって形成されるＰフローティング領域５３とを有している。絶縁ゲート型半導体装置９００の終端エリアは，フローティング構造を有することによって，ガードリングにて高耐圧化を図るものと比較してコンパクトである。すなわち，従来のようにガードリングによって終端エリアの耐圧を保持しようとすると，Ｎ- ドリフト領域１２内の終端エリアに向けて広がる空乏層と同等以上の大きさの領域をガードリング層の領域として確保する必要がある。一方，半導体装置９００では，終端トレンチ６２によってＮ- ドリフト領域１２内に広がる空乏層の板面方向（図１０中の横方向）への広がりを遮断するとともにＰ- フローティング領域５３によってセルエリアと同様に終端エリア内の耐圧低下を抑止している。すなわち，終端エリアをフローティング構造とすることにより，終端エリアを拡張することなく高耐圧化を図ることができる。なお，Ｐ- ボディ領域４１は，最外の終端トレンチ６２の外側まで延ばしても良い。
特開２００５−１４２２４３号公報 特開平９−１９１１０９号公報
しかしながら，前記した従来の半導体装置には，次のような問題があった。すなわち，半導体装置９００のように，フローティング構造を有し，トレンチの底部がフローティング領域内に位置している構造を有する半導体装置では，セルエリアと終端エリアとの間の領域で耐圧低下が生じやすい。
具体的には，上面から見て，終端トレンチ６２のコーナー部で終端エリアのＰフローティング領域５３とセルエリアのＰフローティング領域５１との間の距離にばらつきが生じる。この距離のばらつきが高耐圧化の妨げとなる。従って，半導体装置９００の安定性を向上させるためには，Ｐフローティング領域５１，５３間の距離のばらつきを最小限に抑える必要がある。
この問題の１つの解決策として，終端トレンチ６２の環を内側に窪ませないように構成（すなわち，コーナー部を外アールによってのみ構成。例えば図９の終端トレンチ６２）し，さらに終端トレンチ６２のコーナー部と対向するゲートトレンチ２１の長さを終端トレンチ６２との距離に合わせて調節することが考えられる。
図１１に示すように，内側に窪んだ部分（内アール部）では，弧の外側にＰフローティング領域５１，５３間の距離のばらつきの影響を受ける領域（図１１のハッチング部分）が存在する。一方，図１２に示すように，通常のコーナー部分（外アール部）では，弧の内側にＰフローティング領域５１，５３間の距離のばらつきの影響を受ける領域（図１２のハッチング部分）が存在する。そのため，内アール部は，外アール部と比較して，Ｐフローティング領域５１，５３間の距離のばらつきの影響を受ける範囲が広い。また，長さの調節が必要なトレンチ数が多い。そのため，内アール部は，外アール部と比較して，不安定な領域が大きく，ゲートトレンチ２１の長さの設計が複雑である。よって，耐圧低下が懸念される。そこで，外アールだけで構成することで耐圧低下を回避する。
しかし，終端トレンチ６２を外アールのみで構成すると，ゲートパッド３３を配置するためにセルエリアを少なくとも２箇所に分けなくてはならない（図９参照）。そのため，チップ内における終端エリアの占める割合が大きく，無駄が多い。
また，各セルエリアの電流量を揃えるには，ゲートパッドの面積を大きくしなければならない。すなわち，ゲートパッドを小さくすると，一方のセルエリアの幅が狭くなる。そのため，各セルエリアで電流量に違いが生じ，発熱量が偏る。よって，局所的に熱が集中するおそれがある。これらの要因が，チップサイズのコンパクト化を困難にする。
一方，内アールの構成を許容すれば，セルエリアを分割せずに一体とすることができるため，これらの問題は解決する。しかしながら，先述したようにフローティング構造を有する半導体装置では耐圧低下が懸念される。つまり，トレンチとフローティング領域とがセットになってフローティング構造を構成する半導体装置では，高耐圧化とコンパクト化とが両立しない。
本発明は，前記した従来の半導体装置が有する問題点を解決するためになされたものである。すなわちその課題とするところは，耐圧低下を抑制するとともに，チップサイズのコンパクト化を図ることができる絶縁ゲート型半導体装置を提供することにある。
この課題の解決を目的としてなされた絶縁ゲート型半導体装置は，半導体基板内の上面側に位置し第１導電型半導体であるボディ領域と，ボディ領域の下方に接し第２導電型半導体であるドリフト領域とを有する絶縁ゲート型半導体装置であって，ボディ領域を貫通するとともに上面から見てストライプ状に形成され，ゲート電極を内蔵する複数のトレンチ部からなる第１トレンチ部群と，ドリフト領域に囲まれるとともに第１トレンチ部群のうちの少なくとも１つのトレンチ部の底部を包含し，第１導電型半導体である第１フローティング領域と，上面から見て第１トレンチ部群を包囲するとともに環状をなす複数のトレンチ部によってなる第２トレンチ部群と，ドリフト領域に囲まれるとともに第２トレンチ部群のうちの少なくとも１つのトレンチ部の底部を包囲し，第１導電型半導体である第２フローティング領域とを有し，第２トレンチ部の各トレンチ部には，環の内側に窪んだ形状をなす内アール部が設けられ，そのうち最内に位置するトレンチ部の内アール部を内アール部Ｒとして，その内アール部Ｒの径は第１トレンチ部群のトレンチ部のピッチよりも小さいことを特徴としている。
すなわち，本発明の絶縁ゲート型半導体装置は，トレンチ部の底部の周囲にフローティング領域を有するフローティング構造の半導体装置であって，トレンチ部がストライプ状に形成された第１トレンチ部群を環状に形成された第２トレンチ部群が包囲するレイアウトになっている。
さらに，第２トレンチ部の各トレンチ部には，環の内側に窪んだ形状をなす内アール部が設けられている。内アール部を有するレイアウトとすることにより，ゲートパッドを形成したとしても，セルエリアを分割せずに一体とすることができる。そのため，終端エリアによる無駄がなく，コンパクトな構成で大電流化に対応できる。また，セルエリアが一体であるため，発熱の偏りが抑制される。
さらに，第２トレンチ部群のうち，最内に位置するトレンチ部の内アール部を内アール部Ｒとし，その内アール部Ｒの径を第１トレンチ部群のトレンチ部のピッチよりも小さくする。これにより，第１フローティング領域５１と第２フローティング領域との間における距離のばらつきが生じる範囲が狭くなる。また，第１トレンチ部群のうち，内アール部Ｒと対向するトレンチ部が１本となる。よって，トレンチ部の長さの設計が容易となり，耐圧低下を抑制することができる。
また，本発明の絶縁ゲート型半導体装置は，第２トレンチ部群のトレンチ部が，第１トレンチ部群のトレンチ部の長手方向に対し，直交する方向の第１方向と，平行する方向の第２方向との２方向によって構成され，内アール部Ｒと繋がる部位のうち，第１方向に形成された部分をトレンチａ，第２方向に形成された部分をトレンチｂとして，第１トレンチ部群のトレンチ部のうち，内アール部Ｒと対向するトレンチ部の第１方向上の位置と，トレンチｂの第１方向上の位置とが一致していることとするとよりよい。
すなわち，第２トレンチ部群を，第１方向と第２方向との直交２方向によって構成する。さらに，内アール部Ｒと対向するトレンチ部と，第２方向に形成された部分をトレンチｂとの第１方向上の位置を揃える。これにより，第１トレンチ部のうち，内アール部Ｒと対向するトレンチ部に隣接するトレンチ部については，トレンチ部の長さの調節が不要となる。そのため，トレンチ部の長さの設計がより容易となり，内アール部Ｒの影響を最小に抑えることができる。
また，本発明の絶縁ゲート型半導体装置は，第１トレンチ部群のトレンチ部のうち，内アール部Ｒと対向するトレンチ部の端部と，内アール部Ｒとの間の最長距離を寸法ｄとし，第１トレンチ部群の各トレンチ部のピッチをトレンチピッチｐとし，第１トレンチ部群のトレンチ部の開口部の幅をトレンチ幅ｗとし，次の式（１）を満たすこととするとよりよい。
寸法ｄ＝（トレンチピッチｐ−トレンチ幅ｗ）／２ （１）
第１トレンチ部群のトレンチ部のうち，内アール部Ｒと対向するトレンチ部の端部と，内アール部Ｒとの間の最長距離の寸法ｄは，長すぎても短すぎても耐圧が低下する。そのため，上記式（１）を満たす寸法ｄとすることにより，最適な耐圧特性が得られる。なお，寸法ｄは厳密に一致させる必要はなく，±２０％の範囲内であれば耐圧抑制の効果が得られる。
本発明によれば，セルエリア内のトレンチ（第１トレンチ部群のトレンチ部）を取り囲む環状のトレンチ（第２トレンチ部群のトレンチ部）に内アール部を設けることにより，コンパクト化等が図られている。また，その内アール部の形状や配置，さらには内アール部とトレンチ部との距離を規定することにより，内アール部の影響を抑える設計を容易にしている。よって，耐圧低下を抑制するとともに，チップサイズのコンパクト化を図ることができる絶縁ゲート型半導体装置が実現されている。
以下，本発明を具体化した実施の形態について，添付図面を参照しつつ詳細に説明する。なお，本実施の形態は，絶縁ゲートへの電圧印加により，ドレイン−ソース間（ＤＳ間）の導通をコントロールするパワーＭＯＳに本発明を適用したものである。
実施の形態に係る絶縁ゲート型半導体装置１００（以下，「半導体装置１００」とする）は，図１の平面透視図に示すレイアウトを有している。なお，本明細書においては，出発基板と，出発基板上にエピタキシャル成長により形成した単結晶シリコンの部分とを合わせた全体を半導体基板と呼ぶこととする。また，半導体装置１００の断面の構造（図１中のＡ−Ａ断面）については，従来の半導体装置９００（図１０）と同様であり，図は省略する。
本形態の半導体装置１００は，図１に示すように電流が流れるセルエリア（図１中の破線枠Ｆｔ内）と，そのセルエリアを囲む終端エリア（図１中の破線枠Ｆｔ外）とによって構成されている。すなわち，半導体装置１００内のセルエリアは終端エリアによって区画されている。そして，セルエリア内には複数のゲートトレンチ２１が，終端エリア内には３本の終端トレンチ６２がそれぞれ設けられている。さらに具体的には，ゲートトレンチ２１はストライプ形状に，終端トレンチ６２はセルエリアを囲むように環状にそれぞれ配置されている。また，ゲートトレンチ２１は，およそ２．５μｍのピッチで形成されている。また，終端トレンチ６２は，およそ２μｍのピッチで形成されている。なお，トレンチのレイアウトの詳細については後述する。
本形態の半導体装置１００では，従来の半導体装置９００（図８参照）と同様に，半導体基板の上面側にソース電極が，下面側にドレイン電極がそれぞれ設けられている。また，半導体基板内には，上面側にＮ+ ソース領域３１およびコンタクトＰ+ 領域３２が，下面側にＮ+ ドレイン領域１１がそれぞれ設けられている。また，Ｎ+ ソース領域３１とＮ+ ドレイン領域１１との間には上面側から順に，Ｐ- ボディ領域４１およびＮ- ドリフト領域１２が設けられている。なお，Ｐ- ボディ領域４１およびＮ- ドリフト領域１２を合わせた領域の厚さは，６０Ｖ耐圧品ではおよそ５．５μｍ（そのうち，Ｐ- ボディ領域４１の厚さは，およそ１．２μｍ）である。なお，耐圧に応じて寸法が異なるのは言うまでもない。
また，半導体基板の上面側の一部を掘り込むことによりゲートトレンチ２１および終端トレンチ６２が形成されている。各トレンチの深さはおよそ３．２μｍであり，Ｐ- ボディ領域４１を貫通している。
また，ゲートトレンチ２１の底部には，絶縁物の堆積による堆積絶縁層２３が形成されている。具体的に，本形態の堆積絶縁層２３は，ゲートトレンチ２１の底部に酸化シリコンが堆積してできたものである。さらに，堆積絶縁層２３上には，ゲート電極２２が形成されている。ゲート電極２２の下端は，Ｐ- ボディ領域４１の下面より０．１μｍ程度下方に位置している。ゲート電極２２は，ゲートトレンチ２１の壁面に形成されているゲート絶縁膜２４を介して，半導体基板のＮ+ ソース領域３１およびＰ- ボディ領域４１と対面している。すなわち，ゲート電極２２は，ゲート絶縁膜２４によりＮ+ ソース領域３１およびＰ- ボディ領域４１から絶縁されている。
このような構造を持つ半導体装置１００では，ゲート電極２２への電圧印加によりＰ- ボディ領域４１にチャネル効果を生じさせ，もってＮ+ ソース領域３１とＮ+ ドレイン領域１１との間の導通をコントロールしている。
また，半導体装置１００の終端エリアでは，３本の終端トレンチ６２（以下，セルエリアに近い順に，「終端トレンチ６２１」，「終端トレンチ６２２」，「終端トレンチ６２３」とする）が設けられている（図１０参照）。そして，終端トレンチ６２１の内部は，ゲートトレンチ２１の内部と同様に，堆積絶縁層７３上に終端ゲート領域７２が設けられている。終端ゲート領域７２は，ゲート電極２２と電気的に接続されており，ゲート電極２２と同電位となる。この終端ゲート領域７２の存在によって，Ｐ- ボディ領域４１の下面とのＰＮ接合箇所から広がる空乏層の伸びが促進される。さらに，その終端ゲート領域７２は，終端トレンチ６２１の壁面に形成されているゲート絶縁膜７４を介して，半導体基板のＰ- ボディ領域４１と対面している。一方，終端トレンチ６２２，６２３については，堆積絶縁層７１によって充填されている（すなわち，ゲートレス構造である）。
さらに，半導体装置１００には，Ｎ- ドリフト領域１２に囲まれたＰフローティング領域５１，５３が形成されている。なお，Ｐフローティング領域５１はゲートトレンチ２１の底面から，Ｐフローティング領域５３は終端トレンチ６２の底面から，それぞれ不純物を注入することにより形成された領域である。各Ｐフローティング領域の断面は，トレンチの底部を中心とした半径０．６μｍの略円形形状となっている。なお，隣り合うＰフローティング領域５１，５１間には，キャリアが移動できるスペースが十分にある。よって，ゲート電圧のスイッチオン状態において，Ｐフローティング領域５１の存在がドレイン電流に対する妨げとなることはない。一方，隣り合うＰフローティング領域５３，５３間の間隔は，Ｐフローティング領域５１，５１間の間隔よりも狭い。しかしながら，終端エリアではドリフト電流が流れないため，低オン抵抗化の妨げにはならない。
また，Ｐ- ボディ領域４１の板面方向（図１０中の横方向）の端部は，終端トレンチ６２，６２間に位置している。そのため，板面方向に広がる空乏層が終端トレンチ６２の壁面にて遮断される。そして，厚さ方向に広がることとなる空乏層がＰフローティング領域５３に達することにより耐圧の低下が抑制される。よって，終端エリアがコンパクトであり，結果としてチップ全体のコンパクト化が図られている。
なお，終端トレンチ６２の本数は３本に限るものではない。すなわち，耐圧保持が可能であれば，終端トレンチ６２の本数を２本としてもよい（最少本数）。また，３本での耐圧保持が困難であれば，終端トレンチ６２の本数を３本以上としてもよい。
続いて，本発明のポイントである終端トレンチ６２のレイアウトについて詳説する。終端トレンチ６２は，図１に示したように，セル領域を囲むように環状に形成される。また，終端トレンチ６２は，ゲートトレンチ２１と直交する方向（以下，「Ｘ方向」とする）と，平行する方向（以下，「Ｙ方向」とする）との２方向によって構成され，コーナー部には所定のサイズの丸みが設けられている。
さらに，終端トレンチ６２には，環の内側に窪んだ形状となる内アール部（以下，最内の終端トレンチ６２１の内アール部を「内アール部６２Ｒ」とする）が設けられている。そして，終端トレンチ６２の環の外側であって，内アール部によって生じたスペースにゲートパッド３３が形成されている。
また，内アール部の形状として，次の２点を規定する。第１の点は，図２に示すように，内アール部６２Ｒの径ｒをゲートトレンチ２１のトレンチピッチｐ以下とする。すなわち，図３に示すように，径ｒがトレンチピッチｐよりも大きいと，内アール部６２Ｒと対向するゲートトレンチ２１が２本以上になる。すなわち，長さの調節が必要なゲートトレンチ２１（以下，長さの調節が必要なゲートトレンチ２１を「ゲートトレンチ２１ｘ」とする）が２本以上になる。そのため，ゲートトレンチ２１ｘの設計が複雑になる。一方，径ｒがトレンチピッチｐ以下であれば，内アール部６２Ｒと対向するゲートトレンチ２１ｘは１本になる。そのため，ゲートトレンチ２１ｘの設計，すなわちＰフローティング領域５１，５３間の距離の設計が容易になる。
第２の点は，図２に示すように，終端トレンチ６２１の内アール部６２Ｒと繋がる部分のうち，Ｘ方向成分を持つ部分をトレンチ６２ａ，Ｙ方向成分を持つ部分をトレンチ６２ｂとして，ゲートトレンチ２１ｘとトレンチ６２ｂとでＸ方向上の位置を一致させる。つまり，ゲートトレンチ２１ｘとトレンチ６２ｂとでＸ方向の位置を揃える。Ｘ方向の位置が一致していないと，図４に示すようにゲートトレンチ２１ｘが２本以上になることがある。また，内アール部６２Ｒと対向しないゲートトレンチ２１ｘが生じる。そのため，ゲートトレンチ２１ｘの設計が困難になる。一方，Ｘ方向の位置を一致させると，ゲートトレンチ２１ｘに隣接するゲートトレンチ２１については，長さの調節が不要となる。そのため，ゲートトレンチ２１の長さの設計がより容易となる。
また，ゲートトレンチ２１ｘの形状として，次の点を規定する。すなわち，ゲートトレンチ２１ｘの端部と，終端トレンチ６２１の内アール部６２Ｒとの間の最長距離を寸法ｄ（図５参照）とし，ゲートトレンチ２１のピッチをトレンチピッチｐとし，ゲートトレンチ２１の開口部の幅をトレンチ幅ｗとし，次の式（Ｉ）を満たすようにゲートトレンチ２１ｘの長さ調節する。
寸法ｄ＝（トレンチピッチｐ−トレンチ幅ｗ）／２ （Ｉ）
本形態の半導体装置１００では，ゲートトレンチ２１のトレンチピッチｐが２．５μｍ，トレンチ幅ｗが０．３μｍであるため，寸法ｄは１．１μｍとなる。
すなわち，セルエリアでは，隣り合うＰフローティング領域５１から伸びる空乏層同士が繋がるようにトレンチピッチｐおよびトレンチ幅ｗが設計される。しかし，終端エリアのＰフローティング領域５３からは空乏層の伸びが弱いため，寸法ｄがＰフローティング領域５１，５１間の距離と同等では空乏層が繋がらない。そこで，寸法ｄを上記式（Ｉ）によって求められる値とすることにより，セルエリアと終端エリアとの間の空乏化を確実にする。
なお，寸法ｄは厳密に一致させる必要はないが，長すぎても短すぎても耐圧が低下する。そのため，±２０％の範囲内であることが望ましい。本形態の半導体装置１００のシミュレーションでは，寸法ｄが０．１μｍ長くなると，耐圧がおよそ２Ｖ低下した。また，寸法ｄが０．１μｍ短くなると，耐圧がおよそ１．２Ｖ低下した。
続いて，本形態の半導体装置１００（ゲートトレンチ２１のトレンチピッチが２．５μｍ）の耐圧の実験結果について説明する。
まず，内アール部６２Ｒの径ｒ（μｍ）とＤＳ間耐圧（Ｖ）との関係を調べた。その結果を表１に示す。なお，内アール部を有しない半導体装置（従来の半導体装置：図７参照）の耐圧は，６４Ｖであった。
Figure 2007173411
この実験結果から，内アール部６２Ｒの径ｒが４μｍ以上であると耐圧が低下した。一方，径ｒが２μｍ以下であると，従来の半導体装置とほとんど変わらない耐圧性能を得られた。この実験結果から，内アール部６２Ｒの径ｒをゲートトレンチ２１のトレンチピッチｐ以下とすることがよいことがわかる。
なお，終端トレンチ６２１以外の終端トレンチの内アール部の径は，終端トレンチ６２のピッチによってその値は異なる。ただし，直角と近似する形状では，耐圧が低下することがわかっている。そのため，径は，０．５μｍ以上であることが望ましい。
以上詳細に説明したように本形態の半導体装置１００は，フローティング構造の半導体装置であって，ストライプ状に形成されたゲートトレンチ２１を環状に形成された終端トレンチ６２が包囲するレイアウトになっている。さらに，終端トレンチ６２は，内アール部を有するレイアウトになっている。本形態のように，環状の終端トレンチ６２に内アール部を設けることにより，セルエリアを分割することなくゲートパッド３３を配置できる。すなわち，セルエリアを一体とすることができる。そのため，終端エリアの割合が小さく，無駄が少ない。また，ゲートパッド３３自体を小さくすることができ，コンパクト化が図られる。また，セルエリアが一体であるため，発熱の偏りが抑制される。
さらに，終端トレンチ６２のうち，最内に位置するトレンチ６２１の内アール部Ｒの径ｒをゲートトレンチ２１のピッチｐよりも小さくする。これにより，Ｐフローティング領域５１，５３間の距離のばらつきが生じる範囲が狭くなる。また，内アール部Ｒと対向するゲートトレンチ２１は１本となる。よって，ゲートトレンチ２１の設計が容易となり，耐圧低下を確実に抑制することができる。
また，終端トレンチ６２を，Ｘ方向（第１方向）とＹ方向（第２方向）との直交２方向によって構成することとしている。さらに，内アール部Ｒと対向するゲートトレンチ２１と，Ｙ方向に形成されたトレンチ６２ｂとについてＸ方向上の位置を揃えることとしている。これにより，第１トレンチ部のうち，内アール部Ｒと対向するゲートトレンチ２１ｘに隣接するゲートトレンチ２１については，トレンチの長さの調節が不要となる。すなわち，長さの調節が必要なゲートトレンチ２１は１本となる。そのため，ゲートトレンチ２１の設計がより容易となり，内アール部Ｒの影響を最小に抑えることができる。
また，内アール部Ｒと対向するゲートトレンチ２１の端部と，内アール部Ｒとの間の最長距離の寸法ｄを，上記式（Ｉ）を満たすように設計する。この式（Ｉ）を満たすように寸法ｄを設計することにより，Ｐフローティング領域５１から伸びる空乏層と，Ｐフローティング領域５３から伸びる空乏層とを確実に繋げることができる。よって，耐圧低下を抑制することができる。
なお，本実施の形態は単なる例示にすぎず，本発明を何ら限定するものではない。したがって本発明は当然に，その要旨を逸脱しない範囲内で種々の改良，変形が可能である。例えば，各半導体領域については，Ｐ型とＮ型とを入れ替えてもよい。また，ゲート絶縁膜２４については，酸化膜に限らず，窒化膜等の他の種類の絶縁膜でもよいし，複合膜でもよい。また，半導体についても，シリコンに限らず，他の種類の半導体（ＳｉＣ，ＧａＮ，ＧａＡｓ等）であってもよい。また，実施の形態の絶縁ゲート型半導体装置は，ＩＧＢＴに対しても適用可能である。
また，内アール部は，図６に示すように，終端トレンチ６２全体のコーナー部に設けてもよい。このようにコーナー部に設けることによって，内アール部を減らすことができる。よって，より耐圧低下が抑制される。
実施の形態にかかる絶縁ゲート型半導体装置の構造を示す平面図である。 内アール部のサイズｒがゲートトレンチのトレンチピッチｐよりも小さい半導体装置の一例を示す図である。 内アール部のサイズｒがゲートトレンチのトレンチピッチｐよりも大きい半導体装置の一例を示す図である。 Ｘ方向の位置が一致していない半導体装置の一例を示す図である。 ゲートトレンチと終端トレンチの内アール部との間の最長距離ｄを示す図である。 応用例にかかる絶縁ゲート型半導体装置の構造を示す平面図である。 従来の絶縁ゲート型半導体装置の構造を示す断面図である。 従来の絶縁ゲート型半導体装置の電界強度を示す図である。 従来の絶縁ゲート型半導体装置の構造を示す平面図である。 図９に示した絶縁ゲート型半導体装置のＡ−Ａ断面を示す断面図である。（図１のＡ−Ａ断面も同様の構成である。） 内アールを有するコーナー部を示す図である。 外アールを有するコーナー部を示す図である。
符号の説明
１１ Ｎ+ ドレイン領域
１２ Ｎ- ドリフト領域（ドリフト領域）
２１ ゲートトレンチ（第１トレンチ部群のトレンチ部）
２２ ゲート電極
２３ 堆積絶縁層
２４ ゲート絶縁膜
３１ Ｎ+ ソース領域
４１ Ｐ- ボディ領域（ボディ領域）
５１ Ｐフローティング領域（第１フローティング領域）
５３ Ｐフローティング領域（第２フローティング領域）
６２ 終端トレンチ（第２トレンチ部群のトレンチ部）
６２ａ トレンチ（トレンチａ）
６２ｂ トレンチ（トレンチｂ）
６２Ｒ 内アール部（内アール部Ｒ）
１００ 半導体装置（絶縁ゲート型半導体装置）

Claims (3)

  1. 半導体基板内の上面側に位置し第１導電型半導体であるボディ領域と，前記ボディ領域の下方に接し第２導電型半導体であるドリフト領域とを有する絶縁ゲート型半導体装置において，
    前記ボディ領域を貫通するとともに上面から見てストライプ状に形成され，ゲート電極を内蔵する複数のトレンチ部からなる第１トレンチ部群と，
    前記ドリフト領域に囲まれるとともに前記第１トレンチ部群のうちの少なくとも１つのトレンチ部の底部を包含し，第１導電型半導体である第１フローティング領域と，
    上面から見て前記第１トレンチ部群を包囲するとともに環状をなす複数のトレンチ部によってなる第２トレンチ部群と，
    前記ドリフト領域に囲まれるとともに前記第２トレンチ部群のうちの少なくとも１つのトレンチ部の底部を包囲し，第１導電型半導体である第２フローティング領域とを有し，
    前記第２トレンチ部の各トレンチ部には，環の内側に窪んだ形状をなす内アール部が設けられ，そのうち最内に位置するトレンチ部の内アール部を内アール部Ｒとして，その内アール部Ｒの径は前記第１トレンチ部群のトレンチ部のピッチよりも小さいことを特徴とする絶縁ゲート型半導体装置。
  2. 請求項１に記載する絶縁ゲート型半導体装置において，
    前記第２トレンチ部群のトレンチ部は，前記第１トレンチ部群のトレンチ部の長手方向に対し，直交する方向の第１方向と，平行する方向の第２方向との２方向によって構成され，
    前記内アール部Ｒと繋がる部位のうち，第１方向に形成された部分をトレンチａ，第２方向に形成された部分をトレンチｂとして，前記第１トレンチ部群のトレンチ部のうち，前記内アール部Ｒと対向するトレンチ部の第１方向上の位置と，トレンチｂの第１方向上の位置とが一致していることを特徴とする絶縁ゲート型半導体装置。
  3. 請求項１または請求項２に記載する絶縁ゲート型半導体装置において，
    前記第１トレンチ部群のトレンチ部のうち，前記内アール部Ｒと対向するトレンチ部の端部と，前記内アール部Ｒとの間の最長距離を寸法ｄとし，前記第１トレンチ部群の各トレンチ部のピッチをトレンチピッチｐとし，前記第１トレンチ部群のトレンチ部の開口部の幅をトレンチ幅ｗとし，次の式（１）を満たすことを特徴とする絶縁ゲート型半導体装置。
    寸法ｄ＝（トレンチピッチｐ−トレンチ幅ｗ）／２ （１）
JP2005367140A 2005-12-20 2005-12-20 絶縁ゲート型半導体装置 Expired - Fee Related JP4735237B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2005367140A JP4735237B2 (ja) 2005-12-20 2005-12-20 絶縁ゲート型半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005367140A JP4735237B2 (ja) 2005-12-20 2005-12-20 絶縁ゲート型半導体装置

Publications (2)

Publication Number Publication Date
JP2007173411A true JP2007173411A (ja) 2007-07-05
JP4735237B2 JP4735237B2 (ja) 2011-07-27

Family

ID=38299584

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005367140A Expired - Fee Related JP4735237B2 (ja) 2005-12-20 2005-12-20 絶縁ゲート型半導体装置

Country Status (1)

Country Link
JP (1) JP4735237B2 (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009004655A (ja) * 2007-06-22 2009-01-08 Toyota Motor Corp 半導体装置
JP2010062361A (ja) * 2008-09-04 2010-03-18 Toyota Motor Corp 半導体装置
JP2011086746A (ja) * 2009-10-15 2011-04-28 Toyota Motor Corp 半導体装置
US9698221B2 (en) 2014-05-01 2017-07-04 Mitsubishi Electric Corporation Semiconductor device
US11264495B2 (en) 2018-03-15 2022-03-01 Fuji Electric Co., Ltd. Semiconductor device using regions between pads

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002203964A (ja) * 2000-12-28 2002-07-19 Hitachi Ltd 半導体装置及びその製造方法
JP2005327762A (ja) * 2004-05-12 2005-11-24 Toyota Motor Corp 絶縁ゲート型半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002203964A (ja) * 2000-12-28 2002-07-19 Hitachi Ltd 半導体装置及びその製造方法
JP2005327762A (ja) * 2004-05-12 2005-11-24 Toyota Motor Corp 絶縁ゲート型半導体装置

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009004655A (ja) * 2007-06-22 2009-01-08 Toyota Motor Corp 半導体装置
JP2010062361A (ja) * 2008-09-04 2010-03-18 Toyota Motor Corp 半導体装置
JP2011086746A (ja) * 2009-10-15 2011-04-28 Toyota Motor Corp 半導体装置
US9698221B2 (en) 2014-05-01 2017-07-04 Mitsubishi Electric Corporation Semiconductor device
US11264495B2 (en) 2018-03-15 2022-03-01 Fuji Electric Co., Ltd. Semiconductor device using regions between pads
US11817495B2 (en) 2018-03-15 2023-11-14 Fuji Electric Co., Ltd. Semiconductor device

Also Published As

Publication number Publication date
JP4735237B2 (ja) 2011-07-27

Similar Documents

Publication Publication Date Title
JP4453671B2 (ja) 絶縁ゲート型半導体装置およびその製造方法
JP6320545B2 (ja) 半導体装置
JP6299581B2 (ja) 半導体装置
JP7471267B2 (ja) 半導体装置
JP7059555B2 (ja) 半導体装置
JP4721653B2 (ja) 絶縁ゲート型半導体装置
US9972713B2 (en) Semiconductor device and method of manufacturing same
US7973363B2 (en) IGBT semiconductor device
JP6139355B2 (ja) 半導体装置
US10256229B2 (en) Semiconductor device and manufacturing method
US20140159107A1 (en) Semiconductor device
US9929265B1 (en) Semiconductor device
JP2010040973A (ja) 半導体装置およびその製造方法
JP2007173418A (ja) 半導体装置
JP2008135522A (ja) 半導体装置
JP4498796B2 (ja) 絶縁ゲート型半導体装置およびその製造方法
USRE48259E1 (en) Semiconductor device
JP2018060984A (ja) 半導体装置
JP4735237B2 (ja) 絶縁ゲート型半導体装置
US10141397B2 (en) Semiconductor device and method of manufacturing the same
US20220013666A1 (en) Semiconductor device
JP2006093457A (ja) 絶縁ゲート型半導体装置
JP2020123607A (ja) 半導体装置
US20240021670A1 (en) Power semiconductor device with an insulated trench gate electrode
US20230395710A1 (en) Semiconductor device and manufacturing method of semiconductor device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080320

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20101005

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101108

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110329

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110411

R151 Written notification of patent or utility model registration

Ref document number: 4735237

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140513

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees