CN105826202B - 半导体器件的制作方法和半导体器件 - Google Patents
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Abstract
本发明提供了一种半导体器件的制作方法和一种半导体器件，其中，所述半导体器件的制作方法，包括：在形成有外延层的衬底上依次形成栅氧化层和多晶硅层；对多晶硅层的第一区域和第二区域进行刻蚀，以形成第一栅极和第二栅极；通过所述第一区域和所述第二区域向所述外延层进行离子注入，依次形成P型阱区以及N型重掺杂区；在P型阱区以及N型重掺杂区的上方形成侧墙氧化层；在通过离子注入形成的P型重掺杂区的上方形成金属接触孔；在形成有金属接触孔的衬底的两个表面分别形成第一金属层和第二金属层，以得到半导体器件。通过本发明技术方案，实现了半导体器件以不同的开关速度控制电路的导通与断开的效果，满足了不同的半导体器件的设计需求。
Description
技术领域
本发明涉及半导体技术领域，具体而言，涉及一种半导体器件的制作方法和一种半导体器件。
背景技术
随着半导体技术的发展，半导体器件的应用变得越来越广泛，在相关技术中，半导体器件(如MOS管，即金属氧化物半导体晶体管)通常只有一个栅极控制电路的开启与关断，但是在实际应用中往往需要半导体器件以不同的开关速度控制电路的导通与断开。
因此，如何实现半导体器件能够以不同的开关速度控制电路的导通与断开成为亟待解决的技术问题。
发明内容
本发明正是基于上述技术问题至少之一，提出了一种新的半导体器件的制作方法，使得半导体器件能够以不同的开关速度控制电路的导通与断开，满足不同的半导体器件的设计需求。
有鉴于此，本发明提出了一种半导体器件的制作方法，包括：在形成有外延层的衬底上依次形成栅氧化层和多晶硅层；对所述多晶硅层的第一区域和第二区域进行刻蚀，以形成第一栅极和第二栅极；通过所述第一区域和所述第二区域向所述外延层进行离子注入，依次形成P型阱区以及N型重掺杂区；在所述P型阱区以及所述N型重掺杂区的上方形成侧墙氧化层；以所述侧墙氧化层为掩膜向所述P型阱区进行离子注入以形成P型重掺杂区，并在所述P型重掺杂区上方形成隔离层；在所述P型重掺杂区的上方形成金属接触孔；在形成有所述金属接触孔的衬底的两个表面分别形成第一金属层和第二金属层，以得到所述半导体器件。
在该技术方案中，通过对多晶硅层的第一区域和第二区域进行刻蚀，以形成开关速度不同的第一栅极和第二栅极，能够实现对栅极控制器件的不同速度的开启与关断操作，进而实现了半导体器件以不同的开关速度控制电路的导通与断开，满足不同的半导体器件的设计需求。具体地，如半导体器件为MOS器件，则根据本发明的制作工艺，可以实现在一个MOS器件上拥有两种不同的开关速度，在某些特殊领域应用中，可以用一颗MOS器件替代两颗MOS器件，大大节约芯片制造、封装、电路使用中的成本。其中，上述第一栅极包括开关速度较慢的带有Poly电阻的栅极，上述第二栅极为开关速度较快的普通MOS管栅极。
在上述技术方案中，优选地，所述第一区域和所述第二区域之间存在重叠区域。
在上述技术方案中，优选地，形成所述P型重掺杂区的工艺条件包括：注入剂量范围处于1E13/cm-3至1E20/cm-3之间的硼元素和/或镓元素，注入能量的范围处于30KeV至150KeV之间。
在上述技术方案中，优选地，形成所述N型重掺杂区的工艺条件包括：注入剂量范围处于1E13/cm-3至1E20/cm-3之间的氮、磷、砷中的一种或多种元素，注入能量的范围处于30KeV至150KeV之间。
在上述技术方案中，优选地，所述栅氧化层的厚度处于100埃至1000埃之间。
在上述技术方案中，优选地，所述多晶硅层的厚度处于1000埃至8000埃之间。
在上述技术方案中，优选地，所述第一金属层和第二金属层包括铝铜合金层。
在上述技术方案中，优选地，所述铝铜合金层的厚度处于3000埃至50000埃之间。
在上述技术方案中，优选地，所述栅氧化层的形成方法包括热氧化工艺。
根据本发明的第二方面，还提出了一种半导体器件，所述半导体器件采用如上述任一项技术方案中所述的半导体器件的制作方法制备而成。
通过以上技术方案，能够实现对栅极控制器件以不同速度进行开启与关断操作，进而实现了半导体器件以不同的开关速度控制电路的导通与断开，满足不同的半导体器件的设计需求。
附图说明
图1示出了根据本发明的一个实施例的半导体器件的制作方法的示意流程图；
图2至图12示出了根据本发明的一个实施例的半导体器件的制作流程的示意图；
图13A至图13E示出了根据本发明的一个实施例的半导体器件的制作版图的流程示意图。
其中，图2至图13E中的标号及其对应的结构名称为：
1 衬底，2 外延层，3 栅氧化层，4 多晶硅层，5 光刻胶，6 P型阱区，7 N型重掺杂区，8 第一栅极，9 P型重掺杂区，10 侧墙氧化层，11 隔离层，12 第一金属层，13 第二金属层，14 第二栅极，15 金属接触孔，16 氧化层，1301 第一栅极图形、1302 第二栅极图形、1303 第一金属层图形、1304 第二金属层图形。
具体实施方式
为了能够更清楚地理解本发明的上述目的、特征和优点，下面结合附图和具体实施方式对本发明进行进一步的详细描述。需要说明的是，在不冲突的情况下，本申请的实施例及实施例中的特征可以相互组合。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是，本发明还可以采用其他不同于在此描述的其他方式来实施，因此，本发明的保护范围并不受下面公开的具体实施例的限制。
图1示出了根据本发明的一个实施例的半导体器件的制作方法的示意流程图。
如图1所示，根据本发明的一个实施例的电容的制作方法，包括：步骤102，在形成有外延层的衬底上依次形成栅氧化层和多晶硅层；步骤104，对所述多晶硅层的第一区域和第二区域进行刻蚀，以形成第一栅极和第二栅极；步骤106，通过所述第一区域和所述第二区域向所述外延层进行离子注入，依次形成P型阱区以及N型重掺杂区；步骤108，在所述P型阱区以及所述N型重掺杂区的上方形成侧墙氧化层；步骤110，以所述侧墙氧化层为掩膜向所述P型阱区进行离子注入以形成P型重掺杂区，并在所述P型重掺杂区上方形成隔离层；步骤112，在所述P型重掺杂区的上方形成金属接触孔；步骤114，在形成有所述金属接触孔的衬底的两个表面分别形成第一金属层和第二金属层，以得到所述半导体器件。
在该技术方案中，通过对多晶硅层的第一区域和第二区域进行刻蚀，以形成开关速度不同的第一栅极和第二栅极，能够实现对栅极控制器件的不同速度的开启与关断操作，进而实现了半导体器件以不同的开关速度控制电路的导通与断开，满足不同的半导体器件的设计需求。具体地，如半导体器件为MOS器件，则根据本发明的制作工艺，可以实现在一个MOS器件上拥有两种不同的开关速度，在某些特殊领域应用中，可以用一颗MOS器件替代两颗MOS器件，大大节约芯片制造、封装、电路使用中的成本。其中，上述第一栅极包括开关速度较慢的带有Poly电阻的栅极，上述第二栅极为开关速度较快的普通MOS管栅极。
在上述技术方案中，优选地，所述第一区域和所述第二区域之间存在重叠区域。
在上述技术方案中，优选地，形成所述P型重掺杂区的工艺条件包括：注入剂量范围处于1E13/cm-3至1E20/cm-3之间的硼元素和/或镓元素，注入能量的范围处于30KeV至150KeV之间。
在上述技术方案中，优选地，形成所述N型重掺杂区的工艺条件包括：注入剂量范围处于1E13/cm-3至1E20/cm-3之间的氮、磷、砷中的一种或多种元素，注入能量的范围处于30KeV至150KeV之间。
在上述技术方案中，优选地，所述栅氧化层的厚度处于100埃至1000埃之间。
在上述技术方案中，优选地，所述多晶硅层的厚度处于1000埃至8000埃之间。
在上述技术方案中，优选地，所述第一金属层和第二金属层包括铝铜合金层。
在上述技术方案中，优选地，所述铝铜合金层的厚度处于3000埃至50000埃之间。
在上述技术方案中，优选地，所述栅氧化层的形成方法包括热氧化工艺。
根据本发明的第二方面，还提出了一种半导体器件，所述半导体器件采用如上述任一项技术方案中所述的半导体器件的制作方法制备而成。
下面结合图2至图13E对根据本发明的半导体器件的加工过程具体说明：
如图2所示，采用热氧化的工艺方法在形成有外延层2的衬底1上形成氧化层16。
如图3所示，去除衬底1上待用于半导体器件制备的区域的氧化层16，采用版图如图13A所示。
如图4所示，在上述去除氧化层16的衬底1上，采用化学气相淀积的工艺方法形成栅氧化层3和多晶硅层4，作为第一栅极8和第二栅极14的基底材料。通过对如图13B所示的版图中的第一栅极图形1301和第二栅极图形1302进行刻蚀，形成如图5所示的第一栅极8和第二栅极14。
如图5所示，在刻蚀形成第一栅极8和第二栅极14后，不去除用于第一栅极8和第二栅极14的光刻工艺的光刻胶5。
如图6所示，以光刻胶5为掩膜层，对外延层2进行离子注入以形成P型阱区6。
如图7所示，再次制备光刻图形，通过图形化的光刻胶5对P型阱区6进行离子注入以形成N型重掺杂区7，采用版图如图13C所示。
如图8所示，在衬底1上形成侧墙氧化层10，进行离子注入形成P型重掺杂区9。
如图9所示，在形成侧墙氧化层10的衬底1上形成隔离层11。
如图10所示，依次刻蚀隔离层11、侧墙氧化层10和栅氧化层3以形成金属接触孔15。采用版图如图13D所示，其中，第一栅极8的第一金属层图形1303与第二栅极14的第二金属层图形1304是不连通的。
如图11所示，在刻蚀出金属接触孔15的衬底1上形成第一金属层12，作为半导体器件的源极，采用版图如图13E所示。
如图12所示，在衬底1的背侧形成第二金属层13，作为半导体器件的漏极。
以上结合附图详细说明了本发明的技术方案，本发明提出了一种新的半导体器件的制作方法，能够实现对栅极控制器件的不同速度的开启与关断操作，进而实现了半导体器件以不同的开关速度控制电路的导通与断开，满足不同的半导体器件的设计需求。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种半导体器件的制作方法，其特征在于，包括：
在形成有外延层的衬底上依次形成栅氧化层和多晶硅层；
对所述多晶硅层的第一区域和第二区域进行刻蚀，以形成第一栅极和第二栅极；
通过所述第一区域和所述第二区域向所述外延层进行离子注入，依次形成P型阱区以及N型重掺杂区；
在所述P型阱区以及所述N型重掺杂区的上方形成侧墙氧化层；
以所述侧墙氧化层为掩膜向所述P型阱区进行离子注入以形成P型重掺杂区，并在所述P型重掺杂区上方形成隔离层；
在所述P型重掺杂区的上方形成金属接触孔；
在形成有所述金属接触孔的衬底的两个表面分别形成第一金属层和第二金属层，以得到所述半导体器件；
其中，所述第一栅极为具有Poly电阻的栅极，所述第二栅极为MOS管栅极；
所述第一栅极和第二栅极不连通。
2.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述第一区域和所述第二区域之间存在重叠区域。
3.根据权利要求1所述的半导体器件的制作方法，其特征在于，形成所述P型重掺杂区的工艺条件包括：注入剂量范围处于1E13/cm-3至1E20/cm-3之间的硼元素和/或镓元素，注入能量的范围处于30KeV至150KeV之间。
4.根据权利要求1所述的半导体器件的制作方法，其特征在于，形成所述N型重掺杂区的工艺条件包括：注入剂量范围处于1E13/cm-3至1E20/cm-3之间的氮、磷、砷中的一种或多种元素，注入能量的范围处于30KeV至150KeV之间。
5.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述栅氧化层的厚度处于100埃至1000埃之间。
6.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述多晶硅层的厚度处于1000埃至8000埃之间。
7.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述第一金属层和第二金属层包括铝铜合金层。
8.根据权利要求7所述的半导体器件的制作方法，其特征在于，所述铝铜合金层的厚度处于3000埃至50000埃之间。
9.根据权利要求1至8中任一项所述的半导体器件的制作方法，其特征在于，所述栅氧化层的形成方法包括热氧化工艺。
10.一种半导体器件，其特征在于，所述半导体器件采用如权利要求1至9中任一项所述的半导体器件的制作方法制备而成。
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| US5973361A (en) * | 1996-03-06 | 1999-10-26 | Magepower Semiconductor Corporation | DMOS transistors with diffusion merged body regions manufactured with reduced number of masks and enhanced ruggedness |
| CN103918084A (zh) * | 2011-11-02 | 2014-07-09 | 株式会社电装 | 半导体装置 |
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