KR101397334B1 - 트랜지스터, 반도체 디바이스, 및 이들의 제조 방법 - Google Patents

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Abstract

트랜지스터들, 반도체 디바이스들 및 이들의 제조 방법들이 개시된다. 일 실시예에서, 반도체 디바이스를 제조하는 방법은 워크피스 위에 트랜지스터를 형성하는 단계를 포함한다. 상기 트랜지스터는 원소 족 III-V 물질로 이루어진 희생 게이트 물질을 포함한다. 이 방법은 Me-III-V 컴파운드 물질로 이루어진 트랜지스터의 게이트가 형성되도록, 금속(Me)을 상기 희생 게이트 물질의 원소 족 III-V 물질과 결합하는 단계를 포함한다.

Description

트랜지스터, 반도체 디바이스, 및 이들의 제조 방법{Transistors, Semiconductor Devices, and Methods of Manufacture Thereof}
관련 출원들의 상호 참조
본 출원은 다음의 공동 계류중이며, 공동으로 양도된 미국 특허출원들인, 2012년 7월 6일자 미국 특허출원 번호 13/542,860 (발명 명칭: 금속 컨택들을 갖는 III-V 컴파운드 반도체 디바이스 및 이의 제조 방법") 및 2012년 5월 9일자 미국 특허출원 번호 13/467,133(발명 명칭: 도펀트층을 갖는 III-V 컴파운드 반도체 디바이스 및 이의 제조방법)의 우선권을 주장하며, 이들 출원은 참조로서 그 전체 내용이 여기에 통합된다.
반도체 디바이스들은 예컨대, 퍼스널 컴퓨터, 셀룰러 폰, 디지탈 카메라 및 기타 전자 장비들과 같은 그러한 다양한 전자 어플리케이션들에 사용된다. 반도체 디바이스들은 전형적으로, 반도체 기판 위에 절연 또는 유전 물질층들, 도전성 물질층들 및 반도전성 물질층을 순차적으로 증착하고, 그 위에 회로 컴포넌트들 및 요소들을 형성하기 위해 리쏘그래피를 이용하여 다양한 물질층들을 패터닝함으로써 제조된다.
반도체 산업은 보다 많은 컴포넌트들이 주어진 영역에 집적될 수 있도록 하는 최소 피쳐 사이즈에서의 계속적인 감소에 의해 다양한 전자 컴포넌트들(예컨대, 트랜지스터들, 다이오드들, 저항들, 커패시터들 등)의 집적도를 계속 향상시키고 있다. 더욱 소형화되는 이들 전자 컴포넌트들은 반도체 디바이스들에 대한 제조 공정 흐름들에 도전과제를 부여할 수 있다.
트랜지스터들은 전자 시스템들 및 집적 회로들(ICs)의 근본적 빌딩 블럭인 요소들이다. 트랜지스터들은 일반적으로, 증폭, 전자 파워의 스위칭 및 기타 동작들의 수행을 위해 반도체 디바이스들에서 사용된다. 트랜지스터들의 최근의 어떤 설계들에는 통상적인 상보형 금속 산화물 반도체 (CMOS) 디바이스들에 비해 저전압 동작, 증대된 속도 및 감소된 전력 소산을 갖는 높은 전자 이동도 트랜지스터들(HEMTs) 및 복수의 게이트를 갖는 수직 트랜지스터들이 포함된다.
트랜지스터, 반도체 디바이스 및 이들의 제조 방법이 개시된다.
일 실시예에서, 반도체 디바이스를 제조하는 방법은 워크피스 위에 트랜지스터를 형성하는 단계를 포함한다. 상기 트랜지스터는 원소 족 III-V 물질로 이루어진 희생 게이트 물질을 포함한다. 이 방법은 Me-III-V 컴파운드 물질로 이루어진 트랜지스터의 게이트가 형성되도록, 금속(Me)을 상기 희생 게이트 물질의 원소 족 III-V 물질과 결합하는 단계를 포함한다.
본 발명에 따라 트랜지스터, 반도체 디바이스, 및 이들의 제조 방법을 제공할 수 있다.
본 발명과 그 이점의 더욱 완벽한 이해를 위해 첨부된 도면을 참조하여 하기에 본 발명을 설명한다.
도 1 내지 11은 본 발명의 일부 실시예들에 따른 반도체 디바이스의 트랜지스터를 제조하는 방법의 단면도들을 보인 것으로서, 여기서 게이트, 소오스, 및 드레인은 금속 원소 족 III-V (Me-III-V) 컴파운드 물질들로 구성된다.
도 12는 일부 실시예들에 따른 반도체 디바이스의 트랜지스터의 단면도이다.
도 13 내지 19는 일부 실시예들에 따른 반도체 디바이스의 트랜지스터의 제조방법을 도시하는 단면도이다.
도 20은 일부 실시예들에 따른 수직 트랜지스터의 소오스, 드레인 및 게이트에 배치된 신규한 금속 원소 족 III-V (Me-III-V) 컴파운드 물질들을 포함하는 수직 트랜지스터의 단면도이다.
도 21은 일부 실시예들에 따른 트랜지스터의 제조 방법의 흐름도이다.
달리 언급이 없는 한, 각기 다른 도면에서 사용되는 대응 번호와 부호들은 일반적으로 대응하는 부분을 나타낸다. 도면들은 실시예들의 관련 양상들(aspects)을 명확히 나타내도록 도시되었으며, 반드시 일정 비율로 도시된 것은 아니다.
본 발명의 실시예들의 구성 및 실시가 하기에 상세히 기술된다. 그러나 본 발명의 개시 내용은 광범위하게 다양한 특정한 정황에서 구현될 수 있는 적용 가능한 많은 발명적 개념을 제공함을 인식해야 한다. 여기서 논의되는 특정 실시예들은 발명을 구성 및 실시하기 위한 특정한 방식들에 대한 단순한 예시일 뿐, 발명의 범위를 한정하지 않는다.
본 발명의 실시예들은 반도체 디바이스의 제조에 관한 것으로, 신규한 트랜지스터, 반도체 디바이스 및 이들의 제조 방법이 여기에 설명된다. 원소 족 III-V 컴파운드 물질을 포함하는 트랜지스터들이 개시된다. 원소 족 III 물질들은 원소 주기율표에서 B, Al, Ga, In, 및 Tl 등의 물질을 포함한다. 원소 족 V 물질들은 원소 주기율표에서 N, P, As, Sb, 및 Bi 등의 물질을 포함한다. 원소 족 III 및 V 물질들은 또한 각각 원소 족 III 및 V로부터의 다른 원소들을 포함할 수도 있다.
도 1 내지 11은 본 발명의 일부 실시예들에 따른 반도체 디바이스(100)의 트랜지스터(130)(도 11 참조)를 제조하는 방법의 단면도들을 보인 것으로서, 게이트(120)와 소오스 및 드레인 영역들(122)은 금속 원소 족 III-V(Me-III-V) 컴파운드 물질을 포함한다. 원소 족 III 및 V 물질들은 원소 주기율표의 원소 족 III으로부터 적어도 하나의 원소를 포함한다. 금속 원소 족 III-V 물질들의 원소 족 III으로부터의 적어도 하나의 원소는 원소 주기율표의 원소 족 V로부터의 적어도 하나의 원소와 결합된다.
먼저, InAs n-채널 전계 효과 트랜지스터(NFET)로 구성된 트랜지스터(130)를 제조하는 제조공정 흐름이 도 1 내지 11을 참조로 하여 설명된다. 도 1은 트랜지스터(130)를 형성하는데 이용되는 워크피스(102)위에 배치된 물질 스택(104, 106, 108, 110, 112, 및 114)을 보인 것으로서, 이에 대해서는 하기에 더 설명한다. 어떤 실시예들에서, 물질 스택(104, 106, 108, 110, 112, 및 114)의 다양한 물질들 및 후속해서 증착되는 물질들이 분자빔 에피텍시(MBE), 화학 증기 증착(CVD), 플라즈마 증강 CVD (PECVD), 금속 유기 CVD (MOCVD), 원자 층 증착 (ALD), 혹은 다른 방법들을 이용하여 워크피스(102)에 각각 형성되는바, 이에 대해서는 하기에 설명하기로 한다. 어떤 실시예들에서, 반도체 디바이스(100)는 상보형 금속 산화물 반도체 (CMOS) 디바이스 또는 다른 타입의 디바이스들로 구성된다.
워크피스(102)는 실리콘 또는 다른 반도체 물질로 이루어진 반도체 기판을 포함하며, 예컨대 절연층으로 덮힌다. 워크피스(102)는 또한, 다른 능동 컴포넌트들 혹은 회로들(미도시)을 포함한다. 워크피스(102)는 예컨대 단결정 실리콘 위에 실리콘 산화물을 포함한다. 워크피스(102)는 어떤 실시예들에서 Si 혹은, InAs 또는 GaSb와 같은 그러한 컴파운드 반도체로 이루어진다. 대안적으로, 워크피스(102)는 다른 물질들로 이루어질 수도 있다.
템플릿 층(104)이 역시 도 1에 보인 바와 같이 워크피스(102) 위에 형성된다. 템플릿 층(104)은 어떤 실시예들에서 원소 족 III-V 컴파운드 반도체 물질로 이루어진 버퍼 층을 구성한다. 템플릿 층(104)은 예컨대 InAs 또는 GaSb로 구성된다. 템플릿 층(104)은 예컨대 약 200nm의 두께로 이루어진다. 대안적으로, 템플릿 층(104)은 다른 물질들 및 치수들로 이루어질 수도 있다.
절연 물질(106)이 템플릿 층(104)위에 형성된다. 절연 물질(106)은 어떤 실시예들에서 템플릿 층(104)에 대해서 전술한 바와 같이 원소 족 III-V 컴파운드 반도체 물질로 이루어진다. 절연 물질(106)은 예컨대 약 100nm의 두께를 갖는 AlAsSb로 이루어진 와이드 밴드갭 절연체를 구성한다. 대안적으로, 절연 물질(106)은 다른 물질들 및 치수들로 이루어질 수도 있다.
채널 물질(108)이 절연 물질(106) 위에 형성된다. 채널 물질(108)의 일부분은 나중에 트랜지스터(130)의 채널로서 기능을 한다. 채널 물질(108)의 다른 부분들은 어떤 실시예들에서 트랜지스터(130)의 소오스 및 드레인 영역들(122) (도 9 참조)을 형성하는데 이용되는 희생 물질로서 기능을 하게 된다. 채널 물질(108)은 어떤 실시예들에서 원소 족 III-V 컴파운드 반도체 물질로 이루어진다. 채널 물질(108)은 예컨대 대략 4nm 내지 20nm 두께를 갖는 InAs로 이루어진다. 대안적으로, 채널 물질(108)은 다른 물질들 및 치수들로 이루어질 수도 있다.
다시 도 1을 참조하면, 장벽 물질(110)이 채널 물질(108) 위에 형성된다. 장벽 물질(110)의 일부분은 트랜지스터(130)의 장벽으로서 기능을 하게 된다. 장벽 물질(11)은 와이드 밴드갭 장벽을 구성하며, 트랜지스터(130)의 채널과 게이트(120)(도 9 참조)사이의 장벽으로서 기능을 한다. 장벽 물질(110)은 어떤 실시예들에서 실리콘 이산화물인, HfO2, Ga2O3, ZnTeSe, 또는 이들의 조합 혹은 복수의 층들의 k값보다 큰 k값을 갖는 높은 유전 상수(k)의 유전물질로 구성된다. 장벽 물질(110)은 예컨대 약 1nm 내지 10nm의 두께를 갖는다. 대안적으로, 장벽 물질(110)은 다른 물질들 및 치수들로 이루어질 수도 있다.
제1 희생 게이트 물질(112)이 장벽 물질(110) 위에 형성된다. 어떤 실시예들에 따르면, 제1 희생 게이트 물질(112)은 원소 족 III-V 물질로 구성된다. 제1 희생 게이트 물질(112)은 일 예로서, 두께가 약 10nm 내지 100nm인 InGaAs 또는 InAs와 같은 그러한 반도전성 물질로 구성된다. 대안적으로, 제1 희생 게이트 물질(112)은 다른 물질들 및 치수들로 이루어질 수도 있다.
제2 희생 게이트 물질(114)이 제1 희생 게이트 물질(112) 위에 형성된다. 제2 희생 게이트 물질(114)은 어떤 실시예들에서 반도전성 물질로 이루어진다. 제2 희생 게이트 물질(114)은 어떤 실시예들에서 예컨대 폴리 실리콘으로 이루어진다. 제2 희생 게이트 물질(114)은 어떤 실시예들에서 예컨대 약 40nm 내지 100nm의 두께로 이루어진다. 대안적으로, 제2 희생 게이트 물질(114)은 다른 물질들 및 치수들로 이루어질 수도 있다.
제2 희생 게이트 물질(114)은 도 2에 보인 바와 같이 패터닝된다. 패터닝된 제2 희생 게이트 물질(114)의 형상은 트랜지스터(130)의 게이트(120)를 위한 원하는 형상, 예컨대 정면도에서 직사각형으로 이루어진다. 대안적으로, 패터닝된 제2 희생 게이트 물질(114)은 다른 형상들로 이루어질 수도 있다. 제2 희생 게이트 물질(114)은 리쏘그래피를 이용, 제2 희생 게이트 물질(114) 위에 포토레지스트층(미도시)을 형성하고, 위에 원하는 패턴을 리쏘그래피 마스크로부터 반사되거나 이를 통해 전송된 광 또는 에너지로 상기 포토레지스트층을 노광하고, 그리고 상기 포토레지스트 층을 현상함으로써 패터닝된다. 포토레지스트 층의 부분들은 애싱 또는 에칭되고, 이 포토레지스트 층은 제2 희생 게이트 물질(114) 제2 희생 게이트 물질(114)의 패터닝시 에칭 마스크로서 이용된다. 대안적으로, 제2 희생 게이트 물질(114)은 직접 패터닝될 수도 있다.
이후, 제1 희생 게이트 물질(112)이 도 3에 보인 바와 같이 패터닝된다. 제1 희생 게이트 물질(112)은 어떤 실시예들에서 예컨대 선택적인 에칭 공정을 이용하여 에칭된다. 대안적으로 다른 타입의 에칭 공정들이 또한 이용될 수도 있다. 이후, 장벽 물질(110)이 도 4에 보인 바와 같이 패터닝된다. 어떤 실시예들에서, 장벽 물질(110)이 선택적 에칭 공정을 이용하여 에칭되지만, 대안적으로 다른 타입의 에칭 공정들이 또한 이용될 수도 있다. 제1 희생 게이트 물질(112) 및 장벽 물질(110)은 예컨대 각각의 에칭 공정 후 제2 희생 게이트 물질(114)과 실질적으로 동일한 형상으로 이루어진다. 남아 있는 장벽 물질(110)은 트랜지스터(130)의 장벽(110)으로서 기능을 한다. 제1 희생 게이트 물질(112)이 Me-III-V 컴파운드 물질로 이루어진 트랜지스터(130)의 신규한 게이트(120)를 형성하는데 이용되는바, 이에 대해서 더 설명하기로 한다.
주목할 사항으로서, 다양한 물질층들을 위한 특별한 에칭 화학물들에 대해서는 상세히 설명하지 않는다. 에칭되는 물질의 타입에 따라 다양한 층들에 대해 에칭 화학물들이 이용되는바, 이는 예컨대 당업자에게 익숙하다.
이후, 도 5에 보인 바와 같이, 스페이서 물질(116)이 패터닝된 제2 희생 게이트 물질(114), 패터닝된 제1 희생 게이트 물질(112) 및 패터닝된 장벽 물질(110)위에 형성된다. 스페이서 물질(116)은 예컨대 두께가 약 4nm 내지 40nm인 SiO2, Si3N4, 또는 이들의 조합 혹은 복수의 층들로 이루어진다. 대안적으로, 스페이서 물질(116)은 다른 물질들 및 치수들로 이루어질 수도 있다.
스페이서 물질(116)이 도 6에 보인 바와 같이, 패터닝된 제2 희생 게이트 물질(114)의 측벽들 상에, 패터닝된 제1 희생 게이트 물질(112)의 측벽들 상에, 및 패터닝된 장벽 물질(110)의 측벽들 상에 측벽 스페이서들을 형성하도록 패터닝된다. 스페이서 물질(116)에 대한 에칭 공정은 예컨대 패터닝된 제2 희생 게이트 물질(114), 패터닝된 제1 희생 게이트 물질(112), 및 패터닝된 장벽 물질(110)의 측벽들 상에서의 스페이서 물질(116)의 제거에 대하여, 제2 희생 게이트 물질(112) 및 채널 물질(108)의 상부 표면으로부터 스페이서 물질(116)을 더욱 제거하도록된 이방성 에칭 공정으로 이루어진다.
이후, 도 7에 보인 바와 같이, 제2 희생 게이트 물질(114)이 제거되어, 제1 희생 게이트 물질(112)의 상부 표면을 노출시킨다.
금속 층(118)이 도 8에 보인 바와 같이, 채널 물질(108), 측벽 스페이서들(116), 및 제1 희생 게이트 물질(112)의 상부 표면 위에 형성된다. 금속 층(118)은 금속(Me)으로 이루어진다. 금속 층(118)은 어떤 실시예들에서 Ni, Pt, Pd, Co, 또는 이들이 조합 혹은 복수의 층들로 구성된다. 금속 층(118)은 예컨대 약 5nm 내지 200nm의 두께로 이루어진다. 대안적으로, 금속 층(118)은 다른 물질들 및 치수들로 이루어질 수도 있다.
이후, 워크피스(102)가 도 9에 보인 바와 같이 가열된다. 워크피스(102)는 어떤 실시예들에서 어닐 공정을 이용하여 가열되지만, 대안적으로, 워크피스(102)를 가열하는 다른 방법들이 이용될 수도 있다. 워크피스(102)는 어떤 실시예들에서 약 250℃ 내지 500℃의 온도로 가열되지만, 대안적으로, 다른 온도들이 이용될 수도 있다. 어닐 공정은 예컨대 단일 단계의 공정으로 이루어지거나 혹은 2개 이상의 온도에서 복수 단계의 공정으로 이루어진다.
워크피스(102)의 가열은 도 9에 보인 바와 같이, 금속 층(118)에 있는 금속(Me)이 제1 희생 게이트 물질(112)의 물질과 결합하여, Me-III-V 컴파운드 물질로 이루어진 게이트(120)가 형성되게 한다. 게이트(120)의 Me-III-V 컴파운드 물질은 어떤 실시예들에서, Me-InGaAs 또는 Me-InAs로 이루어진다.
워크피스(102)의 가열은 또한, 금속 층(118)에 있는 금속(Me)이 채널 물질(108)의 물질과 결합하여, Me-III-V 컴파운드 물질로 이루어진 소오스 영역 및 드레인 영역(122)이 형성되게 한다. 소오스 영역 및 드레인 영역(122)의 Me-III-V 컴파운드 물질은 어떤 실시예들에서 Me-InAs로 이루어진다. 장벽(110) 아래에 배치된 비반응 채널 물질(108)은 트랜지스터(130)의 채널(108)을 구성한다. 금속층(118)의 금속이 Ni로 이루어진 어떤 실시예들에서. 게이트(120)는 Ni-III-V 컴파운드 물질로 완전히 변환 (니켈화(nickelided)되고, 게이트(120)는 예컨대 Ni-InGaAs 또는 Ni-InAs로 이루어진다. 어닐 공정 후 게이트(120)와, 소오스 및 드레인 영역들(122)의 Me-III-V 컴파운드 물질들은 어떤 실시예들에서, 다른 예로서 결정 금속 물질로 이루어진다. 대안적으로, 게이트(120)와 소오스 및 드레인 영역들(122)의 물질들은 제1 희생 게이트 물질(112) 및 채널 물질(108)의 물질들에 따라 다른 물질들로 이루어질 수도 있다.
어닐 공정은 어떤 실시예들에서, 금속층(118)의 금속(Me)이 장벽(110) 내로 확산되기전 중지된다.
이후, 도 10에 보인 바와 같이 금속층(118)이 제거되고, 측벽 스페이서들이 화학 기계적 폴리싱 (CMP) 공정들을 이용하여 평탄화된다. 게이트(120), 장벽(110), 채널(108)과 소오스 및 드레인 영역들(122)로 이루어진 트랜지스터(130)가 형성된다. 게이트 컨택(124)이 게이트(120)에 결합되고, 소오스 및 드레인 컨택들(126)이 각각 소오스 및 드레인 영역들(122)에 결합된다. 컨택들(124 및 126)은 어떤 실시예들에서 예컨대, 텅스텐(W) 및 티타늄 질화물(TiN)로 이루어지지만 대안적으로 다른 물질로 이루어질 수도 있다. 컨택들(124 및 126)은 도 11에 보인 바와 같이, 후속적으로 증착되는 절연 물질 층(128)내에 형성된다.
한 예로서, 제1 절연 물질 층(128a)이 도 9에 보인 바와 같이, 금속 층(119)의 제거 후 측벽 스페이서들(116) 위에 형성되고, 제1 절연 물질 층(128a) 및 측벽 스페이서들(116)이 게이트(120)의 상부 표면에 이를 때까지 CMP 공정을 이용하여 평탄화된다. 그후, 제2 절연 물질 층(128b)이 제1 절연 물질 층(128a)과, 게이트(120) 및 측벽 스페이서들(116)의 노출된 상부 표면들 위에 형성된다. 그후, 제1 및 제2 절연 물질 층들(128a 및 128b)이 리쏘그래피를 이용하여 패터닝되고, 그후, 다마신 공정을 이용하여 도전성 물질이 제1 및 제2 절연 물질 층들(128a 및 128b)로 이루어진 패터닝된 절연 물질 층(128)위에 형성된다. 그후, 임의의 과잉의 도전성 물질도 또다른 CMP 공정을 이용하여 제거되고, 절연 물질 층(128)내에 컨택들(124 및 126)이 배치되게 하여, 도 11에 보인 바와 같은 구조를 형성하게 된다. 대안적으로, 도전성 물질은 게이트(120)와 소오스 및 드레인 영역들(122)에 도금(plate)되어 컨택들(124 및 126)을 형성하게 되며, 다른 예로서 추가적인 CMP 공정이 요구되지 않는다.
대안적으로, 컨택들(124 및 126)은 예컨대, 참조로서 본 명세서에 통합된 2012년 7월 6일자 출원된 미국 특허 출원번호 13/542,860 (발명 명칭: 금속 컨택들을 갖는 III-V 컴파운드 반도체 디바이스 및 이의 제조 방법)에 기재된 물질들 및 방법들을 이용하여 형성될 수도 있다.
도 1 내지 11을 참조로 하여 전술한 실시예들에서, InAs NFET 디바이스를 위한 다양한 물질 층들의 물질들의 예들이 보여졌다. 표 1은 예들로서 및 어떤 실시예들에 따른 다양한 트랜지스터 물질 시스템들을 위한 여기에 설명된 트랜지스터들(130)를 위해 이용될 수 있는 물질들의 조합을 보인 것이다. 대안적으로는, 다 양한 요소들에 대해 다른 물질들의 조합이 이용될 수도 있다.
원소번호. 물질 체계 InAs (NFET) InP (NFET) III-Sb (PFET)
102 워크피스 Si, InAs, 또는 GaSb Si, InP Si, InAs, 또는 GaSb
104 템플릿 층 InAs 또는 GaSb InP InAs 또는 GaSb
106 절연 물질 AlAsSb InAlAs AlAsSb
108 채널 InAs InGaAs 또는
InAs		 InGaSb 또는
InAsSb
110 장벽 높은-K 물질, HfO2, ZrO2, Al2O3, Ga2O3, 또는 ZnTeSe
112 제1 희생 게이트 물질 InGaAs 또는 InAs InGaAs 또는 InAs InGaAs 또는 InAs
114 제2 희생 게이트 물질 폴리실리콘
116 측벽 스페이서들 SiO2 또는 Si3N4
118 금속(Me)을 포함하는 금속층 Ni, Pt, Pd 또는 Co
120 게이트 물질 Me-InGaAs 또는
Me-InAs		 Me-InGaAs 또는
Me-InAs		 Me-InGaAs 또는
Me-InAs
122,
122',또는
122"		 소오스 영역 및 드레인 영역 물질 Me-InAs Me-InGaAs 또는
Me-InAs		 Me-InAs
다른 예로서, 도 1 내지 11에 대해 기술한 제조공정 흐름은 InP NFET 디바이스를 제조하는데 이용될 수 있다. 다양한 물질 층들에 대한 일부 물질들이 도 1 내지 11에 보인 공정 흐름을 이용하여 InP NFET 디바이스를 위한 물질들의 시스템에 대해 표 1에 열거된다. 대안으로서 다른 물질이 사용될 수 있다.
표 1은 또한, III-Sb PFET 디바이스를 제조하는데 이용될 수 있는 다양한 요소 번호들에 대한 예시적인 물질들을 열거한다. 도 12는 어떤 실시예들에 따른 반도체 디바이스(100)의 III-Sb PFET로 이루어지는 트랜지스터(130)의 단면도로서, 소오스 및 드레인 영역들(122')은 이전 실시예들에서 설명한 바와 같은 채널 물질(108)로부터는 형성되지 않는다. 대신에, 채널 물질(108)은 컴파운드 물질을 형성하지 않거나 혹은 도 9에 보인 금속 층(118)의 금속(Me)과 결합하지 않는 물질로 이루어진다.
금속 층(118)이 증착되기 전, Me-III-V 컴파운드 물질로 이루어진 소오스 및 드레인 영역들(122')을 형성하기 위해, 금속 층(118a)의 금속(Me)와 결합하는 III-V 물질(131)이 도 12에서 점선으로 보인 바와 같이 노출된 채널 물질(108) 위에 형성된다. III-V 물질(131)은 어떤 실시예들에서 예컨대 선택적 에피텍셜 성장 공정을 이용하여 성장될 수 있다. 채널 물질(108)은 에피텍셜 성장 공정 전에 리세스되거나, 혹은 에피텍셜 성장 공정 전에 리세스되지 않을 수도 있다. III-V 물질(131)은 예컨대 어떤 실시예들에서 InAs로 이루어진다. 대안적으로, III-V 물질(131)은 다른 방법들을 이용하여 형성되는 다른 물질들로 이루어질 수도 있다.
어떤 실시예들에서, 상기 III-V 물질(131)의 증착 또는 형성 공정은 측벽 스페이서들 혹은 제1 희생 게이트 물질(112)의 상부 표면 위에 III-V 물질(131)을 형성하도록 되어 있지는 않다. 다른 실시예들에서는, 소량의 III-V 물질 131이 또한, 제1 희생 게이트 물질(112)의 상부 표면에 형성될 수도 있다(미도시). 이후, 도 8 내지 10에 보인 실시예들을 참조로 하여 설명한 제조 공정 흐름이 수행되어, 도 12에 보인 트랜지스터(130)를 형성한다. 도 19에 보인 바와 같이, 반도체 디바이스(100) 위에 금속 층(118)이 형성되고 워크피스(102)가 가열된 후, III-V 물질(131)이 금속 층(118)의 금속(Me)과 결합하고 Me-III-V 컴파운드 물질로 이루어진 소오스 및 드레인 영역들(122')을 형성한다. III-V 물질(131)이 InAs로 이루어진 실시예들에서, 소오스 및 드레인 영역(122')은 예컨대, Me-InAs로 이루어진다. 대안적으로, 소오스 및 드레인 영역들(122')은 다른 물질들로 이루어질 수도 있다.
도 13 내지 19는 어떤 실시예들에 따른 반도체 디바이스(100)의 트랜지스터(130)를 제조하는 방법을 도시하는 단면도이다. 이들 실시예들에서, 상기 장벽 물질(110)은 측벽 스페이서들(116)의 형성, 제2 희생 게이트 물질(114)의 제거, 금속층의 형성, 워크피스(102)의 가열, 및 금속 층의 형성이 끝난 후에 패터닝된다.
도 13은 패터닝된 후의 상기 제1 및 제2 희생 게이트 물질들(112 및 114)을 도시한 것이다. 도 5 및 6과 그리고 도 14에서 설명한 바와 같이, 제1 및 제2 희생 게이트 물질들(112 및 114)의 측벽들 위에 측벽 스페이서들(116)이 형성된다. 도 15에 보인 바와 같이, 상기 제2 희생 게이트 물질(114)이 제거된다. 도 16에 보인 바와 같이, 금속 층(118)이 장벽 물질(110), 측벽 스페이서들(116) 및 제1 희생 게이트 물질(112)의 상부 표면 위에 형성된다. 또한 도 16에 보인 바와 같이, 상기 워크피스(102)를 가열하여, 금속 층(118)의 금속(Me)이 제1 희생 게이트 물질(112)과 결합되어 Me-III-V 컴파운드 물질로 이루어진 게이트(120)가 형성되게 한다. 또한 도 16에 보인 바와 같이, 상기 장벽 물질(110)은 가열시 상기 금속 층(118)과 반응하거나 이와 결합하지 않도록 되어있어 영향을 받지 않은 상태로 있게 된다.
상기 금속 층(118)은 도 17에 보인 바와 같이 제거된다. 그 후, 상기 장벽 물질(110)은 도 18에 보인 바와 같이, 예컨대 선택적 에칭 공정 또는 다른 에칭 공정을 이용하여 패터닝된다. 게이트(120) 및 측벽 스페이서들(116) 아래에 남아있는 장벽 물질(110)은 트랜지스터(130)의 장벽(110)을 구성한다. 그후, 반도체 채널(108)에 결합되는 컨택들이 형성된다. 어떤 실시예들에서, 상기 트랜지스터(130)는 산화물층(미도시)으로 덮힌다. 리쏘그래피 및 건조 식각 공정에 의해 홀들(holes)이 산화물층에 형성되고, 후속해서 이 홀들이 예컨대 다마신 공정을 이용하여 컨택 금속으로 충진된다. 상기 산화물층에서 정지하고 TiN 또는 W와 같은 그러한 물질로 이루어진 컨택 플러그들(124, 126)이 상기 산화물층에 형성되게 하는 CMP 공정이 이용된다. 어떤 실시예들에서, 상기 홀들을 컨택 금속으로 충진하기 전에, (Pt, Ni, Ti, 또는 Au와 같은 그러한) 금속의 (예컨대, 약 4nm 내지 10nm의) 박막층이 증착된다. 어떤 실시예들에서, 도 19에 보인 바와 같이, 상기 금속을 상기 소오스 및 드레인 영역들(122')내로 확산시켜, 컨택 플러그들(126) 및 상기 채널(108) 사이의 저항을 낮추고 상기 소오스 및 드레인 영역들(122")로 이루어지는 내부확산된(in-diffused) 컨택 영역들을 형성시키기 위해 열적 어닐링 공정이 이용된다. III-V 물질(122")은 트랜지스터(130)의 소오스 및 드레인 영역들(122") 및 내부확산된(in-diffused) 금속 원자들을 구성한다. 상기 확산 금속은 예로서, Ni, Pt, Pd, Co, Pd, Au, 또는 이들의 조합으로 이루어진다. 대안적으로, 상기 확산 금속은 다른 물질들로 이루어질 수도 있다.
본 발명의 실시예들은 또한, 수직 트랜지스터들에서도 실시된다. 예컨대, 도 20은 어떤 실시예들에 따른 수직 트랜지스터(140)의 소오스(122) 및 드레인(144) 영역들과 게이트들(120)에 배치된 본 명세서에서 설명하는 신규한 금속 원소족 III-V 컴파운드 물질들을 포함하는 반도체 디바이스(100)의 단면도이다. 상기 트랜지스터(140)는 워크피스(102)로부터 연장되는 수직 배선(142)을 포함하는 수직 트랜지스터(140)를 포함하며, 여기서 상기 게이트(120)는 상기 배선(142)의 측부에서 상기 배선(142) 주위에 배치되는 Me-III-V 컴파운드 물질로 이루어진다. 수직 트랜지스터(140)의 배선(142)은 어떤 실시예들에서, 워크피스(102)의 표면으로부터 약 40nm 내지 400 nm 만큼 수직으로 연장되는 약 4nm 내지 40nm의 두께를 갖는다. 상기 배선(142)은 반도체 물질로 이루어지며, 어떤 실시예들에서는 예컨대 InAs로 이루어진다. 대안적으로는, 상기 배선 142은 다른 치수들 및 물질들로 이루어질 수도 있다. (도 16에 보인 금속층 (118)과 같은 그러한) 금속 층(118)이 게이트들(112)과 소오스 및 드레인 영역(102 및 144) 위에 형성되며, 워크피스(102) 가 게이트들(120)과 그리고 어떤 실시예에 따라 Me-III-V 컴파운드 물질로 이루어진 소오스 및 드레인 영역들(122 및 144)을 형성하도록 어닐링된다. 이전 실시예들에 대해 설명된 상기 소오스 및 드레인 영역들(122'및 122")은 대안적으로 수직 트랜지스터 (140)에 대해서도 형성될 수도 있다. 어떤 실시예들에서, 배선(142)이 기판(102)상에 성장된다. 어떤 실시예들에서, 상기 기판(102)은 InAs으로 이루어지고, 소오스 영역(122)은 Me-InAs으로 이루어진다. 다른 실시예들에서, 상기 기판(102)은 Si로 이루어지고, 상기 소오스 영역(122_)은 다른 예로서, 실리사이드 즉, Me-Si 컴파운드 (예컨대, NiSi or Ni2Si)로 이루어진다.
도 21은 도 13 내지 19에 도시된 어떤 실시예들에 따른 트랜지스터(130)의 제조 방법의 흐름도(150)이다. 단계 152에서, 채널 물질(108)이 워크피스(102)위에 형성된다. 단계 154에서, 장벽 물질(110)이 상기 채널 물질(108) 위에 형성된다. 단계 156에서, 원소 족 III-V 물질로 이루어진 제1 희생 게이트 물질(112)이 상기 장벽 물질 위에 형성된다. 단계 158에서, 제2 희생 게이트 물질(114)이 상기 제1 희생 게이트 물질(112) 위에 형성된다. 단계 160에서, 상기 제2 희생 게이트 물질(114) 및 제1 희생 게이트 물질(112)이 패터닝된다. 단계 162에서, 측벽 스페이서들(116)이 상기 제2 희생 게이트 물질(114) 및 제1 희생 게이트 물질의 측벽들 위에 형성된다. 단계 164에서, 제2 희생 게이트 물질(114)이 제거된다. 단계 166에서, 금속 층(118)이 상기 장벽 물질(110), 상기 측벽 스페이서들(116, 및 상기 제1 희생 게이트 물질(112)위에 형성된다. 단계 168에서, 상기 워크피스(102)가 금속층(118)의 금속(Me)을 제1 희생 게이트 물질(112)의 원소 족 III-V 물질과 결합하여 Me-III-V 컴파운드 물질로 이루어진 게이트(120)를 형성하도록 가열된다. 단계(170)에서, 금속 층(118)이 제거되고, 단계 172에서, 장벽 물질(110)이 패터닝된다. 단계 174에서, 소오스 영역 및 드레인 영역(122)이 형성된다.
본 발명의 어떤 실시예들은 참고로 본 명세서에 통합된 2012년 5월 9일자로 출원된 미국 특허출원번호 13/467,133 (발명 명칭: 도펀트 층을 갖는 III-V 컴파운드 반도체 디바이스 및 이의 제조방법)과 결합 가능하다. 이들 실시예에서, 금속층(118)을 증착하기 전, 도펀트층을 형성하기 위해 반도체 물질로 이루어진 채널 물질(108)내로 이온들이 주입된다. 이 주입된 이온들은 채널 물질(108) 내로 부분적으로 연장되는 도펀트층을 형성하거나 혹은 채널 물질 108과 소오스 및 드레인 영역들(122)의 계면에 증착된다. 상기 도펀트층은 예컨대, 상기 채널 물질(108)과 소오스 및 드레인 영역들(122)과의 사이에 배치된다. 상기 채널 물질(108)이 상기 소오스 및 드레인 영역들(122) (즉, 122'혹은 122")으로 변형될 때, 상기 주입된 이온들은 예컨대 넉가래 효과(snow plow effect)에 의해 Me 전방으로 진행된다. 상기 소오스 및 드레인 영역들(122)과 상기 채널 물질(108)과의 계면에 있는 도펀트층에서의 이온들의 존재는 어떤 응용들에서 장점이 있는바, 그 이유는 컨택 저항이 감소되고 임계전압을 결정하는 유효 일함수가 변화되기 때문이다.
본 발명의 어떤 실시예들은 반도체 디바이스들(100)과 트랜지스터들(130 및 140)를 제조하는 방법을 포함한다. 다른 실시예들은 본 명세서에서 개시된 신규한 방법들을 이용하여 제조된 반도체 디바이스들(100)과 트랜지스터들(130 및 140)을 포함한다.
본 발명의 실시예들의 장점들은 자기-정렬 구조들 및 향상된 동작 특성을 갖는 신규한 트랜지스터들(130 및 140) 및 이의 제조방법을 제공하는 것을 포함한다. 트랜지스터들(130 및 140)은 높은 전자 이동도 및 낮은 유효 질량(effective mass)을 갖는다. 상기 트랜지스터들(130 및 140)은 어떤 실시예들에서, Me-III-V 컴파운드 게이트들과 소오스 및 드레인 영역들을 갖는 자기-정렬형 FET들로 이루어진 HEMT들을 포함한다. 장점적으로, 어떤 실시예에서는 Me-III-V 게이트들과 소오스 및 드레인 영역들을 형성하는데에 마스킹 단계들이 요구되지 않는다. 트랜지스터들(130 및 140)의 게이트들과 소오스 및 드레인 영역들은 저-저항성이며, 게이트들은 입상들(granularities)을 포함하지 않는다. 상기 신규한 방법들과 트랜지스터 구조 및 디자인들은 제조공정 흐름에서 쉽게 실시될 수 있다.
본 발명의 어떤 실시예들에 따르면, 반도체 디바이스를 제조하는 방법은 워크피스 위에 트랜지스터를 형성하는 단계를 포함한다. 이 트랜지스터는 원소족 III-V 물질로 이루어진 희생 게이트 물질을 포함한다. 이 방법은 금속(Me)을 희생 게이트 물질의 원소 족 III-V 물질과 결합하여 Me-III-V 컴파운드 물질로 이루어진 트랜지스터의 게이트를 형성하는 단계를 포함한다.
어떤 실시예들에 따르면, 트랜지스터를 제조하는 방법은 워크피스 위에 채널 물질을 형성하는 단계와, 상기 채널 물질 위에 장벽 물질을 형성하는 단계와, 상기 장벽 물질 위에 제1 희생 게이트 물질을 형성하는 단계를 포함한다. 상기 제1 희생 게이트 물질은 원소족 III-V 물질로 이루어진다. 상기 방법은 제1 희생 게이트 물질 위에 제2 희생 게이트 물질을 형성하는 단계와, 그리고 상기 제2 희생 게이트 물질 및 제1 희생 게이트 물질을 패터닝하는 단계를 포함한다. 측벽 스페이서들이 상기 제2 희생 게이트 물질 및 제1 희생 게이트 물질의 측벽들 위에 형성되고, 상기 제2 희생 게이트 물질이 제거된다. 상기 장벽 물질, 측벽 스페이서들 및 제1 희생 게이트 물질 위에 금속 층이 형성된다. 상기 워크피스가 상기 금속 층의 금속(Me)이 상기 제1 희생 게이트 물질의 원소 족 III-V 물질과 결합하여 Me-III-V 컴파운드 물질로 이루어진 게이트를 형성하도록 가열된다. 상기 방법은 상기 금속 층을 제거하는 단계와, 상기 장벽 물질을 패터닝하는 단계와, 그리고 소오스 영역 및 드레인 영역을 형성하는 단계를 포함한다.
어떤 실시예들에 따르면, 반도체 디바이스는 워크피스 위에 배치된 트랜지스터를 포함한다. 이 트랜지스터는 워크피스 위에 배치된 채널, 채널 위에 배치된 장벽, 및 장벽 위에 배치된 Me-III-V 컴파운드 물질로 이루어진 게이트를 포함한다. 게이트의 Me-III-V 컴파운드 물질은 원소 족 III-V 물질과 결합된 금속(Me)으로 이루어진다. 트랜지스터는 채널의 제1 측부에 근접한 소오스 영역 및 채널의 제2 측부에 근접한 드레인 영역을 포함한다.
본 발명과 그 이점이 상세하게 설명되었으나, 첨부된 청구항에 의해 정의된 본 발명의 정신과 범위를 벗어남 없이 다양한 변경, 치환, 대체를 할 수 있음을 알아야 한다. 더욱이, 본 발명의 범위는 상세한 설명에서 기술한 공정, 기계, 제조, 및 재질, 수단, 방법, 및 단계들의 조합인 특정한 실시예에 한정되는 것은 아니다. 당해 기술분야의 통상의 기술을 가진자는 본 발명의 설명으로부터, 여기에서 설명된 대응되는 실시예가 본 발명에 따라 사용될 때 실질적으로 동일한 기능을 수행하거나 또는 실질적으로 동일한 결과를 얻을 수 있는, 현재 존재하거나 후에 개발될, 공정, 기계, 제조, 물질의 조합, 수단, 방법, 또는 단계들을 쉽게 이해할 것이다. 따라서, 첨부된 청구항은 그러한 공정, 기계, 제조, 물질의 조합, 수단, 방법, 또는 단계들을 그 범위에 포함한다.
102: 워크피스 104: 템플릿 층
106: 절연 물질 108: 채널
110: 장벽 112: 제1 희생 게이트 물질
114: 제2 희생 게이트 물질 116: 측벽 스페이서들
118: 금속 층 120, 120', 120": 게이트 물질
122": 소오스 영역 및 드레인 영역 물질

Claims (10)

  1. 반도체 디바이스 제조 방법에 있어서,
    워크피스 위에, 원소 III-V 족 물질을 포함한 희생 게이트 물질을 포함하는 트랜지스터를 형성하는 단계와;
    금속(Me)-III-V 컴파운드 물질을 포함하는 트랜지스터의 게이트가 형성되도록 금속(Me)을 상기 희생 게이트 물질의 원소 III-V 족 물질과 결합하는 단계
    를 포함하고,
    상기 금속을 상기 희생 게이트 물질의 원소 III-V 족 물질과 결합하는 단계는 희생 게이트 물질을 금속(Me)-III-V 컴파운드 물질로 변환하는(converting) 것을 포함하는 것인 반도체 디바이스 제조 방법.
  2. 제 1항에 있어서,
    상기 금속(Me)을 상기 희생 게이트 물질의 원소 III-V 족 물질과 결합하는 단계는 Ni, Pt, Pd, Co 및 이들의 조합으로 구성된 군으로부터 선택된 물질을 포함하는 금속을 결합하는 것을 포함하는 것인 반도체 디바이스 제조 방법.
  3. 제 1항에 있어서,
    상기 금속(Me)을 상기 희생 게이트 물질의 원소 III-V 족 물질과 결합하는 단계는 상기 희생 게이트 물질의 원소 III-V 족 물질 전체를 니켈화(nickeliding)하는 것을 포함하는 것인 반도체 디바이스 제조 방법.
  4. 제 1항에 있어서,
    상기 트랜지스터의 희생 게이트 물질은 제1 Me-III-V 컴파운드 물질을 포함하며, 상기 트랜지스터를 형성하는 단계는 상기 워크피스 위에 채널 물질을 형성하는 것을 포함하고, 상기 채널 물질의 일부분은 상기 희생 게이트 물질 아래에 배치되어 트랜지스터의 채널을 포함하며, 상기 채널 물질은 제2 원소 III-V 족 물질을 포함하는 것인 반도체 제조 방법.
  5. 트랜지스터 제조 방법에 있어서,
    워크피스 위에 채널 물질을 형성하는 단계와;
    상기 채널 물질 위에 장벽 물질을 형성하는 단계와;
    상기 장벽 물질 위에 제1 희생 게이트 물질 - 상기 제1 희생 게이트 물질은 원소 III-V 족 물질을 포함함 - 을 형성하는 단계와;
    상기 제1 희생 게이트 물질 위에 제2 희생 게이트 물질을 형성하는 단계와;
    상기 제2 희생 게이트 물질 및 상기 제1 희생 게이트 물질을 패터닝하는 단계와;
    상기 제2 희생 게이트 물질 및 상기 제1 희생 게이트 물질의 측벽들 상에 측벽 스페이서들을 형성하는 단계와;
    상기 제2 희생 게이트 물질을 제거하는 단계와;
    상기 장벽 물질, 상기 측벽 스페이서들 및 상기 제1 희생 게이트 물질 위에 금속 층을 형성하는 단계와;
    상기 금속 층의 금속(Me)이 상기 제1 희생 게이트 물질의 원소 III-V 족 물질과 결합하여 Me-III-V 컴파운드 물질을 포함하는 게이트를 형성하도록 상기 워크피스를 가열하는 단계와;
    상기 금속 층을 제거하는 단계와;
    상기 장벽 물질을 패터닝하는 단계와;
    소오스 영역 및 드레인 영역을 형성하는 단계를 포함하는 트랜지스터 제조 방법.
  6. 제 5항에 있어서,
    상기 금속 층의 금속은 제1 금속이며,
    상기 소오스 영역 및 드레인 영역을 형성하는 단계는 상기 패터닝된 장벽 물질의 대향하는 측들 아래의 상기 채널 물질 내로 제2 금속을 내부확산(in-diffusion)시키는 것을 포함하는 것인 트랜지스터 제조 방법.
  7. 제 5항에 있어서,
    상기 금속 층을 형성하기 전에, 상기 채널 물질에 이온들을 주입하는 단계를 더 포함하며,
    상기 주입된 이온들은 상기 소오스 영역 및 상기 드레인 영역과 상기 채널 물질과의 사이에 배치되는 도펀트 층을 형성하는 것인 트랜지스터 제조 방법.
  8. 제 5항에 있어서,
    상기 제2 희생 게이트 물질 및 상기 제1 희생 게이트 물질의 측벽들 상에 측벽 스페이서들을 형성하기에 전에, 상기 장벽 물질을 패터닝하는 단계를 더 포함하며,
    상기 측벽 스페이서들을 형성하는 단계는 상기 장벽 물질의 측벽들 위에 측벽 스페이서들을 형성하는 것을 더 포함하고,
    상기 채널 물질을 형성하는 단계는 제1 원소 III-V 족 물질을 형성하는 것을 포함하고,
    상기 제1 희생 게이트 물질을 형성하는 단계는 제2 원소 III-V 족 물질을 포함하는 제1 희생 게이트 물질을 형성하는 것을 포함하며,
    상기 금속 층을 형성하는 단계는 상기 채널 물질 위에 상기 금속 층을 형성하는 것을 더 포함하고,
    상기 워크피스를 가열하는 단계는 제1 Me-III-V 컴파운드 물질을 포함하는 상기 소오스 영역 및 상기 드레인 영역이 형성되도록 상기 금속 층의 금속(Me)을 상기 채널 물질의 제1 원소 III-V 족 물질과 결합하는 것을 더 포함하며,
    상기 워크피스를 가열하는 단계는 제2 Me-III-V 컴파운드 물질을 포함하는 게이트를 형성하는 것을 포함하는 것인 트랜지스터 제조 방법.
  9. 제 5항에 있어서,
    상기 워크피스 위에 채널 물질을 형성하는 단계 전에,
    상기 워크피스 위에 템플릿 층을 형성하는 단계와;
    상기 템플릿 층 위에 절연 물질을 형성하는 단계를 더 포함하는 트랜지스터 제조 방법.
  10. 반도체 디바이스에 있어서,
    워크피스 위에 배치된 트랜지스터를 포함하고,
    상기 트랜지스터는,
    상기 워크피스 위에 배치된 채널과;
    상기 채널 위에 배치된 장벽과;
    상기 장벽 위에 배치된 Me-III-V 컴파운드 물질 - 상기 Me-III-V 컴파운드 물질은 원소 III-V 족 물질과 결합된 금속(Me)을 포함하는 것 - 을 포함한 게이트와;
    상기 장벽의 대향하는 측들 중 하나의 측 아래 채널 영역 내에 있는 소오스 영역과;
    상기 장벽의 대향하는 측들 중 다른 하나의 측 아래 채널 영역 내에 있는 드레인 영역을 포함하는 것인, 반도체 디바이스.
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