CN112542512B - 半导体装置及半导体电路 - Google Patents

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Abstract

实施方式提供能够实现开关损耗的降低的半导体装置及半导体电路。实施方式的半导体装置具备：具有多个第1沟槽和多个第2沟槽的半导体层、第1沟槽中的第1栅极电极、第2沟槽中的第2栅极电极、第1栅极电极焊盘、第2栅极电极焊盘、将第1栅极电极焊盘与第1栅极电极连接的第1布线及将第2栅极电极焊盘与第2栅极电极连接的第2布线，半导体层具有第1连接沟槽，从多个第1沟槽选出的相邻的2个第1沟槽在各自的端部通过第1连接沟槽而连接，多个第2沟槽内的至少1个第2沟槽设置于相邻的2个第1沟槽间，至少1个第2沟槽中的第2栅极电极在相邻的2个第1沟槽间与第2布线电连接。

Description

半导体装置及半导体电路
关联申请
本申请享受以日本专利申请2019－171100号(申请日：2019年9月20日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
本发明的实施方式涉及半导体装置及半导体电路。
背景技术
作为电力用的半导体装置的一例，有绝缘栅双极性晶体管(IGBT：Insulated GateBipolar Transistor)。IGBT例如在集电极电极上设置p型的集电极区域、n型的漂移区域及p型的基极区域。并且，在贯通p型的基极区域并到达n型的漂移区域的沟槽内，中间夹着栅极绝缘膜而设置栅极电极。并且，在p型的基极区域表面的与沟槽邻接的区域，设置与发射极电极连接的n型的发射极区域。
在IGBT中，通过对栅极电极施加阈值电压以上的正电压，而在p型的基极区域形成沟道。并且，在从n型的发射极区域对n型的漂移区域注入电子的同时，从集电极区域对n型的漂移区域注入空穴。由此，在集电极电极与发射极电极间流通将电子和空穴作为载流子的电流。
为了降低IGBT的导通电阻，增大导通状态的n型的漂移区域的载流子浓度是有效的。另一方面，在IGBT关断时，n型的漂移区域的载流子的排出变慢，则关断时间变长，开关损耗增大。
作为谋求导通电阻的降低和开关损耗的降低的两立的方法，提出了双栅极驱动。双栅极驱动是通过使栅极的驱动系统为2个系统并改变2个栅极的驱动定时，从而缩短IGBT的开关时间，使开关损耗降低的技术。因此，能够谋求导通电阻的降低和开关损耗的降低的两立。
发明内容
本发明的实施方式提供能够实现开关损耗的降低的半导体装置及半导体电路。
实施方式的半导体装置具备：半导体层，具有平行于第1方向及与上述第1方向正交的第2方向的第1面及与上述第1面对置的第2面，该半导体层具备：第1导电型的第1半导体区域；第2导电型的第2半导体区域，设置于上述第1半导体区域与上述第1面之间；第1导电型的第3半导体区域，设置于上述第2半导体区域与上述第1面之间；第2导电型的第4半导体区域，设置于上述第3半导体区域与上述第1面之间；多个第1沟槽，在上述第1方向上延伸，在上述第2方向上反复配置，距上述第2面的距离小于从上述第2面到上述第3半导体区域为止的距离；和多个第2沟槽，在上述第1方向上延伸，在上述第2方向上反复配置，距上述第2面的距离小于从上述第2面到上述第3半导体区域为止的距离；第1栅极电极，设置于上述第1沟槽中；第1栅极绝缘膜，设置于上述第1栅极电极与上述第3半导体区域之间及上述第1栅极电极与上述第4半导体区域之间，与上述第4半导体区域接触；第2栅极电极，设置于上述第2沟槽中；第2栅极绝缘膜，设置于上述第2栅极电极与上述第3半导体区域之间；第1电极，设置于上述半导体层的上述第1面侧，与上述第4半导体区域电连接；第2电极，设置于上述半导体层的上述第2面侧，与上述第1半导体区域电连接；第1栅极电极焊盘，设置于上述半导体层的上述第1面侧，被施加第1栅极电压；第2栅极电极焊盘，设置于上述半导体层的上述第1面侧，被施加第2栅极电压；第1布线，将上述第1栅极电极焊盘与上述第1栅极电极电连接；以及第2布线，将上述第2栅极电极焊盘与上述第2栅极电极电连接，上述半导体层具有第1连接沟槽，从多个上述第1沟槽选出的相邻的2个上述第1沟槽在各自的端部通过上述第1连接沟槽而连接，多个上述第2沟槽内的至少1个上述第2沟槽设置于上述相邻的2个上述第1沟槽间，上述至少1个上述第2沟槽中的上述第2栅极电极，在上述相邻的2个上述第1沟槽间的第1位置，与上述第2布线电连接。
附图说明
图1是第1实施方式的半导体电路的示意图。
图2是第1实施方式的半导体装置的示意图。
图3是第1实施方式的半导体装置的一部分的示意剖视图。
图4是第1实施方式的半导体装置的一部分的示意俯视图。
图5是第1实施方式的半导体装置的一部分的示意剖视图。
图6是第1实施方式的半导体装置的一部分的示意剖视图。
图7是第2实施方式的半导体装置的示意图。
图8是第2实施方式的半导体装置的一部分的示意剖视图。
图9是第2实施方式的半导体装置的一部分的示意俯视图。
图10是第2实施方式的半导体装置的一部分的示意剖视图。
图11是第2实施方式的半导体装置的一部分的示意剖视图。
图12是第2实施方式的半导体装置的一部分的示意剖视图。
图13是第3实施方式的半导体装置的示意图。
图14是第3实施方式的半导体装置的一部分的示意俯视图。
图15是第3实施方式的半导体装置的一部分的示意剖视图。
图16是第4实施方式的半导体装置的一部分的示意剖视图。
图17是第4实施方式的半导体装置的一部分的示意剖视图。
图18是第5实施方式的半导体装置的示意图。
图19是第5实施方式的半导体装置的一部分的示意俯视图。
图20是第5实施方式的半导体装置的一部分的示意剖视图。
具体实施方式
以下，参照附图对本发明的实施方式进行说明。另外，在以下的说明中，对相同或类似的部件等标注同一符号，关于说明过一次的部件等适当省略其说明。
本说明书中，在有n+型、n型、n－型的标记的情况下，意味着以n+型、n型、n－型的顺序、n型的杂质浓度变低。另外，在有p+型、p型、p－型的标记的情况下，意味着以p+型、p型、p－型的顺序、p型的杂质浓度变低。
本说明书中，半导体区域的杂质浓度的分布及绝对值能够使用例如二次离子质量分析法(Secondary Ion Mass Spectrometry：SIMS)测定。另外，2个半导体区域的杂质浓度的相对的大小关系能够使用例如扫描型静电电容显微镜法(Scanning CapacitanceMicroscopy：SCM)判定。另外，杂质浓度的分布及绝对值能够使用例如扩展电阻测定法(Spreading Resistance Analysis：SRA)测定。通过SCM及SRA，求出半导体区域的载流子浓度的相对的大小关系及绝对值。通过假定杂质的活性化率，从而能够根据SCM及SRA的测定结果，求出2个半导体区域的杂质浓度间的相对的大小关系、杂质浓度的分布及杂质浓度的绝对值。
(第1实施方式)
第1实施方式的半导体装置具备：半导体层，具有平行于第1方向及与第1方向正交的第2方向的第1面及与第1面对置的第2面，该半导体层具备：第1导电型的第1半导体区域；第2导电型的第2半导体区域，设置于第1半导体区域与第1面之间；第1导电型的第3半导体区域，设置于第2半导体区域与第1面之间；第2导电型的第4半导体区域，设置于第3半导体区域与第1面之间；多个第1沟槽，在第1方向上延伸，在第2方向上反复配置，距第2面的距离小于从第2面到第3半导体区域为止的距离；多个第2沟槽，在第1方向上延伸，在第2方向上反复配置，距第2面的距离小于从第2面到第3半导体区域为止的距离；第1栅极电极，设置于第1沟槽中；第1栅极绝缘膜，设置于第1栅极电极与第3半导体区域之间、第1栅极电极与第4半导体区域之间，与第4半导体区域接触；第2栅极电极，设置于第2沟槽中；第2栅极绝缘膜，设置于第2栅极电极与第3半导体区域之间；第1电极，设置于半导体层的第1面侧，与第4半导体区域电连接；第2电极，设置于半导体层的第2面侧，与第1半导体区域电连接；第1栅极电极焊盘，设置于半导体层的第1面侧，被施加第1栅极电压；第2栅极电极焊盘，设置于半导体层的第1面侧，被施加第2栅极电压；第1布线，将第1栅极电极焊盘与第1栅极电极电连接；以及第2布线，将第2栅极电极焊盘与第2栅极电极电连接，半导体层具有第1连接沟槽，从多个第1沟槽选出的相邻的2个第1沟槽在各自的端部通过第1连接沟槽而连接，多个第2沟槽内的至少1个第2沟槽设置于相邻的2个第1沟槽间，至少1个第2沟槽中的第2栅极电极在相邻的2个第1沟槽间的第1位置与第2布线电连接。
第1实施方式的半导体电路具备：上述半导体装置；及控制电路，驱动上述半导体装置，在使第1栅极电压从导通电压变化为关断电压之前，使第2栅极电压从第1电压变化为第2电压，第2电压在第1导电型为p型的情况下是负电压，在第1导电型为n型的情况下是正电压。
第1实施方式的半导体电路通过半导体装置及对半导体装置进行控制的控制电路而构成。
图1是第1实施方式的半导体电路的示意图。第1实施方式的半导体电路具备IGBT100及栅极驱动电路150。IGBT100是半导体装置的一例。栅极驱动电路150是控制电路的一例。
IGBT100是在形成于导体层的沟槽中具备栅极电极的沟槽栅极型的IGBT。IGBT100是能够进行双栅极驱动的IGBT。以下，以第1导电型为p型、第2导电型为n型的情况为例进行说明。
IGBT100具备单元(cell)区域101、单元端区域102、终端区域103、主栅极电极焊盘111(第1栅极电极焊盘)及控制栅极电极焊盘112(第2栅极电极焊盘)。
单元端区域102设置于单元区域101的周围。单元端区域102与单元区域101相邻而设。终端区域103设置于单元区域101和单元端区域102的周围。
单元区域101主要具有在IGBT100的导通状态下流通电流的功能。单元端区域102具有在IGBT100的关断动作时缓和电流集中的功能。另外，单元端区域102例如具备将单元区域101的主栅极电极51与主栅极电极焊盘111、或单元区域101的控制栅极电极52与控制栅极电极焊盘112电连接的构造。终端区域103具有在IGBT100为关断状态即反向偏压时抑制IGBT100的耐压的降低的功能。在终端区域103例如设置未图示的护圈。
图2是第1实施方式的半导体装置的示意图。图2表示第1沟槽、第2沟槽、第1栅极电极焊盘、第2栅极电极焊盘、第1布线及第2布线的位置关系及连接关系。
图3是第1实施方式的半导体装置的一部分的示意剖视图。图4是第1实施方式的半导体装置的一部分的示意俯视图。图5是第1实施方式的半导体装置的一部分的示意剖视图。图6是第1实施方式的半导体装置的一部分的示意剖视图。
图3、图4、图5、图6是图2中以虚线框包围的区域R的放大图。区域R包含单元区域101与单元端区域102的边界区域。
图3是图4的AA’截面。图3是单元区域101的截面。
图5是图4的BB’截面。图5是单元端区域102的截面。
图6是图4的CC’截面。图6是单元区域101及单元端区域102的截面。
图2、图4是半导体层10的第1面P1处的俯视图。
第1实施方式的IGBT100具备半导体层10、发射极电极12(第1电极)、集电极电极14(第2电极)、主栅极绝缘膜41(第1栅极绝缘膜)、控制栅极绝缘膜42(第2栅极绝缘膜)、虚拟栅极绝缘膜43、主栅极电极51(第1栅极电极)、控制栅极电极52(第2栅极电极)、虚拟栅极电极53、层间绝缘层60、接触柱70(导电层)、主栅极电极焊盘111(第1栅极电极焊盘)、控制栅极电极焊盘112(第2栅极电极焊盘)、主栅极布线121(第1布线)及控制栅极布线122(第2布线)。
在半导体层10中，设置有主栅极沟槽21(第1沟槽)、控制栅极沟槽22(第2沟槽)、虚拟栅极沟槽23、第1连接沟槽24、集电极区域28(第1半导体区域)、缓冲区域30、漂移区域32(第2半导体区域)、阻挡区域33、基极区域34(第3半导体区域)、发射极区域36(第4半导体区域)、接触区域38及深度区域39(第5半导体区域)。
半导体层10具有第1面P1和与第1面P1对置的第2面P2。半导体层10例如是单晶硅。
本说明书中，将与第1面P1平行的一个方向称为第1方向。另外，将与第1面P1平行且与第1方向正交的方向称为第2方向。另外，将第1面P1的法线方向称为第3方向。另外，本说明书中，“深度”，定义为将第1面P1作为基准的第3方向的距离。
发射极电极12设置于半导体层10的第1面P1侧。发射极电极12的至少一部分与半导体层10的第1面P1接触。发射极电极12例如是金属。
发射极电极12与发射极区域36及接触区域38电连接。发射极电极12被施加发射极电压。发射极电压例如是0V。
集电极电极14设置于半导体层10的第2面P2侧。集电极电极14的至少一部分与半导体层10的第2面P2接触。集电极电极14例如是金属。
集电极电极14电连接于p型的集电极区域28。集电极电极14被施加集电极电压。集电极电压例如是200V以上6500V以下。
集电极区域28是p型的半导体区域。集电极区域28电连接于集电极电极14。集电极区域28与集电极电极14接触。
集电极区域28在IGBT100的导通状态时成为空穴的供给源。
缓冲区域30是n型的半导体区域。缓冲区域30设置于集电极区域28与第1面P1之间。缓冲区域30具有在IGBT100的关断状态时抑制耗尽层的延展的功能。也能够采用不设置缓冲区域30的构成。
漂移区域32是n－型的半导体区域。漂移区域32设置于集电极区域28与第1面P1之间。漂移区域32设置于缓冲区域30与第1面P1之间。漂移区域32的n型杂质浓度低于缓冲区域30的n型杂质浓度。
漂移区域32在IGBT100的导通状态时成为导通电流的路径。漂移区域32具有在IGBT100的关断状态时耗尽化，而维持IGBT100的耐压的功能。
阻挡区域33是n型的半导体区域。阻挡区域33设置于漂移区域32与第1面P1间。阻挡区域33设置于漂移区域32与基极区域34之间。阻挡区域33的n型杂质浓度高于漂移区域32的n型杂质浓度。
通过将与漂移区域32相比n型杂质浓度更高的阻挡区域33设置于第1面P1侧，由此在IGBT100为导通状态时，漂移区域32中的空穴向发射极电极12的排出被限制。因此，漂移区域的第1面P1侧的载流子浓度变高。因此，阻挡区域33具有降低IGBT100的导通电阻的功能。
另外，漂移区域32与阻挡区域33，同为n型杂质区域，n型杂质浓度从漂移区域32朝向阻挡区域33地连续地变高。
另外，也能够采用不设置阻挡区域33的构成。
基极区域34是p型的半导体区域。基极区域34设置于漂移区域32与第1面P1间。基极区域34设置于阻挡区域33与第1面P1间。
在基极区域34的与主栅极电极51对置的区域，在IGBT100的导通状态时形成反型层。基极区域34作为晶体管的沟道区域发挥功能。
发射极区域36是n+型的半导体区域。发射极区域36设置于基极区域34与第1面P1之间。发射极区域36在第1面P1中沿第1方向延伸。
发射极区域36与主栅极绝缘膜41接触。发射极区域36与控制栅极绝缘膜42分离。发射极区域36与控制栅极绝缘膜42不接触。发射极区域36的n型杂质浓度高于漂移区域32的n型杂质浓度。
发射极区域36电连接于发射极电极12。发射极区域36与发射极电极12接触。发射极区域36在具有主栅极电极51的晶体管的导通状态时成为电子的供给源。
接触区域38是p+型的半导体区域。接触区域38设置于基极区域34与第1面P1之间。接触区域38在第1面P1中沿第1方向延伸。接触区域38电连接于发射极电极12。
深度区域39是p型的半导体区域。深度区域39设置于漂移区域32与第1面P1间。深度区域39的深度比基极区域34的深度更深。深度区域39的深度例如比主栅极沟槽21、控制栅极沟槽22及虚拟栅极沟槽23的深度更深。
深度区域39设置于单元端区域102或终端区域103。深度区域39例如具有缓和单元端区域102或终端区域103的电场强度的功能。
深度区域39设置于第1连接沟槽24与漂移区域32之间。在第1连接沟槽24的正下方设置深度区域39。
主栅极沟槽21如图2所示那样，在第1面P1中在与第1面P1平行的第1方向上延伸。主栅极沟槽21具有条纹形状。多个主栅极沟槽21在与第1方向正交的第2方向上反复配置。主栅极沟槽21是形成于半导体层10的槽。
主栅极沟槽21贯通基极区域34及阻挡区域33，并到达漂移区域32。主栅极沟槽21的距第2面P2的距离，小于从第2面P2到基极区域34为止的距离。
如图2所示，从主栅极沟槽21选出的相邻的2个主栅极沟槽21在各自的两端部通过第1连接沟槽24而连接。例如，如图4所示，在包括单元区域101的第1方向的端部的区域R中，主栅极沟槽21a与主栅极沟槽21b通过第1连接沟槽24而连接。主栅极沟槽21a与主栅极沟槽21b在单元区域101的第1方向的相反侧的端部也同样地，通过第1连接沟槽24而连接。
通过主栅极沟槽21a、主栅极沟槽21b及第1连接沟槽24形成了环状的沟槽。通过将相邻的2个主栅极沟槽21的两端部连接，由此主栅极沟槽21的端部处的电场强度降低，IGBT100的栅极绝缘击穿耐压提高。
主栅极电极51设置于主栅极沟槽21中。主栅极电极51例如是半导体或金属。主栅极电极51例如是包含n型杂质或p型杂质的非晶硅或多晶硅。主栅极电极51电连接于主栅极电极焊盘111。
主栅极绝缘膜41设置于主栅极电极51与半导体层10之间。主栅极绝缘膜41设置于主栅极电极51与漂移区域32之间、主栅极电极51与阻挡区域33之间、主栅极电极51与基极区域34之间及主栅极电极51与发射极区域36之间。主栅极绝缘膜41与漂移区域32、阻挡区域33、基极区域34及发射极区域36接触。主栅极绝缘膜41例如是氧化硅。
控制栅极沟槽22如图2所示那样，在第1面P1中在与第1面P1平行的第1方向上延伸。控制栅极沟槽22具有条纹形状。多个控制栅极沟槽22在与第1方向正交的第2方向上反复配置。控制栅极沟槽22是形成于半导体层10的槽。
控制栅极沟槽22贯通基极区域34及阻挡区域33，并到达漂移区域32。控制栅极沟槽22的距第2面P2的距离，小于从第2面P2到基极区域34为止的距离。
如图2所示，控制栅极沟槽22内的至少1个控制栅极沟槽22设置于两端部被连接的相邻的2个主栅极沟槽21之间。例如，如图4所示，在区域R中，控制栅极沟槽22a设置于两端部被连接的主栅极沟槽21a与主栅极沟槽21b之间。控制栅极沟槽22a被包含主栅极沟槽21a和主栅极沟槽21b的环状的沟槽所包围。
控制栅极电极52设置于控制栅极沟槽22中。控制栅极电极52例如是半导体或金属。控制栅极电极52例如是包含n型杂质或p型杂质的非晶硅或多晶硅。控制栅极电极52电连接于控制栅极电极焊盘112。
控制栅极绝缘膜42设置于控制栅极电极52与半导体层10之间。控制栅极绝缘膜42设置于控制栅极电极52与漂移区域32之间、控制栅极电极52与阻挡区域33之间、控制栅极电极52与基极区域34之间及控制栅极电极52与接触区域38之间。控制栅极绝缘膜42与漂移区域32、阻挡区域33及基极区域34接触。控制栅极绝缘膜42与发射极区域36不接触。控制栅极绝缘膜42与发射极区域36分离。控制栅极绝缘膜42例如是氧化硅。
另外，控制栅极绝缘膜42也能够采用与设置于主栅极沟槽21与控制栅极沟槽22之间的发射极区域36接触的构成。
如图2所示，关于控制栅极沟槽22的个数相对于主栅极沟槽21的个数的比例，在主栅极电极焊盘111侧的单元端区域102(第1区域)及在主栅极电极焊盘111侧的单元端区域102的第2方向存在控制栅极电极焊盘112侧的单元端区域102(第2区域)中，比单元区域101(第3区域)中更大。单元区域101被主栅极电极焊盘111侧的单元端区域102和控制栅极电极焊盘112侧的单元端区域102夹着。换言之，与单元区域101相比，在单元端区域102中，控制栅极沟槽22的个数相对于主栅极沟槽21的个数的比例更大。与单元区域101相比在单元端区域102，控制栅极沟槽22及控制栅极电极52被配置得多。
虚拟栅极沟槽23如图2所示那样，在第1面P1中在与第1面P1平行的第1方向上延伸。虚拟栅极沟槽23具有条纹形状。多个控制栅极沟槽22在与第1方向正交的第2方向上反复配置。虚拟栅极沟槽23是形成于半导体层10的槽。
虚拟栅极沟槽23贯通基极区域34及阻挡区域33，并到达漂移区域32。虚拟栅极沟槽23的距第2面P2的距离，小于从第2面P2到基极区域34为止的距离。
虚拟栅极电极53设置于虚拟栅极沟槽23中。虚拟栅极电极53例如是半导体或金属。虚拟栅极电极53例如是包含n型杂质或p型杂质的非晶硅或多晶硅。虚拟栅极电极53电连接于发射极电极12。
虚拟栅极绝缘膜43设置于虚拟栅极电极53与半导体层10之间。虚拟栅极绝缘膜43例如是氧化硅。
另外，也能够采用不设置虚拟栅极沟槽23、虚拟栅极电极53及虚拟栅极绝缘膜43的构成。
层间绝缘层60例如将主栅极电极51与发射极电极12之间、控制栅极电极52与发射极电极12之间电分离。层间绝缘层60例如是氧化硅。
主栅极电极焊盘111设置于半导体层10的第1面P1侧。主栅极电极焊盘111电连接于主栅极电极51。主栅极电极焊盘111被施加第1栅极电压(Vg1)。
主栅极布线121将主栅极电极焊盘111与主栅极电极51电连接。主栅极布线121例如是金属、铝合金。
主栅极电极51在主栅极电极51的第1方向的端部连接于主栅极布线121。主栅极电极51在主栅极电极51的与第1方向相反的方向的端部连接于主栅极布线121。主栅极电极51在两端部连接于主栅极布线121。
图2中，主栅极布线121上的黑圈表示主栅极布线121与主栅极电极51连接的位置。主栅极布线121例如在图2中的位置Y1(第3位置)连接于主栅极电极51。位置Y1是主栅极电极51的第1方向的端部。另外，主栅极布线121例如在图2中的位置Y2(第4位置)连接于主栅极电极51。位置Y2是主栅极电极51的与第1方向相反的方向的端部。
主栅极布线121在主栅极沟槽21的第1方向侧及与第1方向相反的方向侧这两侧与主栅极电极51连接。
如图6所示，第1连接沟槽24中的主栅极电极51具有引出区域51a。引出区域51a设置于第1面P1上。在位置Y1(第3位置)，主栅极布线121与引出区域51a连接。
控制栅极电极焊盘112设置于半导体层10的第1面P1侧。控制栅极电极焊盘112电连接于控制栅极电极52。控制栅极布线122将控制栅极电极焊盘112与控制栅极电极52电连接。控制栅极电极焊盘112被施加第2栅极电压(Vg2)。
控制栅极布线122将控制栅极电极焊盘112与控制栅极电极52电连接。控制栅极布线122例如是金属、铝合金。
控制栅极电极52在控制栅极电极52的第1方向的端部连接于控制栅极布线122。控制栅极电极52在控制栅极电极52的与第1方向相反的方向的端部连接于控制栅极布线122。
图2中，控制栅极布线122上的黑圈表示控制栅极布线122与控制栅极电极52连接的位置。2个主栅极沟槽21间的控制栅极电极52在2个主栅极沟槽21间的位置连接于控制栅极布线122。
控制栅极布线122例如在图2中的位置X1(第1位置)，连接于控制栅极电极52。位置X1是控制栅极电极52的第1方向的端部。另外，控制栅极布线122例如在图2中的位置X2(第2位置)，连接于控制栅极电极52。位置X2是控制栅极电极52的与第1方向相反的方向的端部。
在控制栅极沟槽22的与第1方向垂直的方向的宽度设为W1的情况下，位置X1与控制栅极沟槽22的第1方向端之间的端部的距离，例如是宽度W1的30倍以下。另外，在控制栅极沟槽22的与第1方向垂直的方向的宽度设为W1的情况下，位置X2与控制栅极沟槽22的与第1方向相反的方向端之间的端部的距离，例如是宽度W1的30倍以下。另外，位置X1及位置X2在控制栅极沟槽22的第1方向及与第1方向相反的方向上设置于控制栅极电极52的尽可能的端(端部)更为优选，但也能够设计在内侧。
在位置X1与漂移区域32之间，设置深度区域39。在位置X1的正下方的控制栅极沟槽22与漂移区域32之间，设置深度区域39。在接触柱70与漂移区域32之间，设置深度区域39。
在位置X2与漂移区域32之间，设置深度区域39。在位置X2的正下方的控制栅极沟槽22与漂移区域32之间，设置深度区域39。
如图4所示，例如，在主栅极沟槽21a与主栅极沟槽21b间的位置X1，控制栅极沟槽22a中的控制栅极电极52连接于控制栅极布线122。位置X1是控制栅极布线122与控制栅极沟槽22a交叉的位置。
如图5及图6所示，控制栅极布线122与控制栅极沟槽22a中的控制栅极电极52，使用接触柱70而连接。接触柱70例如通过将控制栅极电极52上的层间绝缘层60中设置的孔填埋而形成。
接触柱70的材料例如与控制栅极布线122的材料不同。接触柱70的材料例如使用与控制栅极布线122的材料相比，针对较小的孔的埋入性良好的材料。控制栅极布线122的材料例如是铝合金，接触柱70的材料例如是钨。
接触柱70与控制栅极电极52接触。接触柱70与控制栅极布线122接触。
接触柱70的第2方向的宽度(图5中的w1)，小于控制栅极电极52的第2方向的宽度(图5中的w2)。
控制栅极布线122与主栅极沟槽21交叉。
栅极驱动电路150例如设置于与IGBT100相同的模块内或与IGBT100相同电路基板上。栅极驱动电路150具有驱动IGBT100的功能。
栅极驱动电路150具有以期望的定时对主栅极电极焊盘111及控制栅极电极焊盘112施加期望的第1栅极电压(Vg1)及期望的第2栅极电压(Vg2)的功能。
栅极驱动电路150在使第1栅极电压(Vg1)从导通电压变化为关断电压前，使第2栅极电压(Vg2)从第1电压变化为第2电压。第2电压在第1导电型为p型的情况下是负电压，在第1导电型为n型的情况下是正电压。
接下来，关于第1实施方式的半导体装置的作用及效果进行说明。
为了降低IGBT的导通电阻，使导通状态的漂移区域的载流子浓度增大是有效的。另一方面，在IGBT的关断时，从漂移区域的载流子的排出变慢，则关断时间变长，开关损耗增大。因此，希望谋求导通电阻的降低与开关损耗的降低的两立。
第1实施方式的IGBT100具备主栅极沟槽21内的主栅极电极51及控制栅极沟槽22内的控制栅极电极52。对主栅极电极51施加的第1栅极电压(Vg1)与对控制栅极电极52施加的第2栅极电压(Vg2)被独立控制。
IGBT100在使第1栅极电压(Vg1)从导通电压(Von)变化为关断电压(Voff)前，使第2栅极电压(Vg2)为负电压。通过使第2栅极电压(Vg2)为负电压，由此在与控制栅极电极52对置地、与控制栅极绝缘膜42接触的漂移区域32及与控制栅极绝缘膜42接触的阻挡区域33形成p型反型层。
通过使第2栅极电压(Vg2)为负电压，从而能够在与漂移区域32相比n型杂质浓度更高的阻挡区域33也形成p型反型层。
漂移区域32的空穴通过该p型反型层被向发射极电极12排出。因此，漂移区域32的第1面P1侧的载流子蓄积量变少。
在使第1栅极电压(Vg1)从导通电压(Von)变化为关断电压(Voff)时，漂移区域32的第1面P1侧的载流子蓄积量已经变少，因此关断时间变短。因此，能够降低IGBT100的开关损耗。
除了主栅极电极51以外还设置控制栅极电极52，因此IGBT100将控制栅极电极焊盘112与控制栅极电极52之间通过控制栅极布线122而连接。控制栅极电极52与控制栅极布线122之间的连接在单元端区域102进行。
在第1实施方式的IGBT100中，控制栅极电极52与控制栅极布线122在相邻的2个主栅极沟槽21间的位置被连接。通过该构成，针对控制栅极电极52与控制栅极布线122间的连接位置而言的制约变少。因此，IGBT100的图案设计的自由度增大。
通过上述构成，控制栅极电极52与控制栅极布线122间的连接所需要的面积能够缩小。因此，IGBT100的芯片面积能够缩小。
根据使控制栅极电极52的信号延迟减少的观点，控制栅极电极52优选在两端部连接于控制栅极布线122。
另外，第1实施方式的IGBT100，与单元区域101相比，在单元端区域102配置更多控制栅极电极52。因此，IGBT100的关断时的、控制栅极电极52带来的空穴牵引效果，在单元端区域102中被强化。因此，能够抑制在单元区域101的端部的主栅极沟槽21附近电流集中而IGBT100被击穿。因此，IGBT100的可靠性提高。
以上，根据第1实施方式，能够实现IGBT的导通电阻的降低和开关损耗的降低。另外，IGBT的图案设计的自由度增大。另外，IGBT的芯片面积的缩小能够实现。另外，IGBT的动作速度提高。另外，IGBT的可靠性提高。
(第2实施方式)
第2实施方式的半导体装置，与第1实施方式的半导体装置的不同点在于，半导体层具有第2连接沟槽，至少1个第2沟槽与至少1个和第2沟槽相邻的第2沟槽，在各自的端部通过第2连接沟槽而连接。以下，关于与第1实施方式重复的内容，将记述省略一部分。
第2实施方式的半导体装置是IGBT200。IGBT200是在形成于导体层的沟槽中具备栅极电极的沟槽栅极型的IGBT。IGBT200是能够进行双栅极驱动的IGBT。
图7是第2实施方式的半导体装置的示意图。图7表示第1沟槽、第2沟槽、第1栅极电极焊盘、第2栅极电极焊盘、第1布线及第2布线的位置关系及连接关系。
图8是第2实施方式的半导体装置的一部分的示意剖视图。图9是第2实施方式的半导体装置的一部分的示意俯视图。图10是第2实施方式的半导体装置的一部分的示意剖视图。图11是第2实施方式的半导体装置的一部分的示意剖视图。图12是第2实施方式的半导体装置的一部分的示意剖视图。
图8、图9、图10、图11、图12是图7中以虚线框包围的区域R的放大图。区域R是单元区域101与单元端区域102之间的边界区域。
图8是图9的DD’截面。图8是单元区域101的截面。
图10是图9的EE’截面。图10是单元端区域102的截面。
图11是图9的FF’截面。图11是单元区域101及单元端区域102的截面。
图12是图9的GG’截面。图12是单元区域101及单元端区域102的截面。
在半导体层10中，设置第2连接沟槽25。
如7所示，相邻的2个控制栅极沟槽22在各自的两端部通过第2连接沟槽25而连接。例如，如图9所示，在将单元区域101的第1方向的端部包含在内的区域R中，控制栅极沟槽22a与控制栅极沟槽22b通过第2连接沟槽25而连接。控制栅极沟槽22a与控制栅极沟槽22b，在单元区域101的第1方向的相反侧的端部也同样地通过第2连接沟槽25而连接。
主栅极电极51在主栅极电极51的第1方向的端部连接于主栅极布线121。主栅极电极51在主栅极电极51的与第1方向相反的方向的端部连接于主栅极布线121。主栅极电极51在两端部连接于主栅极布线121。
图7中，主栅极布线121上的黑圈表示主栅极布线121连接于主栅极电极51的位置。主栅极布线121例如在图7中的位置Y1(第3位置)连接于主栅极电极51。位置Y1是主栅极电极51的第1方向的端部。另外，主栅极布线121例如在图7中的位置Y2(第4位置)连接于主栅极电极51。位置Y2是主栅极电极51的与第1方向相反的方向的端部。
主栅极布线121在主栅极沟槽21的第1方向侧及与第1方向相反的方向侧这两侧与主栅极电极51连接。
如图12所示，第1连接沟槽24中的主栅极电极51具有引出区域51a。引出区域51a设置于第1面P1上。在位置Y1(第3位置)，主栅极布线121与引出区域51a连接。
控制栅极电极52在控制栅极电极52的第1方向的端部连接于控制栅极布线122。控制栅极电极52在控制栅极电极52的与第1方向相反的方向的端部连接于控制栅极布线122。
图7中，控制栅极布线122上的黑圈表示控制栅极布线122连接于控制栅极电极52的位置。2个主栅极沟槽21间的控制栅极沟槽22中的控制栅极电极52在2个主栅极沟槽21间的位置连接于控制栅极布线122。
控制栅极布线122例如在图7中的位置X1(第1位置)，连接于控制栅极电极52。位置X1是控制栅极电极52的第1方向的端部。另外，控制栅极布线122例如在图7中的位置X2(第2位置)，连接于控制栅极电极52。位置X2是控制栅极电极52的与第1方向相反的方向的端部。
如图9所示，例如，在主栅极沟槽21a与主栅极沟槽21b间的位置X1，控制栅极沟槽22a中的控制栅极电极52连接于控制栅极布线122。位置X1是控制栅极布线122与控制栅极沟槽22a交叉的位置。
如图10及图11所示，控制栅极布线122与控制栅极沟槽22a中的控制栅极电极52，使用接触柱70而连接。接触柱70例如通过将控制栅极电极52上的层间绝缘层60中设置的孔填埋而形成。
接触柱70的材料例如与控制栅极布线122的材料不同。接触柱70的材料，使用与控制栅极布线122的材料相比、针对较小的孔的埋入性良好的材料。控制栅极布线122的材料例如是铝合金，接触柱70的材料例如是钨。
接触柱70与控制栅极电极52接触。接触柱70与控制栅极布线122接触。
接触柱70的第2方向的宽度，小于控制栅极电极52的第2方向的宽度。
控制栅极布线122与主栅极沟槽21交叉。
第2实施方式的IGBT200通过控制栅极沟槽22a、控制栅极沟槽22b及第2连接沟槽25而形成环状的沟槽。通过将相邻的2个控制栅极沟槽22的两端部连接，由此控制栅极沟槽22的端部处的电场强度被降低，IGBT200的栅极绝缘击穿耐压提高。
以上，根据第2实施方式，IGBT的导通电阻的降低和IGBT的开关损耗的降低能够实现。另外，IGBT的图案设计的自由度增大。另外，IGBT的芯片面积的缩小能够实现。另外，IGBT的动作速度提高。另外，IGBT的可靠性提高。
(第3实施方式)
第3实施方式的半导体装置与第1实施方式的半导体装置的不同点在于，第2栅极电极具有引出区域，第2布线与引出区域连接。以下，关于与第1实施方式重复的内容，将记述省略一部分。
第3实施方式的半导体装置是IGBT300。IGBT300是在形成于导体层的沟槽中具备栅极电极的沟槽栅极型的IGBT。IGBT300是能够进行双栅极驱动的IGBT。
图13是第3实施方式的半导体装置的示意图。图13表示第1沟槽、第2沟槽、第1栅极电极焊盘、第2栅极电极焊盘、第1布线及第2布线的位置关系及连接关系。
图14是第3实施方式的半导体装置的一部分的示意俯视图。图15是第3实施方式的半导体装置的一部分的示意剖视图。
图14、图15是图13中以虚线框包围的区域R的放大图。区域R是单元区域101与单元端区域102之间的边界区域。
图15是图14的HH’截面。图14是单元区域101及单元端区域102的截面。
IGBT300的控制栅极电极52具有引出区域52a。
主栅极电极51在主栅极电极51的第1方向的端部连接于主栅极布线121。主栅极电极51在主栅极电极51的与第1方向相反的方向的端部连接于主栅极布线121。主栅极电极51在两端部连接于主栅极布线121。
图13中，主栅极布线121上的黑圈表示主栅极布线121连接于主栅极电极51的位置。主栅极布线121例如在图13中的位置Y1(第3位置)连接于主栅极电极51。位置Y1是主栅极电极51的第1方向的端部。另外，主栅极布线121例如在图13中的位置Y2(第4位置)连接于主栅极电极51。位置Y2是主栅极电极51的与第1方向相反的方向的端部。
主栅极布线121在主栅极沟槽21的第1方向侧及与第1方向相反的方向侧这两侧与主栅极电极51连接。
如图15所示，第1连接沟槽24中的主栅极电极51具有引出区域51a。引出区域51a设置于第1面P1上。在位置Y1(第3位置)，主栅极布线121与引出区域51a连接。
控制栅极电极52在控制栅极电极52的第1方向的端部连接于控制栅极布线122。控制栅极电极52在控制栅极电极52的与第1方向相反的方向的端部连接于控制栅极布线122。
图13中，控制栅极布线122上的黑圈表示控制栅极布线122连接于控制栅极电极52的位置。2个主栅极沟槽21间的控制栅极电极52在2个主栅极沟槽21间的位置连接于控制栅极布线122。
控制栅极布线122例如在图13中的位置X1(第1位置)，连接于控制栅极电极52。位置X1是控制栅极电极52的第1方向的端部。另外，控制栅极布线122例如在图13中的位置X2(第2位置)，连接于控制栅极电极52。位置X2是控制栅极电极52的与第1方向相反的方向的端部。
控制栅极布线122在与控制栅极沟槽22分离的位置，连接于控制栅极电极52。控制栅极布线122与控制栅极沟槽22不交叉。
如图15所示，控制栅极电极52具有引出区域52a。引出区域52a设置于第1面P1上。在位置X1(第1位置)，控制栅极布线122与引出区域52a连接。
第3实施方式的IGBT300，在控制栅极布线122与控制栅极电极52的连接的加工时不要求微细加工。因此，IGBT300的制造变得容易。
以上，根据第3实施方式，能够实现IGBT的导通电阻的降低和开关损耗的降低。另外，IGBT的图案设计的自由度增大。另外，IGBT的芯片面积的缩小能够实现。另外，IGBT的动作速度提高。另外，IGBT的可靠性提高。另外，IGBT的制造变得容易。
(第4实施方式)
第4实施方式的半导体装置与第2实施方式的半导体装置的不同点在于，第2连接沟槽被第2半导体区域夹着。以下，关于与第1实施方式及第3实施方式重复的内容，将记述省略一部分。
第4实施方式的半导体装置是IGBT400。IGBT400是在形成于半导体层的沟槽中具备栅极电极的沟槽栅极型的IGBT。IGBT400是能够进行双栅极驱动的IGBT。
图16是第4实施方式的半导体装置的一部分的示意剖视图。图16是与第2实施方式的图11对应的图。
图17是第4实施方式的半导体装置的一部分的示意剖视图。图17是与第2实施方式的图12对应的图。
IGBT400在半导体层10未设置深度区域39。在单元端区域102的半导体层10设置基极区域34。
IGBT400的第1连接沟槽24被漂移区域32夹着。IGBT400的第2连接沟槽25被漂移区域32夹着。
第4实施方式的IGBT400不需要形成较深的深度区域39。因此，IGBT400的制造变得容易。
以上，根据第4实施方式，能够实现IGBT的导通电阻的降低和开关损耗的降低。另外，IGBT的图案设计的自由度增大。另外，IGBT的芯片面积的缩小能够实现。另外，IGBT的动作速度提高。另外，IGBT的可靠性提高。另外，IGBT的制造变得容易。
(第5实施方式)
第5实施方式的半导体装置与第1实施方式的半导体装置的不同点在于，第1布线与第1栅极电极，使用与第1布线不同的材料的导电层而连接。以下，关于与第1实施方式重复的内容，将记述省略一部分。
第5实施方式的半导体装置是IGBT500。IGBT500是在形成于半导体层的沟槽中具备栅极电极的沟槽栅极型的IGBT。IGBT500是能够进行双栅极驱动的IGBT。
图18是第5实施方式的半导体装置的示意图。图18表示第1沟槽、第2沟槽、第1栅极电极焊盘、第2栅极电极焊盘、第1布线及第2布线的位置关系及连接关系。
图19是第5实施方式的半导体装置的一部分的示意俯视图。图20是第5实施方式的半导体装置的一部分的示意剖视图。
图19、图20是图18中以虚线框包围的区域R的放大图。区域R是单元区域101与单元端区域102之间的边界区域。
图20是图19的II’截面。图20是单元区域101及单元端区域102的截面。
IGBT500具有接触柱71。
主栅极电极51在主栅极电极51的第1方向的端部连接于主栅极布线121。主栅极电极51在主栅极电极51的与第1方向相反的方向的端部连接于主栅极布线121。主栅极电极51在两端部连接于主栅极布线121。
图18中，主栅极布线121上的黑圈表示主栅极布线121连接于主栅极电极51的位置。主栅极布线121例如在图18中的位置Y1(第3位置)连接于主栅极电极51。位置Y1是主栅极电极51的第1方向的端部。位置Y1是第1连接沟槽24与主栅极布线121交叉的位置。
另外，主栅极布线121例如在图18中的位置Y2(第4位置)连接于主栅极电极51。位置Y2是主栅极电极51的与第1方向相反的方向的端部。位置Y2是第1连接沟槽24与主栅极布线121交叉的位置。
主栅极布线121在主栅极沟槽21的第1方向侧及与第1方向相反的方向侧这两侧与主栅极电极51连接。
如图20所示，主栅极布线121与第1连接沟槽24中的主栅极电极51使用接触柱71而连接。接触柱71例如通过将在栅极电极51上的层间绝缘层60设置的孔填埋而形成。
接触柱71的材料与主栅极布线121的材料不同。接触柱71的材料使用与主栅极布线121的材料相比针对较小的孔的埋入性良好的材料。主栅极布线121的材料例如是铝合金，接触柱71的材料例如是钨。
接触柱71与主栅极电极51接触。接触柱71与主栅极布线121接触。
接触柱71的第1方向的宽度小于主栅极电极51的第1方向的宽度。
控制栅极电极52在控制栅极电极52的第1方向的端部连接于控制栅极布线122。控制栅极电极52在控制栅极电极52的与第1方向相反的方向的端部连接于控制栅极布线122。
图18中，控制栅极布线122上的黑圈表示控制栅极布线122连接于控制栅极电极52的位置。2个主栅极沟槽21间的控制栅极沟槽22中的控制栅极电极52在2个主栅极沟槽21间的位置连接于控制栅极布线122。
控制栅极布线122例如在图18中的位置X1(第1位置)，连接于控制栅极电极52。位置X1是控制栅极电极52的第1方向的端部。另外，控制栅极布线122例如在图18中的位置X2(第2位置)，连接于控制栅极电极52。位置X2是控制栅极电极52的与第1方向相反的方向的端部。
如图19所示，例如，在主栅极沟槽21a与主栅极沟槽21b间的位置X1，控制栅极沟槽22a中的控制栅极电极52连接于控制栅极布线122。位置X1是控制栅极布线122与控制栅极沟槽22a交叉的位置。
如图20所示，控制栅极布线122与控制栅极沟槽22a中的控制栅极电极52，使用接触柱70而连接。接触柱70例如通过将控制栅极电极52上的层间绝缘层60中设置的孔填埋而形成。
接触柱70的材料例如与控制栅极布线122的材料不同。接触柱70的材料，使用与控制栅极布线122的材料相比、针对较小的孔的埋入性良好的材料。控制栅极布线122的材料例如是铝合金，接触柱70的材料例如是钨。
接触柱70与控制栅极电极52接触。接触柱70与控制栅极布线122接触。
接触柱70的第2方向的宽度，小于控制栅极电极52的第2方向的宽度。
第5实施方式的IGBT500，主栅极布线121与主栅极电极51的连接使用接触柱71。因此，主栅极布线121与主栅极电极51之间的连接所需要的面积能够缩小。因此，IGBT500的芯片面积能够缩小。
以上，根据第5实施方式，能够实现IGBT的导通电阻的降低和开关损耗的降低。另外，IGBT的图案设计的自由度增大。另外，IGBT的芯片面积的缩小能够实现。另外，IGBT的动作速度提高。另外，IGBT的可靠性提高。另外，IGBT的制造变得容易。
在第1～第5实施方式中，以半导体层为单晶硅的情况为例进行了说明，但半导体层并不限定于单晶硅。例如，也可以是单晶碳化硅等其他的单晶半导体。
在第1～第5实施方式中，以第1导电型为p型、第2导电型为n型的情况为例进行了说明，但也能够将第1导电型设为n型，将第2导电型设为p型。在将第1导电型设为n型、将第2导电型设为p型的情况下，例如第2电压(V2)为正电压。
主栅极沟槽21、控制栅极沟槽22及虚拟栅极沟槽23的配置及比率，并不限定于第1～第5实施方式的配置及比率。
对本发明的几个实施方式进行了说明，但这些实施方式是作为例子提示的，意图不是限定发明的范围。这些新的实施方式，能够以其他各种各样的方式实施，在不脱离发明的主旨的范围内，能够进行各种省略、置换、变更。例如，可以将一个实施方式的构成要素置换或变更为其他的实施方式的构成要素。这些实施方式及其变形，包含在发明的范围及主旨中，并且包含在权利要求书记载的发明及其等同的范围中。

Claims (15)

1.一种半导体装置，具备：
半导体层，具有平行于第1方向及与上述第1方向正交的第2方向的第1面及与上述第1面对置的第2面，该半导体层具备：
第1导电型的第1半导体区域；
第2导电型的第2半导体区域，设置于上述第1半导体区域与上述第1面之间；
第1导电型的第3半导体区域，设置于上述第2半导体区域与上述第1面之间；
第2导电型的第4半导体区域，设置于上述第3半导体区域与上述第1面之间；
多个第1沟槽，在上述第1方向上延伸，在上述第2方向上反复配置，距上述第2面的距离小于从上述第2面到上述第3半导体区域为止的距离；和
多个第2沟槽，在上述第1方向上延伸，在上述第2方向上反复配置，距上述第2面的距离小于从上述第2面到上述第3半导体区域为止的距离；
第1栅极电极，设置于上述第1沟槽中；
第1栅极绝缘膜，设置于上述第1栅极电极与上述第3半导体区域之间及上述第1栅极电极与上述第4半导体区域之间，与上述第4半导体区域接触；
第2栅极电极，设置于上述第2沟槽中；
第2栅极绝缘膜，设置于上述第2栅极电极与上述第3半导体区域之间；
第1电极，设置于上述半导体层的上述第1面侧，与上述第4半导体区域电连接；
第2电极，设置于上述半导体层的上述第2面侧，与上述第1半导体区域电连接；
第1栅极电极焊盘，设置于上述半导体层的上述第1面侧，被施加第1栅极电压；
第2栅极电极焊盘，设置于上述半导体层的上述第1面侧，被施加第2栅极电压；
第1布线，将上述第1栅极电极焊盘与上述第1栅极电极电连接；以及
第2布线，将上述第2栅极电极焊盘与上述第2栅极电极电连接，
上述半导体层具有第1连接沟槽，
多个上述第1沟槽内的相邻的2个上述第1沟槽在各自的端部通过上述第1连接沟槽而连接，
多个上述第2沟槽内的至少1个上述第2沟槽设置于上述相邻的2个上述第1沟槽间，
上述至少1个上述第2沟槽中的上述第2栅极电极，在上述相邻的2个上述第1沟槽间的第1位置，与上述第2布线电连接。
2.如权利要求1所述的半导体装置，
上述第1位置是上述至少1个上述第2沟槽中的上述第2栅极电极的上述第1方向的端部。
3.如权利要求2所述的半导体装置，
上述至少1个上述第2沟槽中的上述第2栅极电极在与上述第1方向相反的方向的端部即第2位置处与上述第2布线电连接。
4.如权利要求1至3中任一项所述的半导体装置，
上述第1位置是上述第2布线与上述第2沟槽交叉的位置。
5.如权利要求1至3中任一项所述的半导体装置，
上述第1栅极电极在上述第1方向的端部的第3位置与上述第1布线电连接。
6.如权利要求5所述的半导体装置，
上述第1栅极电极在与上述第1方向相反的方向的端部的第4位置与上述第1布线电连接。
7.如权利要求1至3中任一项所述的半导体装置，
上述第2布线与上述第2栅极电极，使用与上述第2布线不同的材料的导电层而连接。
8.如权利要求7所述的半导体装置，
上述导电层的上述第2方向的宽度小于上述第2栅极电极的上述第2方向的宽度。
9.如权利要求1至3中任一项所述的半导体装置，
上述半导体层具有第2连接沟槽，
上述至少1个上述第2沟槽与和上述至少1个上述第2沟槽相邻的上述第2沟槽，在各自的端部通过上述第2连接沟槽而连接。
10.如权利要求9所述的半导体装置，
上述第2连接沟槽被上述第2半导体区域夹着。
11.如权利要求1至3中任一项所述的半导体装置，
上述第2沟槽的个数相对于上述第1沟槽的个数的比例，在第1区域及位于上述第1区域的上述第2方向的第2区域中比在被上述第1区域和上述第2区域夹着的第3区域中更大。
12.如权利要求1至3中任一项所述的半导体装置，
上述第2布线与上述第1沟槽交叉。
13.如权利要求1至3中任一项所述的半导体装置，
上述半导体层在上述第1连接沟槽与上述第2半导体区域之间具有第1导电型的第5半导体区域。
14.如权利要求13所述的半导体装置，
上述第5半导体区域设置于上述第1位置与上述第2半导体区域之间。
15.一种半导体电路，具备：
权利要求1至14中任一项所述的半导体装置；以及
控制电路，驱动上述半导体装置，在使上述第1栅极电压从导通电压变化为关断电压之前，使上述第2栅极电压从第1电压变化为第2电压，上述第2电压在第1导电型为p型的情况下是负电压，在第1导电型为n型的情况下是正电压。
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