CN107204364A - 半导体装置 - Google Patents

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Abstract

根据一个实施方式，第3电极设于第1半导体区域与第2电极之间。第4电极设于第1半导体区域与第2电极之间。第2半导体区域设于第1半导体区域与第2电极之间、以及第3电极与第4电极之间。第3半导体区域设于第2半导体区域与第2电极之间。第4半导体区域设于第1半导体区域与第2电极之间，与第2电极电连接，且隔着第4电极与第2半导体区域并列。第1绝缘膜设于第3电极与第1半导体区域、第2半导体区域、第3半导体区域、以及第2电极之间。第2绝缘膜设于第4电极与第1半导体区域、第2半导体区域、以及第4半导体区域之间。第5半导体区域设于第1电极与第1半导体区域之间。

Description

半导体装置
相关申请的引用
本申请以2016年3月16日提出申请的在先的日本专利申请2016－052666号的权利的利益为基础，并且谋求其利益，通过引用在此包含其全部内容。
技术领域
这里说明的实施方式总的来说涉及半导体装置。
背景技术
电力用的半导体装置之一包括沟槽栅构造的IGBT(Insulated Gate BipolarTransistor，绝缘栅双极型晶体管)。在IGBT被用作开关元件的情况下，期望其导通电阻较低，并且开关较快。在IGBT中，若缩短沟槽栅的间距，则沟槽栅间的半导体区域的电阻成分变大，促进了所谓的IE效果(IE：Injection Enhanced，注入增强)。由此，其导通电压变小。该IE效果也因在沟槽栅间设置对于载流子的阻挡区域而得到促进。
但是，若通过这种方法促进IE效果，则发射极侧的载流子浓度增大。由此，在关断时，存在载流子未向发射极侧迅速排出、关断时的开关损失增大的可能性。这样，导通电压的减少和关断时的开关损失的减少成为权衡的关系。
发明内容
实施方式提供一种实现了导通电压的减少和关断时的开关损失的减少的半导体装置。
根据一个实施方式，半导体装置具备第1电极、第2电极、第1导电型的第1半导体区域、第3电极、第4电极、第2导电型的第2半导体区域、第1导电型的第3半导体区域、第2导电型的第4半导体区域、第1绝缘膜、第2绝缘膜、以及第2导电型的第5半导体区域。第1导电型的第1半导体区域设于上述第1电极与上述第2电极之间。第3电极设于上述第1半导体区域与上述第2电极之间。第4电极设于上述第1半导体区域与上述第2电极之间，并在与第1方向交叉的第2方向上与上述第3电极并列，该第1方向是从上述第1电极朝向上述第2电极的方向。第2导电型的第2半导体区域设于上述第1半导体区域与上述第2电极之间、以及上述第3电极与上述第4电极之间，并与上述第2电极电连接。第1导电型的第3半导体区域设于上述第2半导体区域与上述第2电极之间，并与上述第2电极电连接。第2导电型的第4半导体区域设于上述第1半导体区域与上述第2电极之间，在上述第2方向上隔着上述第4电极而与上述第2半导体区域并列，包括第1区域和第2区域，上述第2区域的杂质浓度比上述第1区域的杂质浓度高，上述第2区域在上述第1方向上设于上述第1区域与上述第2电极之间，上述第1区域以及上述第2区域电连接于上述第2电极。第1绝缘膜设于上述第3电极与上述第1半导体区域、上述第2半导体区域、上述第3半导体区域、以及上述第2电极之间。第2绝缘膜设于上述第4电极与上述第1半导体区域、上述第2半导体区域、以及上述第4半导体区域之间。第2导电型的第5半导体区域设于上述第1电极与上述第1半导体区域之间，并与上述第1电极电连接。
根据上述构成的半导体装置，能够提供一种实现了导通电压的减少和关断时的开关损失的减少的半导体装置。
附图说明
图1(a)是表示第1实施方式的半导体装置的示意性剖面图。图1(b)是表示第1实施方式的半导体装置的示意性俯视图。
图2(a)以及图2(b)是表示第1实施方式的半导体装置的动作的示意性剖面图。
图3是表示第1实施方式的半导体装置的动作的示意性剖面图。
图4是表示第2实施方式的半导体装置的示意性剖面图。
图5(a)是表示第3实施方式的第1例的半导体装置的示意性剖面图。图5(b)是表示第3实施方式的第2例的半导体装置的示意性剖面图。
图6是表示第4实施方式的半导体装置的示意性立体图。
图7(a)是表示第5实施方式的半导体装置的示意性剖面图。图7(b)是表示第5实施方式的半导体装置的一部分区域的杂质浓度分布的曲线图。
图8(a)是表示第6实施方式的第1例的半导体装置的示意性剖面图。图8(b)是表示第6实施方式的第1例的半导体装置的一部分区域的杂质浓度分布的曲线图。
图9(a)是表示第6实施方式的第2例的半导体装置的示意性剖面图。图9(b)是表示第6实施方式的第2例的半导体装置的示意性俯视图。
图10(a)是表示第6实施方式的第3例的半导体装置的示意性俯视图。图10(b)是表示第6实施方式的第4例的半导体装置的示意性俯视图。
图11(a)以及图11(b)是表示第6实施方式的第5例的半导体装置的示意性剖面图。图11(c)是表示第6实施方式的第5例的半导体装置的示意性俯视图。
图12(a)以及图12(b)是表示第6实施方式的第6例的半导体装置的示意性剖面图。图12(c)是表示第6实施方式的第6例的半导体装置的示意性俯视图。
图13(a)是表示第7实施方式的半导体装置的示意性剖面图。图13(b)是表示第7实施方式的半导体装置的一部分区域的杂质浓度分布的曲线图。
图14(a)以及图14(b)是表示第7实施方式的半导体装置的动作的示意性剖面图。
图15是表示第8实施方式的半导体装置的示意性剖面图。
图16(a)是表示第9实施方式的第1例的半导体装置的示意性剖面图。图16(b)是表示第9实施方式的第2例的半导体装置的示意性剖面图。
图17是表示第10实施方式的半导体装置的示意性立体图。
图18是表示第11实施方式的半导体装置的示意性剖面图。
图19是表示第12实施方式的半导体装置的示意性剖面图。
图20(a)～图20(b)是表示第13实施方式的半导体装置的示意性俯视图。
图21(a)～图21(b)是表示第13实施方式的半导体装置的示意性俯视图。
具体实施方式
以下，一边参照附图一边对实施方式进行说明。在以下的说明中，对相同的部件标注相同的附图标记，对于已说明过一次的部件适当地省略其说明。附图被示意性或者概念性地描绘，各部分的尺寸并非必须与现实相同。即使是表示相同部分的情况下，有时也根据附图而将彼此的尺寸或比例表示为不同。
在实施方式中，按照n+型、n型、n－型的顺序表示n型(第1导电型)的杂质浓度相对降低。按照p+型、p型的顺序表示p型(第2导电型)的杂质浓度相对降低。另外，在图中，有时导入三维坐标(X轴、Y轴、Z轴)。这里，X轴与Y轴以及Z轴交叉，Y轴与Z轴交叉。
(第1实施方式)
图1(a)是表示第1实施方式的半导体装置的示意性剖面图。图1(b)是表示第1实施方式的半导体装置的示意性俯视图。在图1(a)中，示出了沿着图1(b)的A1－A2线的剖面。
图1(a)所示的半导体装置101是上下电极构造的IGBT。半导体装置101具备第1电极(以下，例如称作集电极电极11)、第2电极(以下，例如称作发射极电极12)、第3电极13、第4电极14、第5电极15、第1半导体区域(以下，例如称作n－型基极区域21)、第2半导体区域(以下，例如称作p型基极区域22)、第3半导体区域(以下，例如称作n+型发射极区域23)、第4半导体区域(以下，例如称作p型半导体区域24)、第5半导体区域(以下，例如称作p+型集电极区域25)、第1绝缘膜31、第2绝缘膜32、以及第3绝缘膜33。
集电极电极11是半导体装置101的下侧电极。集电极电极11沿X轴方向以及Y轴方向延伸。发射极电极12是半导体装置101的上侧电极。发射极电极12设于集电极电极11之上。这里，所谓“设于之上”，除了包含直接设于之上的情况之外，也包含间接设于之上的情况。发射极电极12沿X轴方向以及Y轴方向延伸。在集电极电极11与发射极电极12之间设有半导体层、其他电极、以及绝缘膜等。
n－型基极区域21设于集电极电极11与发射极电极12之间。n－型基极区域21设于p+型集电极区域25之上。n－型基极区域21与p+型集电极区域25接触。这里，所谓“接触”，除了直接接触的情况之外，也包含间接接触的情况。
n－型基极区域21在Z轴方向上具有规定的厚度。n－型基极区域21沿X轴方向以及Y轴方向延伸。n－型基极区域21可以是从半导体晶片基板中单片化而得的层，也可以是外延生长层。n－型基极区域21的杂质浓度例如为1×1015(atoms/cm3)以下，能够根据元件的耐压设计而设定为任意的杂质浓度。
p+型集电极区域25设于集电极电极11与n－型基极区域21之间。p+型集电极区域25设于集电极电极11之上。p+型集电极区域25与集电极电极11电连接。这里，所谓“连接”，除了直接的连接之外，也包含间接的连接。例如，p+型集电极区域25与集电极电极11进行欧姆接触。p+型集电极区域25也与n－型基极区域21接触。
p+型集电极区域25在Z方向上具有规定的厚度。p+型集电极区域25沿X轴方向以及Y轴方向延伸。p+型集电极区域25也可以在X轴方向或者Y轴方向上被分割。p+型集电极区域25的杂质浓度的最大值比1×1017(atoms/cm3)高，例如为1×1018(atoms/cm3)以上。关于p+型集电极区域25的杂质浓度，也可以设定为随着朝向集电极电极11而变高。
p型基极区域22设于n－型基极区域21与发射极电极12之间。p型基极区域22选择性地设于n－型基极区域21之上。p型基极区域22电连接于发射极电极12。例如，p型基极区域22与发射极电极12低电阻接触或者欧姆接触。p型基极区域22也与n－型基极区域21接触。
p型基极区域22在Y方向上设于第3电极13与第4电极14之间。p型基极区域22接触于第1绝缘膜31以及第2绝缘膜32。p型基极区域22在Z轴方向上具有规定的厚度。p型基极区域22沿X轴方向延伸。p型基极区域22的杂质浓度例如为1×1015(atoms/cm3)以上且5×1017(atoms/cm3)以下。p型基极区域22的杂质浓度也可以设定为，随着朝向发射极电极12而变高。
n+型发射极区域23设于p型基极区域22与发射极电极12之间。n+型发射极区域23选择性地设于p型基极区域22之上。例如，在p型基极区域22之上设有与第1绝缘膜31接触的n+型发射极区域23和与第2绝缘膜32接触的n+型发射极区域23。n+型发射极区域23分别与发射极电极12电连接。例如，n+型发射极区域23分别与发射极电极12欧姆接触。n+型发射极区域23分别也与p型基极区域22接触。
n+型发射极区域23分别在Z轴方向上具有规定的厚度。n+型发射极区域23分别沿X轴方向延伸。n+型发射极区域23的杂质浓度的最大值比3×1017(atoms/cm3)大，例如为1×1018(atoms/cm3)以上。关于n+型发射极区域23的杂质浓度，也可以设定为随着朝向发射极电极12而变高。n+型发射极区域23以及p型基极区域22设于第3电极13与第4电极14之间。
p型半导体区域24设于n－型基极区域21与发射极电极12之间。p型半导体区域24与发射极电极12电连接。例如，p型半导体区域24与发射极电极12低电阻接触或者欧姆接触。p型半导体区域24也与n－型基极区域21接触。p型半导体区域24在Y轴方向上，隔着第4电极14而与p型基极区域22并列。p型半导体区域24设于第4电极14与第5电极15之间。p型半导体区域24与第2绝缘膜32以及第3绝缘膜33接触。p型半导体区域24在Z轴方向上具有规定的厚度。p型半导体区域24沿X轴方向延伸。p型半导体区域24的杂质浓度例如为1×1015(atoms/cm3)以上且5×1017(atoms/cm3)以下。关于p型半导体区域24的杂质浓度，也可以设定为随着朝向发射极电极12而变高。
在实施方式中，将从集电极电极11朝向发射极电极12的方向(第1方向)设为Z轴方向。p型半导体区域24在与Z轴方向交叉的方向(第2方向)即Y轴方向上，设于p型基极区域22的横侧。例如，在图1(a)、(b)的例子中，p型基极区域22与p型半导体区域24在Y轴方向上交替排列。
p型半导体区域24的杂质浓度的总和比p型基极区域22的杂质浓度的总和低。在Z轴方向上，p型半导体区域24与集电极电极11之间的距离比p型基极区域22与集电极电极11之间的距离短。例如，p型半导体区域24与n－型基极区域21的界面和集电极电极11的上端之间的距离，比p型基极区域22与n－型基极区域21的界面和集电极电极11的上端之间的距离短。p型半导体区域24在Z轴方向上的厚度比p型基极区域22在Z轴方向上的厚度厚。
第1实施方式以及以下所示的全部的实施方式包含p型半导体区域24与n－型基极区域21的界面和集电极电极11的上端之间的距离比p型基极区域22与n－型基极区域21的界面和集电极电极11的上端之间的距离长的构成。在该情况下，p型半导体区域24在Z轴方向上的厚度比p型基极区域22在Z轴方向上的厚度薄。
而且，第1实施方式以及以下所示的全部的实施方式包含p型半导体区域24与n－型基极区域21的界面和集电极电极11的上端之间的距离等于p型基极区域22与n－型基极区域21的界面和集电极电极11的上端之间的距离的构成。在该情况下，p型半导体区域24在Z轴方向上的厚度与p型基极区域22在Z轴方向上的厚度相同。
第3电极13设于n－型基极区域21与发射极电极12之间。第3电极13设于n－型基极区域21之上。第3电极13是IGBT的栅电极。第3电极13在Z轴方向上具有规定的厚度。第3电极13沿X轴方向延伸。
第1绝缘膜31设于第3电极13与n－型基极区域21、p型基极区域22、n+型发射极区域23、以及发射极电极12之间。第1绝缘膜31是IGBT的栅极绝缘膜。
第4电极14设于n－型基极区域21与发射极电极12之间。第4电极14设于n－型基极区域21之上。在Y轴方向上，第4电极14与第3电极13并列。第4电极14设于p型基极区域22与p型半导体区域24之间。p型基极区域22与p型半导体区域24通过第4电极14而分离。第4电极14是IGBT的栅电极。第4电极14在Z轴方向上具有规定的厚度。第4电极14沿X轴方向延伸。
第2绝缘膜32设于第4电极14与n－型基极区域21、n+型发射极区域23、p型基极区域22、以及p型半导体区域24之间。
第5电极15设于n－型基极区域21与发射极电极12之间。第5电极15设于n－型基极区域21之上。第5电极15在Y轴方向上与第4电极14并列。第5电极15在Y轴方向设于与第3电极13相反的一侧。第5电极15是IGBT的栅电极。第5电极15在Z轴方向上具有规定的厚度。第5电极15沿X轴方向延伸。第3电极13、第4电极14、以及第5电极15在Y轴方向上按该顺序排列。
第3绝缘膜33设于第5电极15与n－型基极区域21以及p型半导体区域24之间。
第3电极13与集电极电极11之间的距离、第4电极14与集电极电极11之间的距离、以及第5电极15与集电极电极11之间的距离分别大致相同。第3电极13、第4电极14、以及第5电极15也可以通过相同的制造工序同时形成。
在Y轴方向上，在将配置有p型基极区域22的区域设为A区域、将配置有p型半导体区域24的区域设为B区域的情况下，A区域与B区域在Y轴方向上交替排列。例如，在Y轴方向上，A区域/B区域/A区域/B区域/A区域/B区域···依次排列。在半导体装置101中，Y轴方向上的A区域的长度与B区域的长度相同。Y轴方向上的A区域的长度以及B区域的长度例如为6.0μm以下。
实施方式中的各半导体区域的主成分例如为硅(Si)。各半导体区域的主成分也可以是硅碳化物(SiC)、氮化镓(GaN)等。作为第1导电型的杂质元素，例如可应用磷(P)、砷(As)等。作为第2导电型的杂质元素，例如可应用硼(B)等。另外，在本说明书中，例示了n沟道型的IGBT，但也可以是p沟道型的IGBT。
另外，所谓“杂质浓度(atoms/cm3)”指的是有助于半导体材料的导电性的杂质元素的有效浓度。例如，在半导体材料中含有成为施主的杂质元素和成为受主的杂质元素的情况下，使活化后的杂质元素中的、去除了施主与受主的抵消部分的浓度为有效的杂质浓度。另外，使从有效的杂质元素中电离的电子或者空穴的浓度为载流子浓度。实施方式的杂质浓度的高低通过Z方向上的杂质浓度分布的最大值或者平均值来比较。杂质浓度能够通过SIMS分析来解析。关于电活化后的载流子浓度，能够通过SR分析来解析。
集电极电极11、发射极电极12、第3电极13、第4电极14、或者第5电极15的材料例如是包含从铝(Al)、钛(Ti)、镍(Ni)、钨(W)、金(Au)、多晶硅等的组中选出的至少一个的金属。另外，第1绝缘膜31、第2绝缘膜32、或者第3绝缘膜33例如包含硅氧化物(SiO2)或者硅氮化物(Si3N4)。
对半导体装置101的动作进行说明。
图2(a)～图3是表示第1实施方式的半导体装置的动作的示意性剖面图。在图2(a)～图3中，作为一个例子，仅显示了第3电极13与第5电极15之间的区域的动作。
在图2(a)中示出了接通后的状态。例如，集电极电极11被施加了高于发射极电极12的电位。第3电极13、第4电极14、以及第5电极15被施加阈值电位(Vth)以上的电位。由此，在p型基极区域22中沿第1绝缘膜31以及第2绝缘膜32形成沟道区域。由此，电子电流e1、e2从n+型发射极区域23经由沟道流向n－型基极区域21。
若电子累积于n－型基极区域21，则对于空穴来说，p+型集电极区域25与n－型基极区域21之间的能障(energy barrier)降低。由此，也从p+型集电极区域25注入空穴。由此，在接通后，在n－型基极区域21中累积电子与空穴。在本说明书中，有时将“接通后”的状态称作导通状态。
例如，如图2(b)所示，从左侧的n+型发射极区域23注入的电子电流e1到达其下方的p+型集电极区域25。从右侧的n+型发射极区域23注入的电子电流e2到达其下方的p+型集电极区域25。在图2(b)中，作为一个例子，由直线表示电子电流e1、e2的各自的路径，但电子电流e1、e2的各自的路径也可以随着向集电极侧前进而从该直线弯曲。另一方面，从p+型集电极区域25注入空穴。在图2(b)中，由空穴电流h1、h2表示空穴注入的情况。
例如，从p型基极区域22的下方的p+型集电极区域25注入的空穴电流h1经由p型基极区域22下方的n－型基极区域21、p型基极区域22而流至发射极电极12。
这里，p型基极区域22的下方的n－型基极区域21中被注入较多电子。由此，在导通状态下，p型基极区域22的下方的n－型基极区域21的电阻比p型半导体区域24的下方的n－型基极区域21的电阻低。
由此，从p型半导体区域24的下方的p+型集电极区域25注入的空穴电流h2容易流向电阻相对较低的p型基极区域22下方的n－型基极区域21。其结果，空穴电流h2中的、流向p型基极区域22的空穴电流h2a比流向p型半导体区域24的空穴电流h2b大。换言之，空穴电流h1和空穴电流h2中的大部分的空穴电流h2a集中于p型基极区域22下方的n－型基极区域21。
由此，在半导体装置101中，产生p型基极区域22下方的n－型基极区域21的载流子分布在发射极电极12侧增加的IE效果。其结果，在半导体装置101中，导通状态下的导通电阻减少，导通电压降低。
在图3中示出了关断时的状态。若第3电极13、第4电极14、以及第5电极15被供给了比阈值电位小的电位，则沟道区域消失，来自n+型发射极区域23的电子注入被阻断。由此，p型基极区域22下方的n－型基极区域21的电阻和p型半导体区域24下方的n－型基极区域21的电阻变得大致相同。由此，残留于n－型基极区域21的空穴经由p型基极区域22以及p型半导体区域24而向发射极电极12排出。
在实施方式中，期望的是p型基极区域22的杂质浓度比p型半导体区域24的杂质浓度低。
这里，由于p型半导体区域24的杂质浓度的总和比p型基极区域22的杂质浓度的总和低，因此对空穴来说，相比于一对n+型发射极区域23间的p型基极区域22，p型半导体区域24的势垒(日文：ポテンシャル牆壁)更低。由此，对空穴来说，相比于经由p型基极区域22流向发射极电极12的情况，更易于经由p型半导体区域24流向发射极电极12。
例如，在图3中示出了经由p型基极区域22向发射极电极12排出的空穴h3、以及经由p型半导体区域24向发射极电极12排出的空穴h4。通过空穴h4形成的电流比通过空穴h3形成的电流大。在Z轴方向上，当p型半导体区域24在Z轴方向上的厚度比p型基极区域22在Z轴方向上的厚度厚时，该效果进一步增加。
换言之，在半导体装置101中，除了p型基极区域22之外还设有p型半导体区域24，在关断时，空穴经由p型基极区域22以及p型半导体区域24向发射极电极12迅速地排出。由此，在半导体装置101中，关断时的开关损失降低。
这样，在半导体装置101中，导通电压降低，并且关断时的开关损失降低。
另外，Y轴方向上的A区域与B区域也可以以各自的多个形成组、并交替地排列。例如，可以按照A区域/A区域/B区域/B区域/A区域/A区域/B区域/B区域/A区域/A区域/B区域/B区域的顺序排列，也可以按照A区域/A区域/A区域/B区域/B区域/B区域/A区域/A区域/A区域/B区域/B区域/B区域/A区域/A区域/A区域/B区域/B区域/B区域的顺序排列。另外，A区域与B区域的各自的组数也可以不同。例如，可以按照A区域/B区域/B区域/A区域/B区域/B区域/A区域/B区域/B区域的顺序排列，也可以按照A区域/A区域/B区域/A区域/A区域/B区域/A区域/A区域/B区域的顺序排列。
例如，在优先大电流时，以形成沟道的A区域的数量比B区域的数量多的方式配置A、B区域。另一方面，在优先减少关断后的开关损失时，以B区域的数量比A区域的数量多的方式配置A、B区域。这样，通过改变A区域与B区域的组合，能够简便地选择是使大电流优先还是使关断时的开关损失的减少优先。
(第2实施方式)
图4是表示第2实施方式的半导体装置的示意性剖面图。
在半导体装置102中，在Y轴方向上，p型半导体区域24的长度L24比p型基极区域22的长度L22长。例如，A区域的长度为1μm以上且6μm以下。B区域的长度为2μm以上且10μm以下。
由此，在关断时，空穴容易经由较宽的p型半导体区域24更迅速地向发射极电极12排出。由此，在半导体装置102中，与半导体装置101相比，关断时的开关损失进一步降低。
(第3实施方式)
图5(a)是表示第3实施方式的第1例的半导体装置的示意性剖面图。图5(b)是表示第3实施方式的第2例的半导体装置的示意性剖面图。
在图5(a)所示的半导体装置103A中，n+型发射极区域23设于第3电极13侧，而未设于第4电极14侧。例如，n+型发射极区域23与第1绝缘膜31接触。n+型发射极区域23未与第2绝缘膜32接触。另外，第4电极14与发射极电极12电连接。例如，第4电极14与发射极电极12接触。
另外，在Y轴方向上，p型基极区域22隔着第5电极15与p型半导体区域24并列。设于该p型基极区域22的n+型发射极区域23与第3绝缘膜33接触。另外，在Y轴方向上，第6电极16隔着p型基极区域22与第5电极15并列。在第6电极16和p型基极区域22以及n－型基极区域21之间设有第4绝缘膜34。
在图5(b)所示的半导体装置103B中，第4电极14以及第5电极15分别与发射极电极12电连接。例如，第4电极14以及第5电极15分别与发射极电极12接触。另外，n+型发射极区域23与第4绝缘膜34接触。
通过减少由n+型发射极区域23和栅电极夹持绝缘膜的构造，使得栅电极与发射极电极之间的寄生电容Cge减少。由此，半导体装置103A、103B的用于控制栅电极的电位的栅极驱动器的电流损失降低。而且，在半导体装置103A、103B中，其开关动作进一步变得高速。
(第4实施方式)
图6是表示第4实施方式的半导体装置的示意性立体图。在图6中，省略了发射极电极12的显示。
在半导体装置104中，n+型发射极区域23在X轴方向上被分割。例如，n+型发射极区域23包含多个区域。多个区域例如在X轴方向上周期性地排列。
这里，将X轴方向上的n+型发射极区域23的长度定义为沟道宽W，将Z轴方向上的n+型发射极区域23的深度定义为沟道长L。在半导体装置104中，由于n+型发射极区域23被分割，使得沟道宽W除以沟道长L而得的值((沟道宽W)/(沟道长L))进一步减少。由此，在半导体装置104中，能够抑制导通状态下的饱和电流。
(第5实施方式)
图7(a)是表示第5实施方式的半导体装置的示意性剖面图。图7(b)是表示第5实施方式的半导体装置的一部分区域的杂质浓度分布的曲线图。图7(b)的横轴是Z轴方向上的位置(图7(a)的点P、点Q、点R、点S)，纵轴是杂质浓度(单位是任意值(a.u.))，表示相对的杂质浓度的高低。
在半导体装置105中，n－型基极区域21具有越是接近集电极电极11则杂质浓度越高的区域。例如，使该区域为n型缓冲区域21b。n型缓冲区域21b在Z轴方向上具有规定的厚度。n型缓冲区域21b沿X轴方向以及Y轴方向延伸。n型缓冲区域21b的杂质浓度比去除了n型缓冲区域21b后的n－型基极区域21的杂质浓度高。
通过在n－型基极区域21中设有n型缓冲区域21b，使得n－型基极区域21在Z轴方向上的厚度变薄，其电阻进一步下降。由此，在半导体装置105中，导通状态下的导通电压进一步减少。
(第6实施方式)
图8(a)是表示第6实施方式的第1例的半导体装置的示意性剖面图。图8(b)是表示第6实施方式的第1例的半导体装置的一部分区域的杂质浓度分布的曲线图。图8(b)的横轴是Z轴方向上的位置(图8(a)的点P’、点Q’、点R’、点S’)，纵轴是杂质浓度(单位是任意值(a.u.))，表示相对的杂质浓度的高低。
在半导体装置106A中，p型半导体区域24包含第1区域(p型半导体区域24l)和第2区域(p+型半导体区域24h)。p型半导体区域24l以及p+型半导体区域24h与发射极电极11电连接。p+型半导体区域24h的杂质浓度比p型半导体区域24l的杂质浓度高。例如，在p+型半导体区域24h中越是接近发射极电极12则杂质浓度越高。
p+型半导体区域24h在Z轴方向上设于发射极电极12与p型半导体区域24l之间。p+型半导体区域24h选择性地设于p型半导体区域24l之上。p+型半导体区域24h在Z轴方向上具有规定的厚度。p+型半导体区域24h沿X轴方向延伸。p+型半导体区域24h与第2绝缘膜32以及第3绝缘膜33接触。
在p型半导体区域24中，通过设有与发射极电极12欧姆接触的高浓度的p+型半导体区域24h，使得p型半导体区域24与发射极电极12的接触可以是肖特基接触，能够进一步降低p型半导体区域24的杂质浓度。p型半导体区域24的杂质浓度例如为5×1017(atoms/cm3)以下。由此，在关断时，空穴容易从低电阻的p型半导体区域24l经由p+型半导体区域24h更迅速地向发射极电极12排出。在关断开关时，从肖特基接触的p型半导体区域24l向发射极电极12具有空穴的势垒，空穴电流难以流动。但是，通过在p型半导体区域24内存在高浓度的p+型半导体区域24h，使得空穴电流容易从低电阻的p型半导体区域24l经由p+型半导体区域24h流向发射极电极12。由此，在半导体装置106A中，关断时的开关损失进一步降低。
另外，在关断时，在第4电极14以及第5电极15被施加了负的电位的情况下，在p型半导体区域24l中沿第2绝缘膜32以及第3绝缘膜33形成感应层(空穴的浓度较高的层)。该感应层对空穴来说是低电阻层。由此，在关断时，空穴经由感应层以及p+型半导体区域24h更迅速地向发射极电极12排出。
以下，对p+型半导体区域24h的另一例进行说明。
图9(a)是表示第6实施方式的第2例的半导体装置的示意性剖面图。图9(b)是表示第6实施方式的第2例的半导体装置的示意性俯视图。在图9(a)中示出了沿着图9(b)的A1－A2线的剖面。
在图9(a)、(b)所示的半导体装置106B中，p+型半导体区域24h在p型半导体区域24l与发射极电极12之间沿Y轴方向延伸。p+型半导体区域24h与第2绝缘膜32以及第3绝缘膜33接触。而且，p+型半导体区域24h成为在X轴方向上排列的多个区域。
图10(a)是表示第6实施方式的第3例的半导体装置的示意性俯视图。图10(b)是表示第6实施方式的第4例的半导体装置的示意性俯视图。
在图10(a)所示的半导体装置106C中，p+型半导体区域24h沿X轴方向延伸。另一方面，在图10(b)所示的半导体装置106D中，p+型半导体区域24h成为在X轴方向上排列的多个区域。在半导体装置106C、106D中，p+型半导体区域24h在Y轴方向的中途中断。
图11(a)以及图11(b)是表示第6实施方式的第5例的半导体装置的示意性剖面图。图11(c)是表示第6实施方式的第5例的半导体装置的示意性俯视图。在图11(a)中示出了沿着图11(c)的A1－A2线的剖面。在图11(b)中示出了沿着图11(c)的B1－B2线的剖面。在图11(a)以及图11(b)中，未显示出p+型集电极区域25以及集电极电极11。
在图11(a)～图11(c)所示的半导体装置106E中，p+型半导体区域24h包含沿X轴方向延伸的区域24hx和沿Y轴方向延伸的区域24hy。区域24hx与区域24hy相连。区域24hy成为在X轴方向上排列的多个区域。
图12(a)以及图12(b)是表示第6实施方式的第6例的半导体装置的示意性剖面图。图12(c)是表示第6实施方式的第6例的半导体装置的示意性俯视图。在图12(a)中，示出了沿着图12(c)的A1－A2线的剖面。在图12(b)中，示出了沿着图12(c)的B1－B2线的剖面。
在图12(a)～图12(c)所示的半导体装置106F中，在Y轴方向上，在p+型半导体区域24h与第2绝缘膜32之间、以及p+型半导体区域24h与第3绝缘膜33之间设有p型半导体区域24l。p+型半导体区域24h成为沿X轴方向排列的多个区域。
即使是图9(a)～图12(c)所示的p+型半导体区域24h，在关断时，空穴也更迅速地从低电阻的p型半导体区域24l经由p+型半导体区域24h向发射极电极12排出。由此，在半导体装置106B～106F中，也进一步降低关断时的开关损失。
(第7实施方式)
图13(a)是表示第7实施方式的半导体装置的示意性剖面图。图13(b)是表示第7实施方式的半导体装置的一部分区域的杂质浓度分布的曲线图。图13(b)的横轴是Z轴方向上的位置(图13(a)的点P”、点Q”、点R”、点S”)，纵轴是杂质浓度(单位是任意值(a.u.))，表示相对的杂质浓度的高低。
半导体装置107包含半导体装置101的构成要素。而且，半导体装置107具备n型阻挡区域21a。n型阻挡区域21a设于n－型基极区域21与p型基极区域22之间。n型阻挡区域21a接触于n－型基极区域21与p型基极区域22。n型阻挡区域21a设于第3电极13与第4电极14之间。n型阻挡区域21a接触于第1绝缘膜31以及第2绝缘膜32。n型阻挡区域21a在Z轴方向上具有规定的厚度。n型阻挡区域21a沿X轴方向延伸。n型阻挡区域21a的杂质浓度例如为1×1015(atoms/cm3)以上且1×1017(atoms/cm3)以下。
n型阻挡区域21a的导电型与n－型基极区域21的导电型相同。若使n型阻挡区域21a为n－型基极区域21的一部分，则Z轴方向上的n－型基极区域21的杂质浓度分布在第3电极13与第4电极14之间具有极大值。例如，Z轴方向上的杂质浓度的峰值为5×1016(atoms/cm3)左右。n型阻挡区域21a的杂质浓度可以设定为，随着朝向发射极电极12而升高。
在Z轴方向上，p型半导体区域24与集电极电极11之间的距离也可以比p型基极区域22与集电极电极11之间的距离短。p型半导体区域24在Z轴方向上的厚度也可以比p型基极区域22在Z轴方向上的厚度更厚。
图14(a)以及图14(b)是表示第7实施方式的半导体装置的动作的示意性剖面图。在图14(a)以及图14(b)中，作为一个例子，仅显示了第3电极13与第5电极15之间的区域的动作。在以下的说明中，对于与半导体装置101的动作重复的动作适当地进行省略。
在图14(a)中示出了接通后的状态。
例如，在导通状态下，从左侧的n+型发射极区域23注入的电子电流e1、以及从右侧的n+型发射极区域23注入的电子电流e2到达其下方的p+型集电极区域25。另一方面，从p+型集电极区域25注入的空穴电流h1、h2朝向发射极侧。
从p型基极区域22的下方的p+型集电极区域25注入的空穴电流h1经由p型基极区域22下方的n－型基极区域21、p型基极区域22而流至发射极电极12。
在p型基极区域22的下方的n－型基极区域21中，被注入了较多电子。由此，在导通状态下，p型基极区域22的下方的n－型基极区域21的电阻比p型半导体区域24的下方的n－型基极区域21的电阻低。
由此，从p型半导体区域24的下方的p+型集电极区域25注入的空穴电流h2容易流向电阻相对较低的p型基极区域22下方的n－型基极区域21。其结果，流向p型基极区域22的空穴电流h2比流向p型半导体区域24的空穴电流h2b大。换言之，空穴电流h1和空穴电流h2中的大部分的空穴电流h2a集中于p型基极区域22下方的n－型基极区域21。
在半导体装置107中，在p型基极区域22之下设有n型阻挡区域21a。n型阻挡区域21a的杂质浓度比n－型基极区域21的杂质浓度高。n型阻挡区域21a对空穴来说成为势垒。由此，在半导体装置107中，来自发射极侧的电子注入量进一步增大。即，对空穴来说，相比于由p型基极区域22与n－型基极区域21形成的pn接合，由p型基极区域22与n型阻挡区域21a形成的pn接合的能障更高。由此，在半导体装置107中，在p型基极区域22之下更容易堆积载流子，IE效果相比于半导体装置101更加促进。其结果，在半导体装置107中，导通状态下的导通电阻进一步减少，导通电压降低。
在图14(b)中示出了关断时的状态。
在关断时，残留于n－型基极区域21的空穴经由p型基极区域22以及p型半导体区域24向发射极电极12排出。对于空穴来说，相比于一对n+型发射极区域23间的p型基极区域22，p型半导体区域24的势垒变低。另外，对于空穴来说，相比于经由p型基极区域22流向发射极电极12的情况，更易于经由p型半导体区域24而流向发射极电极12。由此，利用空穴h4形成的电流比利用空穴h3形成的电流大。
在半导体装置107中，除了p型基极区域22之外还设有p型半导体区域24，在关断时，空穴经由p型基极区域22以及p型半导体区域24迅速地向发射极电极12排出。由此，在关断时，残留于n－型基极区域21的电子迅速地向集电极电极11排出。由此，在半导体装置107中，关断时的开关损失降低。
这样，在半导体装置107中，导通电压降低，并且关断时的开关损失降低。
(第8实施方式)
图15是表示第8实施方式的半导体装置的示意性剖面图。
半导体装置108包含半导体装置107的构成要素。而且，在半导体装置108中，在Y轴方向上，p型半导体区域24的长度L24比p型基极区域22的长度L22长。
由此，在关断时，空穴易于经由较宽的p型半导体区域24更迅速地向发射极电极12排出。由此，在半导体装置108中，与半导体装置107相比，关断时的开关损失进一步降低。
(第9实施方式)
图16(a)是表示第9实施方式的第1例的半导体装置的示意性剖面图。图16(b)是表示第9实施方式的第2例的半导体装置的示意性剖面图。
图16(a)所示的半导体装置109A在p型基极区域22之下具备n型阻挡区域21a。其中，n+型发射极区域23设于第3电极13侧，未设于第4电极14侧。另外，第4电极14与发射极电极12电连接。另外，设于p型基极区域22的n+型发射极区域23与第3绝缘膜33接触，未设于第4绝缘膜34侧。
图16(b)所示的半导体装置109B在p型基极区域22之下具备n型阻挡区域21a。其中，第4电极14以及第5电极15分别与发射极电极12电连接。n+型发射极区域23与第4绝缘膜34接触。
通过减少由n+型发射极区域23与栅电极夹持绝缘膜的构造，使得栅电极与发射极电极之间的寄生电容Cge减少。由此，半导体装置109A、109B的用于控制栅电极的电位的栅极驱动器的电流损失降低。而且，在半导体装置109A、109B中，其开关动作进一步成为高速。
(第10实施方式)
图17是表示第10实施方式的半导体装置的示意性立体图。在图17中，省略了发射极电极12的显示。
半导体装置110包含半导体装置107的构成要素。其中，n+型发射极区域23在X轴方向上被分割。例如，n+型发射极区域23包含多个区域。多个区域例如沿X轴方向周期性地排列。
由此，沟道宽W除以沟道长L而得的值((沟道宽W)/(沟道长L))进一步减少。由此，在半导体装置110中，能够抑制导通状态下的饱和电流。
(第11实施方式)
图18是表示第11实施方式的半导体装置的示意性剖面图。
Z轴方向上的点P至点S的杂质浓度分布例如与图7(b)所示的杂质浓度分布相同。
半导体装置111包含半导体装置107的构成要素。而且，在半导体装置111中，n－型基极区域21具有越是接近集电极电极11则杂质浓度越高的n型缓冲区域21b区域。
通过在n－型基极区域21中设有n型缓冲区域21b，使得n－型基极区域21在Z轴方向上的厚度变薄，其电阻进一步下降。由此，在半导体装置111中，导通状态下的导通电压进一步减少。
(第12实施方式)
图19是表示第12实施方式的半导体装置的示意性剖面图。
Z轴方向上的点P’至点S’的杂质浓度分布例如与图12(b)所示的杂质浓度分布相同。
半导体装置112包含半导体装置107的构成要素。而且，在半导体装置112中p型半导体区域24具有p+型半导体区域24h。
通过在p型半导体区域24中设有与发射极电极12欧姆接触的高浓度的p+型半导体区域24h，从而即使p型半导体区域24与发射极电极12的接触为肖特基接触，也能够进一步降低p型半导体区域24的杂质浓度。p型半导体区域24的杂质浓度例如为5×1017(atoms/cm3)以下。p型半导体区域24的电阻进一步下降。由此，在关断时，空穴易于从低电阻的p型半导体区域24l经由p+型半导体区域24h更迅速地向发射极电极12排出。由此，在半导体装置112中，关断时的开关损失进一步降低。
另外，在关断时，在第4电极14以及第5电极15被施加了负的电位的情况下，在p型半导体区域24l中，沿第2绝缘膜32以及第3绝缘膜33形成空穴的浓度较高的感应层。由此，在关断时，空穴经由感应层以及p+型半导体区域24h更迅速地向发射极电极12排出。
(第13实施方式)
图20(a)～图21(b)是表示第13实施方式的半导体装置的示意性俯视图。
在图20(a)～图21(b)中示出了例如半导体装置101的发射极电极12下的第3电极13、第4电极14、以及第5电极15的端部附近的情况。这里，在图20(a)中示出了第13实施方式的第1例。在图20(b)中示出了第13实施方式的第2例。在图21(a)中示出了第13实施方式的第3例。在图21(b)中示出了第13实施方式的第4例。
在图20(a)所示的第1例中，在第3电极13的端部13e、第4电极14的端部14e、以及第5电极15的端部15e之上设有布线17。布线17分别电连接于第3电极13、第4电极14、以及第5电极15。例如，在Z轴方向上，布线17可以分别接触于第3电极13、第4电极14、以及第5电极15，也可以分别经由通孔电极而连接于第3电极13、第4电极14、以及第5电极15。布线17包含铝(Al)或者多晶硅等。
在第1例中，p型基极区域22的端部22e设于第3电极13与第4电极14之间。p型半导体区域24的端部24e设于第4电极14与第5电极15之间。n+型发射极区域23的端部23e位于p型基极区域22内。n+型发射极区域23的端部23e设于第3电极13与第4电极14之间。在第1例中，第3电极13的端部13e经由第1绝缘膜31接触于n－型基极区域21，第4电极14的端部14e经由第2绝缘膜32接触于n－型基极区域21，第5电极15的端部15e经由第3绝缘膜33接触于n－型基极区域21。
在图20(b)所示的第2例中，p型半导体区域24的端部24e设于第4电极14与第5电极15之间。n+型发射极区域23的端部23e位于p型基极区域22内。n+型发射极区域23的端部23e设于第3电极13与第4电极14之间。
在第2例中，第3电极13的端部13e经由第1绝缘膜31接触于p型基极区域22，第4电极14的端部14e经由第2绝缘膜32接触于p型基极区域22，第5电极15的端部15e经由第3绝缘膜33接触于p型基极区域22。在第2例中，p型基极区域22的端部22e位于第3电极13、第4电极14、以及第5电极15的端部的外侧。
在图21(a)所示的第3例中，p型基极区域22的端部22e设于第3电极13与第4电极14之间。n+型发射极区域23的端部23e位于p型基极区域22内。n+型发射极区域23的端部23e设于第3电极13与第4电极14之间。
在第3例中，第3电极13的端部13e经由第1绝缘膜31接触于p型半导体区域24，第4电极14的端部14e经由第2绝缘膜32接触于p型半导体区域24，第5电极15的端部15e经由第3绝缘膜33接触于p型半导体区域24。在第3例中，p型半导体区域24的端部24e位于第3电极13、第4电极14、以及第5电极15的端部的外侧。
在图21(b)所示的第4例中，第3电极13、第4电极14、以及第5电极15连接于电极18。电极18例如包含与第3电极13、第4电极14、第5电极15相同的材料。第3电极13、第4电极14、第5电极15、以及电极18位于距集电极电极11相同的高度处。在电极18与n－型基极区域21之间设有绝缘膜35。
例如，在半导体装置101中，第3电极13、第4电极14、以及第5电极15均为栅电极。在将第3电极13、第4电极14、第5电极15、以及电极18一体地定义为栅电极的情况下，也可以将第3电极13改称为栅电极的第1部分，将第4电极14改称为栅电极的第2部分，将第5电极15改称为栅电极的第3部分。
在第1～第12实施方式中，例示了半导体装置的一部分的剖面、或者其平面。例如，即使第3电极13、第4电极14、以及第5电极15连接于电极18而一体地形成电极，在一部分的剖面中已例示的各个电极也被定义为第3电极13、第4电极14、以及第5电极15。
第13实施方式中的p型基极区域22、n+型发射极区域23、p型半导体区域24、第3电极13、第4电极14、以及第5电极15的终端构造也适用于第2～第12实施方式。
在上述的实施方式中，“A设于B之上”有时也适用于使A与B反转而A位于B之下的情况、或A与B横向排列的情况。这是因为，即使将实施方式的半导体装置旋转，在旋转前后，半导体装置的构造也不会改变。
以上，一边参照具体例一边说明了实施方式。但是，实施方式并不限定于这些具体例。即，由本领域技术人员在这些具体例中适当地加入了设计变更的方案，只要具备实施方式的特征，则也包含在实施方式的范围中。上述各具体例所具备的各要素以及其配置、材料、条件、形状、尺寸等并非限定于例示，而是能够适当地变更。
另外，上述各实施方式所具备的各要素在技术上可实现的范围内能够进行合并，将它们组合而得的方案只要包含实施方式的特征就也包含在实施方式的范围中。除此之外，可知在实施方式的思想范围内，只要是本领域技术人员能够想到的各种变更例以及修改例，则这些变更例以及修正例也属于实施方式的范围。
虽然说明了本发明的几个实施方式，但这些实施方式只是作为例子而提出的，并非意图限定发明的范围。这些新的实施方式能够通过其他各种方式来实施，在不脱离发明的主旨的范围内，能够进行各种省略、替换、变更。这些实施方式及其变型包含在发明的范围和主旨中，并且包含在专利请求的范围所记载的发明和与其等效的范围内。

Claims (10)

1.一种半导体装置，具备：
第1电极；
第2电极；
第1导电型的第1半导体区域，设于上述第1电极与上述第2电极之间；
第3电极，设于上述第1半导体区域与上述第2电极之间；
第4电极，设于上述第1半导体区域与上述第2电极之间，并在与第1方向交叉的第2方向上与上述第3电极并列，该第1方向是从上述第1电极朝向上述第2电极的方向；
第2导电型的第2半导体区域，设于上述第1半导体区域与上述第2电极之间、以及上述第3电极与上述第4电极之间，并与上述第2电极电连接；
第1导电型的第3半导体区域，设于上述第2半导体区域与上述第2电极之间，并与上述第2电极电连接；
第2导电型的第4半导体区域，设于上述第1半导体区域与上述第2电极之间，并在上述第2方向上隔着上述第4电极而与上述第2半导体区域并列，包含第1区域和第2区域，上述第2区域的杂质浓度比上述第1区域的杂质浓度高，上述第2区域在上述第1方向上设于上述第1区域与上述第2电极之间，上述第1区域以及上述第2区域电连接于上述第2电极；
第1绝缘膜，设于上述第3电极与上述第1半导体区域、上述第2半导体区域、上述第3半导体区域、以及上述第2电极之间；
第2绝缘膜，设于上述第4电极与上述第1半导体区域、上述第2半导体区域、以及上述第4半导体区域之间；以及
第2导电型的第5半导体区域，设于上述第1电极与上述第1半导体区域之间，并与上述第1电极电连接。
2.根据权利要求1所述的半导体装置，
上述第4半导体区域与上述第1半导体区域的界面和上述第1电极之间的距离，比上述第2半导体区域与上述第1半导体区域的界面和上述第1电极之间的距离短。
3.一种半导体装置，具备：
第1电极；
第2电极；
第1导电型的第1半导体区域，设于上述第1电极与上述第2电极之间；
第3电极，设于上述第1半导体区域与上述第2电极之间；
第4电极，设于上述第1半导体区域与上述第2电极之间，并在与第1方向交叉的第2方向上与上述第3电极并列，该第1方向是从上述第1电极朝向上述第2电极的方向；
第2导电型的第2半导体区域，设于上述第1半导体区域与上述第2电极之间、以及上述第3电极与上述第4电极之间，并与上述第2电极电连接；
第1导电型的第3半导体区域，设于上述第2半导体区域与上述第2电极之间，并与上述第2电极电连接；
第2导电型的第4半导体区域，设于上述第1半导体区域与上述第2电极之间，并与上述第2电极电连接，在上述第2方向上隔着上述第4电极而与上述第2半导体区域并列；
第1绝缘膜，设于上述第3电极与上述第1半导体区域、上述第2半导体区域、上述第3半导体区域、以及上述第2电极之间；
第2绝缘膜，设于上述第4电极与上述第1半导体区域、上述第2半导体区域、以及上述第4半导体区域之间；以及
第2导电型的第5半导体区域，设于上述第1电极与上述第1半导体区域之间，并与上述第1电极电连接，
上述第1方向上的上述第1半导体区域的杂质浓度分布在上述第3电极与上述第4电极之间具有极大值。
4.根据权利要求1至3中任一项所述的半导体装置，
还具备第5电极和第3绝缘膜，
上述第5电极设于上述第1半导体区域与上述第2电极之间，并在上述第2方向上与上述第4电极并列，设于与上述第3电极相反的一侧；
上述第3绝缘膜设于上述第5电极与上述第1半导体区域以及上述第4半导体区域之间；
上述第4半导体区域设于上述第4电极与上述第5电极之间。
5.根据权利要求1至3中任一项所述的半导体装置，
在上述第2方向上，上述第4半导体区域的长度比上述第2半导体区域的长度长。
6.根据权利要求1至3中任一项所述的半导体装置，
上述第3半导体区域与上述第1绝缘膜接触而未与上述第2绝缘膜接触。
7.根据权利要求1至3中任一项所述的半导体装置，
上述第4电极或者上述第5电极电连接于上述第2电极。
8.根据权利要求1至3中任一项所述的半导体装置，
上述第2绝缘膜设于上述第4电极与上述第3半导体区域之间。
9.根据权利要求1至3中任一项所述的半导体装置，
上述第3半导体区域被设为在与上述第1方向以及上述第2方向交叉的第3方向上排列的多个区域。
10.根据权利要求1至3中任一项所述的半导体装置，
上述第1半导体区域具有越是接近上述第1电极则杂质浓度越变高的区域。
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