JP2021072418A - 半導体装置およびその製造方法 - Google Patents
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Abstract
Description
以下、添付の図面を参照しながら本発明に係る実施の形態について説明する。なお、図面は模式的に示されたものであり、異なる図面にそれぞれ示されている画像のサイズおよび位置の相互関係は、必ずしも正確に記載されたものではなく、適宜変更され得る。また、以下の説明では、同様の構成要素には同じ符号を付して図示し、それらの名称および機能も同様のものとする。よって、それらについての詳細な説明を省略する場合がある。
<装置構成>
図1は、本発明に係る実施の形態1のIGBT100全体の上面構成を模式的に示す平面図である。図1に示すIGBT100は、四角形状の外形を有し、その大部分は、「ユニットセル」と呼称されるIGBTの最小単位構造(IGBTセル)が複数配置され、主電流が流れる活性領域23が設けられ、活性領域23の外側は終端領域25で囲まれている。活性領域23には複数のゲートトレンチ3が互いに間隔を開けて並列に設けられており、IGBT100はゲートトレンチ型のIGBTである。なお、複数のゲートトレンチ3は、活性領域23を囲むゲート配線領域24に接続され、ゲート配線領域24は活性領域23内のゲートパッド21に接続される。また、複数のゲートトレンチ3は、一方端がゲート配線領域24に接続されるが、他方端はIGBT100の中央部においてゲートトレンチ3の配列方向に延在するように設けられた長方形状の配線引き出し領域22にまで延在している。なお、配線引き出し領域22の構成については、後に説明する。
先に説明したようにゲート電極11のゲート絶縁膜13の厚さT1は、ゲート電極12のゲート絶縁膜131の厚さT2よりも薄くなるように形成されているが、ゲート絶縁膜13をゲート絶縁膜131に比べて薄くすることで、ゲート電極12とゲート電極11との間でのリーク電流の発生を抑制できる効果がある。以下、この効果について説明する。
図26は、本発明に係る実施の形態2のIGBT200の断面構成を示す断面図であり、図2に示したIGBT100の断面図に対応する断面図である。なお、図26においては、図2を用いて説明したIGBT100と同一の構成については同一の符号を付し、重複する説明は省略する。
図27は、本発明に係る実施の形態3のRC−IGBT(Reverse Conducting IGBT)300の断面構成を示す断面図である。なお、図27においては、図2を用いて説明したIGBT100と同一の構成については同一の符号を付し、重複する説明は省略する。
図29は、本発明に係る実施の形態4のRC−IGBT400の断面構成を示す断面図である。なお、図29においては、図27を用いて説明したRC−IGBT300と同一の構成については同一の符号を付し、重複する説明は省略する。
図30は、本発明に係る実施の形態5のIGBT500の断面構成を示す断面図であり、図2に示したIGBT100の断面図に対応する断面図である。なお、図30においては、図26を用いて説明したIGBT200と同一の構成については同一の符号を付し、重複する説明は省略する。
図31は、本発明に係る実施の形態6のIGBT600全体の上面構成を模式的に示す平面図である。なお、図31においては、図1を用いて説明したIGBT100と同一の構成については同一の符号を付し、重複する説明は省略する。
図34は、本発明に係る実施の形態7のRC−IGBT700全体の上面構成を模式的に示す平面図である。図34に示すRC−IGBT700は、四角形状の外形を有し、その大部分は、IGBTの最小単位構造(IGBTセル)が複数配置されたIGBT活性領域27(第1の活性領域)と、ダイオードの最小単位構造(ダイオードセル)が複数配置されたダイオード活性領域28(第2の活性領域)が設けられ、IGBT活性領域27およびダイオード活性領域28の外側は終端領域25で囲まれている。IGBT活性領域27にはゲートトレンチ3およびゲートトレンチ14が互いに間隔を開けて並列に設けられている。ダイオード活性領域28には、複数のゲートトレンチ17が互いに間隔を開けて並列に設けられている。なお、図34に示すRC−IGBT700は、図29に示したRC−IGBT400と同様の断面構成を有している。
図37は、本発明に係る実施の形態8のIGBT800全体の上面構成を模式的に示す平面図である。なお、図37においては、図1を用いて説明したIGBT100と同一の構成については同一の符号を付し、重複する説明は省略する。
図40は、本発明に係る実施の形態9のIGBT900全体の上面構成を模式的に示す平面図である。なお、図40においては、図1を用いて説明したIGBT100と同一の構成については同一の符号を付し、重複する説明は省略する。
図42は、本発明に係る実施の形態10のRC−IGBT1000全体の上面構成を模式的に示す平面図である。なお、図42においては、図34を用いて説明したRC−IGBT700と同一の構成については同一の符号を付し、重複する説明は省略する。
以上説明した実施の形態は、IGBTおよびRC−IGBTに適用した場合を説明したが、これらに限定されず、絶縁ゲート型トランジスタであればMOSFET(Metal Oxide Semiconductor Field Effect Transistor)にも適用可能であり、耐圧クラスおよびFZ(Floating Zone)法で形成されたFZ基板、MCZ(Magnetic Field Applied)法で形成されたMCZ基板およびエピタキシャル法で形成されたエピタキシャル基板等の基板の種類に限定されることなく適用可能である。
Claims (21)
- 第1導電型の第1の半導体層、
前記第1の半導体層上の第1導電型の第2の半導体層、
前記第2の半導体層上の第2導電型の第3の半導体層、
および前記第3の半導体層の上層部に設けられた第1導電型の第4の半導体層を少なくとも有する半導体基板と、
前記半導体基板の前記第4の半導体層、前記第3の半導体層および前記第2の半導体層を厚み方向に貫通して前記第1の半導体層内に達する第1のゲートトレンチと、
少なくとも前記第1のゲートトレンチを覆う層間絶縁膜と、
前記第4の半導体層に接する第1の主電極と、
前記第1の主電極とは前記半導体基板の厚み方向反対側に設けられた第2の主電極と、を備え、
前記第1のゲートトレンチは、
前記第2の主電極側となる下部側に設けられた第1のゲート電極と、
前記第1の主電極側となる上部側に設けられた第2のゲート電極とを有して2段構造をなし、
前記第1のゲート電極は、前記第1の主電極に電気的に接続され、
前記第1のゲートトレンチの前記下部側の内面は第1のゲート絶縁膜によって覆われ、
前記第1のゲート電極の上面および前記第1のゲートトレンチの前記上部側の側面は第2のゲート絶縁膜によって覆われ、
前記第1のゲート絶縁膜の厚みが、前記第2のゲート絶縁膜の厚みより薄い、半導体装置。 - 前記第2のゲート電極は、
底面が前記半導体基板の厚み方向において前記第2の半導体層内に位置し、
前記第1のゲート電極は、
上面が前記第2のゲート絶縁膜を介して前記第2のゲート電極の前記底面に対向し、底部が前記第1のゲート絶縁膜を介して前記第1の半導体層と対向する、請求項1記載の半導体装置。 - 前記第1のゲート電極は、
前記上面の中央に前記第2のゲート電極側に突出した凸部を有する、請求項2記載の半導体装置。 - 前記第1のゲートトレンチは、
底部幅が開口幅よりも狭く、側面が底部に向けて幅が狭くなるテーパー面を有する、請求項1記載の半導体装置。 - 前記第3の半導体層および前記第2の半導体層を厚み方向に貫通して前記第1の半導体層に達する第2のゲートトレンチをさらに備え、
前記第2のゲートトレンチは、
内面を覆う第3のゲート絶縁膜と、
前記第3のゲート絶縁膜に接する第3のゲート電極と、を有し、
前記第3のゲート電極は、前記第1の主電極に電気的に接続され、
前記第4の半導体層は、
前記第2のゲートトレンチには接しないように選択的に設けられる、請求項1から請求項4の何れか1項に記載の半導体装置。 - 前記半導体基板は、
前記第2の主電極と接する第2導電型の第5の半導体層および第1導電型の第6の半導体層を有し、
前記第5の半導体層が形成された領域は第1の半導体素子領域を構成し、
前記第6の半導体層が形成された領域は第2の半導体素子領域を構成し、
前記第1のゲートトレンチは、前記第1の半導体素子領域に設けられ、
前記第1の半導体素子領域は、
前記第3の半導体層および前記第2の半導体層を厚み方向に貫通して前記第1の半導体層に達する第2のゲートトレンチをさらに備え、
前記第2のゲートトレンチは、
内面を覆う第3のゲート絶縁膜と、
前記第3のゲート絶縁膜に接する第3のゲート電極と、を有し、
前記第2の半導体素子領域は、
前記第4の半導体層を有さず、前記第1の主電極は前記第3の半導体層に接し、
前記第3の半導体層および前記第2の半導体層を厚み方向に貫通して前記第1の半導体層に達する第3のゲートトレンチを備え、
前記第3のゲートトレンチは、
内面を覆う第4のゲート絶縁膜と、
前記第4のゲート絶縁膜に接する第4のゲート電極と、を有し、
前記第4のゲート電極の上面は前記第1の主電極に接する、請求項1から請求項4の何れか1項に記載の半導体装置。 - 前記第5の半導体層は、
前記第4の半導体層の端面の位置より前記第2の半導体素子領域側に張り出した張り出し部を有する、請求項6記載の半導体装置。 - 前記第1の半導体素子領域は、
前記半導体基板の前記第3の半導体層および前記第2の半導体層を厚み方向に貫通して前記第1の半導体層に達する第2のゲートトレンチをさらに備え、
前記第2のゲートトレンチは、
内面を覆う第3のゲート絶縁膜と、
前記第3のゲート絶縁膜に接する第3のゲート電極と、を有し、
前記第4の半導体層は、
前記第2のゲートトレンチには接しないように選択的に設けられる、請求項6記載の半導体装置。 - 前記第2のゲートトレンチは、
複数が隣り合って配置され、
隣り合った前記第2のゲートトレンチ間は前記層間絶縁膜で覆われ、隣り合った前記第2のゲートトレンチ間の前記第3の半導体層の電位をフローティング電位に保つ、請求項5または請求項8記載の半導体装置。 - 前記第1のゲートトレンチは、
主電流が流れる活性領域に長手方向が平行するように互いに間隔を開けて配置され、
前記第2のゲート電極は、
前記第1のゲートトレンチの前記長手方向の一方端において、前記活性領域の外周に沿って設けられたゲート配線領域に接続され、
前記第1のゲート電極は、
前記第1のゲートトレンチの前記長手方向の他方端において、前記層間絶縁膜を貫通して設けられたコンタクトホールを介して前記第1の主電極に接続され、
前記第1のゲートトレンチの前記他方端は、前記活性領域の中央部に設けられた配線引き出し領域まで延在する、請求項1から請求項4の何れか1項に記載の半導体装置。 - 前記第1のゲートトレンチは、
主電流が流れる活性領域に長手方向が平行するように互いに間隔を開けて配置され、
前記第2のゲートトレンチは、
前記第1のゲートトレンチの間に、前記第1のゲートトレンチと平行して配置され、
前記第2のゲート電極は、
前記第1のゲートトレンチの前記長手方向の一方端において、前記活性領域の外周に沿って設けられたゲート配線領域に接続され、
前記第1のゲート電極は、
前記第1のゲートトレンチの前記長手方向の他方端において、前記層間絶縁膜を貫通して設けられたコンタクトホールを介して前記第1の主電極に接続され、
前記第3のゲート電極は、
前記第2のゲートトレンチの前記長手方向の一方端において、前記層間絶縁膜を貫通して設けられたコンタクトホールを介して前記第1の主電極に接続され、
前記第1のゲートトレンチの前記他方端および前記第2のゲートトレンチの前記一方端は、前記活性領域の中央部に設けられた配線引き出し領域まで延在する、請求項5記載の半導体装置。 - 前記第1のゲートトレンチは、
前記第1の半導体素子領域の第1の活性領域に長手方向が平行するように互いに間隔を開けて配置され、
前記第2のゲートトレンチは、
前記第1のゲートトレンチの間に、前記第1のゲートトレンチと平行して配置され、
前記第3のゲートトレンチは、
前記第2の半導体素子領域の第2の活性領域に長手方向が平行するように互いに間隔を開けて配置され、
前記第2のゲート電極は、
前記第1のゲートトレンチの前記長手方向の一方端において、第1および第2の活性領域の外周に沿って設けられたゲート配線領域に接続され、
前記第1のゲート電極は、
前記第1のゲートトレンチの前記長手方向の他方端において、前記層間絶縁膜を貫通して設けられたコンタクトホールを介して前記第1の主電極に接続され、
前記第3のゲート電極は、
前記第2のゲートトレンチの前記長手方向の一方端において、前記層間絶縁膜を貫通して設けられたコンタクトホールを介して前記第1の主電極に接続され、
前記第4のゲート電極は、
前記第3のゲートトレンチの全面において、前記第1の主電極に接続され、
前記第1のゲートトレンチの前記他方端、前記第2のゲートトレンチの前記一方端および前記第3のゲートトレンチの一方端は、前記第1および第2の活性領域の中央部に設けられた配線引き出し領域まで延在する、請求項6記載の半導体装置。 - 前記第1のゲートトレンチは、
主電流が流れる活性領域に長手方向が平行するように互いに間隔を開けて配置され、
前記第2のゲート電極は、
前記第1のゲートトレンチの前記長手方向の一方端および他方端において、複数の前記第1のゲートトレンチの上部に渡るように設けられた配線引き出し構造を介して互いに接続され、
前記第1のゲート電極は、
前記第1のゲートトレンチの前記長手方向の一方端および他方端において、前記層間絶縁膜を貫通して設けられたコンタクトホールを介して前記第1の主電極に接続され、
前記第1のゲートトレンチの前記一方端および前記他方端は、前記一方端側および前記他方端側に設けられたゲート配線領域に隣接して、前記第1のゲートトレンチの配列方向に延在するようにそれぞれ設けられた配線引き出し領域まで延在し、
前記配線引き出し構造は前記配線引き出し領域に設けられる、請求項1から請求項4の何れか1項に記載の半導体装置。 - 前記第1のゲートトレンチは、
主電流が流れる活性領域に長手方向が平行するように互いに間隔を開けて配置され、
前記第2のゲートトレンチは、
前記第1のゲートトレンチの間に、前記第1のゲートトレンチと平行して配置され、
前記第2のゲート電極は、
前記第1のゲートトレンチの前記長手方向の一方端および他方端において、複数の前記第1のゲートトレンチの上部に渡るように設けられた配線引き出し構造を介して互いに接続され、
前記第1のゲート電極は、
前記第1のゲートトレンチの前記長手方向の一方端および他方端において、前記層間絶縁膜を貫通して設けられたコンタクトホールを介して前記第1の主電極に接続され、
前記第3のゲート電極は、
前記第2のゲートトレンチの前記長手方向の一方端および他方端において、前記層間絶縁膜を貫通して設けられたコンタクトホールを介して前記第1の主電極に接続され、
前記第1および第2のゲートトレンチの前記一方端および前記他方端は、
前記一方端側および前記他方端側に設けられたゲート配線領域に隣接して、前記第1および第2のゲートトレンチの配列方向に延在するようにそれぞれ設けられた配線引き出し領域まで延在し、
前記配線引き出し構造は、
前記配線引き出し領域に設けられる、請求項5記載の半導体装置。 - 前記第1のゲートトレンチは、
前記第1の半導体素子領域の第1の活性領域に長手方向が平行するように互いに間隔を開けて配置され、
前記第2のゲートトレンチは、
前記第1のゲートトレンチの間に、前記第1のゲートトレンチと平行して配置され、
前記第3のゲートトレンチは、
前記第2の半導体素子領域の第2の活性領域に長手方向が平行するように互いに間隔を開けて配置され、
前記第2のゲート電極は、
前記第1のゲートトレンチの前記長手方向の一方端および他方端において、複数の前記第1のゲートトレンチの上部に渡るように設けられた配線引き出し構造を介して互いに接続され、
前記第1のゲート電極は、
前記第1のゲートトレンチの前記長手方向の一方端および他方端において、前記層間絶縁膜を貫通して設けられたコンタクトホールを介して前記第1の主電極に接続され、
前記第3のゲート電極は、
前記第2のゲートトレンチの前記長手方向の一方端および他方端において、前記層間絶縁膜を貫通して設けられたコンタクトホールを介して前記第1の主電極に接続され、
前記第4のゲート電極は、
前記第3のゲートトレンチの全面において、前記第1の主電極に接続され、
前記第1および第2のゲートトレンチの前記一方端および前記他方端は、
前記一方端側および前記他方端側に設けられたゲート配線領域に隣接して、前記第1および第2のゲートトレンチの配列方向に延在するようにそれぞれ設けられた配線引き出し領域まで延在し、
前記配線引き出し構造は、
前記配線引き出し領域に設けられる、請求項6記載の半導体装置。 - 前記第2のゲートトレンチは、
底部幅が開口幅よりも狭く、側面が底部に向けて幅が狭くなるテーパー面を有する、請求項5または請求項8記載の半導体装置。 - 前記第3のゲートトレンチは、
底部幅が開口幅よりも狭く、側面が底部に向けて幅が狭くなるテーパー面を有する、請求項6記載の半導体装置。 - 前記第1および第2のゲート電極は、
リンを添加されたドープドポリシリコンまたは金属で構成される、請求項1から請求項4の何れか1項に記載の半導体装置。 - 前記第3のゲート電極は、
リンを添加されたドープドポリシリコンまたは金属で構成される、請求項5または請求項8記載の半導体装置。 - 前記第4のゲート電極は、
リンを添加されたドープドポリシリコンまたは金属で構成される、請求項6記載の半導体装置。 - ゲートトレンチを有した半導体装置の製造方法であって、
(a)半導体基板を厚み方向にエッチングしてトレンチを形成する工程と、
(b)前記トレンチの内面に第1のゲート絶縁膜を形成する工程と、
(c)前記第1のゲート絶縁膜が形成された前記トレンチの内部に、リンを添加されたドープドポリシリコンまたは金属を堆積して第1のゲート電極を形成する工程と、
(d)前記第1のゲート電極をエッチングして、前記トレンチの下部に前記第1のゲート電極を残す工程と、
前記工程(d)の後、
(e)前記第1のゲート絶縁膜をエッチングして、前記第1のゲート電極より上方の前記第1のゲート絶縁膜を除去する工程と、
前記工程(d)の後、
(f)前記トレンチの下部に前記第1のゲート電極が残った状態で前記トレンチの内面および前記第1のゲート電極の上面に第2のゲート絶縁膜を形成する工程と、
(g)前記第2のゲート絶縁膜が形成された前記トレンチの内部に、リンを添加されたドープドポリシリコンまたは金属を堆積させて第2のゲート電極を形成する工程と、を備え、
前記工程(b)は、
前記第1のゲート絶縁膜の厚みが、前記第2のゲート絶縁膜の厚みより薄くなる形成条件で前記第1のゲート絶縁膜を形成する、半導体装置の製造方法。
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