CN112786691A - 半导体装置及其制造方法 - Google Patents

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Abstract

提供可抑制来自栅极电极的漏电流的半导体装置。本发明涉及的半导体装置具有：半导体基板，其至少具有第2导电型的第1半导体层、第1导电型的第2半导体层、第2导电型的第3半导体层、第3半导体层的上层部的第1导电型的第4半导体层；第1栅极沟槽，其在厚度方向上贯通第4、第3以及第2半导体层而到达第1半导体层内；层间绝缘膜；第1主电极，其与第4半导体层相接；以及第2主电极，其设置于与第1主电极相反侧，第1栅极沟槽具有在下部侧设置的第1栅极电极和在上部侧设置的第2栅极电极。第1栅极电极与第1栅极绝缘膜相接，第1栅极电极的上表面以及第2栅极电极与第2栅极绝缘膜相接，第1栅极绝缘膜的厚度比第2栅极绝缘膜的厚度薄。

Description

半导体装置及其制造方法
技术领域
本发明涉及一种半导体装置，特别涉及抑制了来自栅极电极的漏电流的半导体装置。
背景技术
从降低消耗能量的观点出发，在通用逆变器、AC(交流)伺服电动机等领域中，在用于进行三相电动机的可变速控制的功率模块中，使用IGBT(Insulated Gate BipolarTransistor)以及二极管。为了降低功率损耗，要求IGBT以及二极管具有低的通断损耗以及导通电压。
通断损耗能够通过降低IGBT的反馈电容(GC间电容：栅极-集电极间电容)而降低，例如在专利文献1的图12中公开了通过将沟槽栅极设为2级构造而降低IGBT的反馈电容的技术。
专利文献1：日本特开2017-147431号公报
但是，在专利文献1所公开的技术中，有可能从栅极电位的上部的电极与发射极电位的下部的电极之间产生漏电流。
发明内容
本发明是为了解决上述问题而提出的，其目的在于提供一种能够抑制来自栅极电极的漏电流的半导体装置。
本发明所涉及的半导体装置具有：半导体基板，其至少具有第1导电型的第1半导体层、所述第1半导体层之上的第1导电型的第2半导体层、所述第2半导体层之上的第2导电型的第3半导体层、以及在所述第3半导体层的上层部设置的第1导电型的第4半导体层；第1栅极沟槽，其在厚度方向上贯通所述半导体基板的所述第4半导体层、所述第3半导体层以及所述第2半导体层而到达所述第1半导体层内；层间绝缘膜，其至少覆盖所述第1栅极沟槽；第1主电极，其与所述第4半导体层相接；以及第2主电极，其设置于所述半导体基板的在厚度方向上与所述第1主电极相反侧，所述第1栅极沟槽具有在成为所述第2主电极侧的下部侧设置的第1栅极电极和在成为所述第1主电极侧的上部侧设置的第2栅极电极而形成2级构造，所述第1栅极电极与所述第1主电极电连接，所述第1栅极沟槽的所述下部侧的内表面被第1栅极绝缘膜覆盖，所述第1栅极电极的上表面以及所述第1栅极沟槽的所述上部侧的侧面被第2栅极绝缘膜覆盖，所述第1栅极绝缘膜的厚度比所述第2栅极绝缘膜的厚度薄。
发明的效果
根据本发明所涉及的半导体装置，由于第1栅极绝缘膜的厚度比第2栅极绝缘膜的厚度薄，因此能够抑制第1栅极电极与第2栅极电极之间的漏电流。
附图说明
图1是示意性地表示本发明所涉及的实施方式1的半导体装置的整体的上表面结构的俯视图。
图2是表示本发明所涉及的实施方式1的半导体装置的结构的剖面图。
图3是本发明所涉及的实施方式1的半导体装置的局部放大图。
图4是说明在本发明所涉及的实施方式1的半导体装置处能够降低反馈电容的理由的图。
图5是说明在本发明所涉及的实施方式1的半导体装置处能够降低反馈电容的理由的图。
图6是说明在本发明所涉及的实施方式1的半导体装置处将栅极电极与发射极电位连接的结构的俯视图。
图7是说明在本发明所涉及的实施方式1的半导体装置处将栅极电极与发射极电位连接的结构的剖面图。
图8是表示本发明所涉及的实施方式1的半导体装置的制造工序的局部剖面图。
图9是表示本发明所涉及的实施方式1的半导体装置的制造工序的局部剖面图。
图10是表示本发明所涉及的实施方式1的半导体装置的制造工序的局部剖面图。
图11是表示本发明所涉及的实施方式1的半导体装置的制造工序的局部剖面图。
图12是表示本发明所涉及的实施方式1的半导体装置的制造工序的局部剖面图。
图13是表示本发明所涉及的实施方式1的半导体装置的制造工序的局部剖面图。
图14是表示本发明所涉及的实施方式1的半导体装置的制造工序的局部剖面图。
图15是表示本发明所涉及的实施方式1的半导体装置的制造工序的局部剖面图。
图16是表示对栅极沟槽下部的栅极绝缘膜进行了加厚的情况下的制造工序的局部剖面图。
图17是表示对栅极沟槽下部的栅极绝缘膜进行了加厚的情况下的制造工序的局部剖面图。
图18是表示对栅极沟槽下部的栅极绝缘膜进行了加厚的情况下的制造工序的局部剖面图。
图19是表示对栅极沟槽下部的栅极绝缘膜进行了加厚的情况下的制造工序的局部剖面图。
图20是表示对栅极沟槽下部的栅极绝缘膜进行了加厚的情况下的制造工序的局部剖面图。
图21是表示对栅极沟槽下部的栅极绝缘膜进行了加厚的情况下的制造工序的局部剖面图。
图22是表示对栅极沟槽下部的栅极绝缘膜进行了加厚的情况下的制造工序的局部剖面图。
图23是表示对栅极沟槽下部的栅极绝缘膜进行了加厚的情况下的制造工序的局部剖面图。
图24是说明栅极电极间的漏电流路径的图。
图25是说明栅极电极间的漏电流路径的图。
图26是表示本发明所涉及的实施方式2的半导体装置的结构的剖面图。
图27是表示本发明所涉及的实施方式3的半导体装置的结构的剖面图。
图28是说明在集电极层设置伸出部而得到的效果的图。
图29是表示本发明所涉及的实施方式4的半导体装置的结构的剖面图。
图30是表示本发明所涉及的实施方式5的半导体装置的结构的剖面图。
图31是示意性地表示本发明所涉及的实施方式6的半导体装置的整体的上表面结构的俯视图。
图32是说明本发明所涉及的实施方式6的半导体装置的配线引出区域的结构的俯视图。
图33是说明本发明所涉及的实施方式6的半导体装置的配线引出区域的结构的局部剖面图。
图34是示意性地表示本发明所涉及的实施方式7的半导体装置的整体的上表面结构的俯视图。
图35是说明本发明所涉及的实施方式7的半导体装置的配线引出区域的结构的俯视图。
图36是说明本发明所涉及的实施方式7的半导体装置的配线引出区域的结构的局部剖面图。
图37是示意地表示本发明所涉及的实施方式8的半导体装置的整体的上表面结构的俯视图。
图38是说明本发明所涉及的实施方式8的半导体装置的配线引出区域的结构的俯视图。
图39是说明本发明所涉及的实施方式8的半导体装置的配线引出区域的结构的局部剖面图。
图40是示意性地表示本发明所涉及的实施方式9的半导体装置的整体的上表面结构的俯视图。
图41是说明本发明所涉及的实施方式9的半导体装置的配线引出区域的结构的俯视图。
图42是示意性地表示本发明所涉及的实施方式10的半导体装置的整体的上表面结构的俯视图。
图43是说明本发明所涉及的实施方式10的半导体装置的配线引出区域的结构的俯视图。
标号的说明
1发射极电极，2层间绝缘膜，3、14、17沟槽栅极，4发射极层，5基极层，6载流子存储层，7漂移层，8缓冲层，9集电极层，10集电极(collector)电极(electrode)，11、12、15、20栅极电极，13、16、19栅极绝缘膜，18阴极层，22配线引出区域，26接触孔，29配线引出构造，BS半导体基板。
具体实施方式
<前言>
下面，一边参照附图一边对本发明所涉及的实施方式进行说明。此外，附图是示意性地示出的，在不同的附图中分别示出的图像的尺寸以及位置的相互关系不一定是准确地记载的，能够适当变更。另外，在下面的说明中，对于同样的结构要素标注相同的标号进行图示，它们的名称以及功能也相同。因此，有时省略对它们的详细说明。
另外，在下面的说明中，有时使用“上”、“下”、“侧”、“底”、“表”以及“背”等表示特定的位置以及方向的用语，但这些用语是为了容易理解实施方式的内容，出于方便而使用的，与实际实施时的方向无关。另外，下面，“外侧”是朝向半导体装置的外周的方向，“内侧”是与“外侧”相反的方向。
另外，在下面的记载中，关于杂质的导电型，通常将n型定义为“第1导电型”，将p型定义为“第2导电型”，但也可以是与其相反的定义。
<实施方式1>
<装置结构>
图1是示意性地表示本发明所涉及的实施方式1的IGBT 100整体的上表面结构的俯视图。图1所示的IGBT 100具有四边形状的外形，其大部分配置有多个被称为“单位单元”的IGBT的最小单位构造(IGBT单元)，设置有流过主电流的有源区域23，有源区域23的外侧被终端区域25包围。在有源区域23相互隔开间隔地并列设置有多个栅极沟槽3，IGBT 100是栅极沟槽型的IGBT。此外，多个栅极沟槽3与包围有源区域23的栅极配线区域24连接，栅极配线区域24与有源区域23内的栅极焊盘21连接。另外，多个栅极沟槽3的一端与栅极配线区域24连接，另一端延伸至在IGBT 100的中央部以在栅极沟槽3的排列方向上延伸的方式设置的长方形的配线引出区域22。此外，关于配线引出区域22的结构，在后面进行说明。
另外，在有源区域23，除了栅极配线区域24以及栅极焊盘21的上方以外，隔着层间绝缘膜被发射极电极覆盖，但为了方便，省略了发射极电极。
图2是图1中的X-X线处的矢向剖面图。如图2所示，就IGBT 100而言，由p型的集电极层9(第5半导体层)、n型的缓冲层8、n型的漂移层7(第1半导体层)、n型的载流子存储层6(第2半导体层)、p型的基极层5(第3半导体层)以及在基极层5的上层部设置的n型的发射极层4(第4半导体层)构成半导体基板BS。
如果将半导体基板BS的基极层5侧设为上侧，将集电极层9侧设为下侧，则在半导体基板BS的上侧，设置有从发射极层4的最表面起在厚度方向上贯通发射极层4、基极层5以及载流子存储层6而到达漂移层7内的栅极沟槽3。
栅极沟槽3(第1栅极沟槽)成为具有下侧的栅极电极11(第1栅极电极)和上侧的栅极电极12(第2栅极电极)的2级构造，栅极电极11与栅极电极12之间通过栅极绝缘膜131(第2栅极绝缘膜)而被绝缘。
栅极沟槽3形成为底部宽度W1比开口宽度W2窄，栅极沟槽3的侧面是朝向底部而宽度变窄的锥形面。通过以使栅极沟槽的底部宽度变窄的方式形成锥形，从而能够改善栅极电极11以及栅极电极12的填埋性。此外，如果栅极电极11以及栅极电极12的填埋性没有问题，则不是必须形成锥形。
栅极沟槽3的下部侧内表面被栅极绝缘膜13(第1栅极绝缘膜)覆盖，以与栅极绝缘膜13相接的方式设置有栅极电极11。
栅极电极11的上表面以及栅极沟槽3的上部侧侧面被栅极绝缘膜131覆盖，以与栅极绝缘膜131相接的方式设置有栅极电极12。
另外，以将栅极沟槽3之上覆盖的方式设置有层间绝缘膜2，未被层间绝缘膜2覆盖的栅极沟槽3间成为接触开口部CH，以将层间绝缘膜2以及接触开口部CH覆盖的方式设置有发射极电极1(第1主电极)。此外，在半导体基板BS的在厚度方向上位于与设置有发射极电极1侧相反侧的主面之上设置有集电极电极10(第2主电极)。
在栅极沟槽3，栅极电极12的底面位于载流子存储层6内，栅极电极11的上表面隔着栅极绝缘膜131与栅极电极12的底面相对，底部隔着栅极绝缘膜13与漂移层7相对。
栅极电极11以及栅极电极12由添加了磷(P)的掺杂多晶硅或者金属形成。通过由掺杂多晶硅或者金属形成，从而能够减小栅极电极的电阻，减小半导体芯片面内的电位的波动。
这里，在图3中示出图2中的包围栅极沟槽3的区域Z的局部放大图。如图3所示，栅极电极11的栅极绝缘膜13的厚度T1形成得比栅极电极12的栅极绝缘膜131的厚度T2薄。作为一个例子，栅极绝缘膜13的厚度T1是100～120nm左右，栅极绝缘膜131的厚度T2是110～130nm左右。这是一个例子，根据IGBT 100的额定值，这些厚度在10～500nm的范围变化，但栅极绝缘膜13与栅极绝缘膜131的厚度差为5～20nm左右。
另外，栅极电极12与栅极电位连接，栅极电极11与发射极电位连接。通过利用栅极电极11将栅极电极12相对于漂移层7屏蔽，从而能够降低反馈电容。使用图4以及图5说明其理由。
图4是示意性地表示与栅极沟槽3同样的2级构造的栅极沟槽的反馈电容(Cgc：栅极-集电极间电容)的图，图5是示意性地表示不是2级构造的栅极沟槽的反馈电容的图。
在图4以及图5中，通过虚线将栅极沟槽中的作为反馈电容(Cgc)而起作用的区域包围而示出。Cgc由基极层5下侧的半导体层/栅极绝缘膜/栅极电极构成。就2级构造的栅极沟槽而言，下侧的栅极电极11与发射极电位(E)连接，仅上侧的栅极电极12与栅极电位(G)连接，因此下侧的栅极电极11不作为Cgc起作用。由此，能够降低Cgc。此外，如图5所示，就不是2级构造的栅极沟槽而言，整个栅极电极111与栅极电位连接，栅极电极111的下部与漂移层7相对，因此作为Cgc起作用，Cgc变大。
接下来，使用图6以及图7说明将栅极电极11与发射极电位连接的结构。图6是图1的俯视图中的包含配线引出区域22在内的区域A的局部放大图，图7是图6中的Y-Y线处的矢向剖面图。
图6示出了配线引出区域22以及其周围的有源区域23的一部分，在配线引出区域22，在栅极沟槽3的端部设置有接触孔26。接触孔26与未图示的发射极电极1连接。
如图7所示，对于栅极沟槽3，在设置有接触孔26的端部，栅极电极11以与层间绝缘膜2相接的方式向上方延伸设置，栅极电极11与在厚度方向上贯通层间绝缘膜2而设置的接触孔26连接。
由于接触孔26与发射极电极1连接，因此栅极电极11与发射极电位连接，在电位上稳定。此外，栅极电极12通过栅极绝缘膜131而与栅极电极11电隔离，在栅极沟槽3的与设置有接触孔26侧相反侧的端部与栅极配线区域24电连接。
通过采用这样的平面结构，从而能够将栅极电极11的电位固定于发射极电位，能够在电位上变得稳定。另外，通过在IGBT 100的中央部设置配线引出区域22，从而无需将配线引出区域22分散设置。另外，还能够得到减小配线引出区域22的面积，减小半导体芯片尺寸的效果。
<制造方法>
如上所述，栅极电极11的栅极绝缘膜13的厚度T1形成得比栅极电极12的栅极绝缘膜131的厚度T2薄，但是，通过使栅极绝缘膜13比栅极绝缘膜131薄，从而具有能够抑制在栅极电极12与栅极电极11之间产生漏电流的效果。下面，对该效果进行说明。
首先，使用依次示出制造工序的局部剖面图即图8至图15，说明IGBT 100的制造方法。此外，下面，以栅极沟槽3的制造工序为中心进行图示说明。
在图8所示的工序中，通过蚀刻形成从发射极层4的最表面起在厚度方向上贯通发射极层4、基极层5以及载流子存储层6而到达漂移层7内的沟槽TR。该蚀刻可以是干蚀刻也可以是湿蚀刻，能够使用现有的蚀刻技术形成，因此省略详细的蚀刻条件等的记载，但以使沟槽TR的侧面成为朝向底部而宽度变窄的锥形面的方式一边控制蚀刻条件一边进行蚀刻。作为沟槽TR的尺寸的一个例子，底部宽度W1是0.8～1.0μm左右，开口宽度W2是1.2～1.5μm左右，深度D是4～6μm左右。这是一个例子，根据IGBT 100的额定值，这些宽度在0.3～3.0μm的范围变化，深度在1.0～10μm的范围变化，但锥角相对于水平面是80度左右，更优选为70～89度。
接下来，在图9所示的工序中，例如通过热氧化在沟槽TR的内表面以及发射极层4之上形成100nm左右的厚度的栅极绝缘膜13。此外，不限于热氧化，也可以通过基于CVD(chemical vapor deposition)法等的氧化硅膜的沉积而形成栅极绝缘膜13。
接下来，在图10所示的工序中，例如通过CVD法在发射极层4之上沉积由添加了磷的掺杂多晶硅或者金属构成的导电膜110，通过导电膜110填埋沟槽TR。
接下来，在图11所示的工序中，通过蚀刻去除发射极层4之上的导电膜110，并且将沟槽TR内的导电膜110去除至上端位于载流子存储层6内的高度，形成栅极电极11。
接下来，在图12所示的工序中，通过蚀刻去除栅极电极11上侧的栅极绝缘膜13。该蚀刻可以是干蚀刻，也可以是湿蚀刻，能够使用现有的蚀刻技术。此时，通过有意的过蚀刻而去除与栅极电极11的上端相邻的栅极绝缘膜13，栅极绝缘膜13的端面与栅极电极11的上端相比下降。
接下来，在图13所示的工序中，例如通过热氧化在沟槽TR的内表面以及发射极层4之上形成110nm左右的厚度的栅极绝缘膜131。该栅极绝缘膜131通过上述过蚀刻，进入至栅极绝缘膜13的端面与栅极电极11的上端相比下降的部分，成为底面的端部向下侧凹陷并且中央成为凸部的形状。此外，栅极绝缘膜131的厚度也根据IGBT 100的额定值而在10～500nm的范围变化。
接下来，在图14所示的工序中，例如通过CVD法在发射极层4之上沉积由添加了磷的掺杂多晶硅或者金属构成的导电膜120，通过导电膜120填埋沟槽TR。
接下来，在图15所示的工序中，去除发射极层4之上的导电膜120，形成栅极电极12。这样形成的栅极电极12与栅极绝缘膜131的底面的形状相匹配地成为在底面具有向上侧凸出的凸部的形状。
通过将栅极绝缘膜13形成得比栅极绝缘膜131薄，从而该栅极电极12的底面的凸部的凹陷不会变深，另外，不会形成锐角的角部。此外，在图2以及图3中，为了方便，省略了栅极电极12的底面的凸部的图示。
接下来，作为对比例，使用图16至图23对将栅极绝缘膜13形成得比栅极绝缘膜131厚的栅极沟槽3的制造工序进行说明。此外，省略与使用图8至图15说明的工序重复的说明。
在图16所示的工序中，通过蚀刻形成从发射极层4的最表面起在厚度方向上贯通发射极层4、基极层5以及载流子存储层6而到达漂移层7内的沟槽TR。该工序与使用图8说明的工序相同。
接下来，在图17所示的工序中，例如通过热氧化在沟槽TR的内表面以及发射极层4之上形成200nm左右的厚度的栅极绝缘膜13。
接下来，在图18所示的工序中，例如通过CVD法，在发射极层4之上沉积由添加了磷的掺杂多晶硅或者金属构成的导电膜110，通过导电膜110填埋沟槽TR。
接下来，在图19所示的工序中，通过蚀刻去除发射极层4之上的导电膜110，并且将沟槽TR内的导电膜110去除至上端位于载流子存储层6内的高度，形成栅极电极11。
接下来，在图20所示的工序中，通过蚀刻去除栅极电极11上侧的栅极绝缘膜13。此时，通过有意的过蚀刻而去除与栅极电极11的上端相邻的栅极绝缘膜13，栅极绝缘膜13的端面与栅极电极11的上端相比下降。在该情况下，由于栅极绝缘膜13厚，所以过蚀刻的去除量比图12的情况多。
接下来，在图21所示的工序中，例如通过热氧化在沟槽TR的内表面以及发射极层4之上形成110nm左右的厚度的栅极绝缘膜131。该栅极绝缘膜131通过上述过蚀刻，进入至栅极绝缘膜13的端面与栅极电极11的上端相比下降的部分，成为底面的端部向下侧凹陷并且中央为凸部的形状，但底面的端部的凹陷变大。
接下来，在图22所示的工序中，例如通过CVD法在发射极层4之上沉积由添加了磷的掺杂多晶硅或者金属构成的导电膜120，通过导电膜120填埋沟槽TR。
接下来，在图23所示的工序中，去除发射极层4之上的导电膜120，形成栅极电极12。这样形成的栅极电极12与栅极绝缘膜131的底面的形状相匹配地成为在底面具有向上侧凸出的凸部的形状，底面的凸部的凹陷变深变宽，另外，形成锐角的角部。其结果，栅极电极11与栅极电极12相对的面积也变大，并且栅极绝缘膜131的底面的厚度的控制也变困难，因此漏电流变大。
换言之，如使用图8至图15所说明的那样，通过减薄栅极绝缘膜13的厚度，从而由过蚀刻引起的栅极电极12的底面的凸部的凹陷不会变深，另外，不会形成锐角的角部，栅极电极11与栅极电极12相对的面积不会变大，并且栅极绝缘膜131的底面的厚度的控制也变容易，可以说能够减小漏电流。
这里，使用图24以及图25说明栅极电极11与栅极电极12之间的漏电流路径。在图24中，作为漏电流路径L1，示出了从栅极电极11与栅极电极12之间的栅极绝缘膜131经过的路径，如果该部分的厚度厚，则泄漏受到抑制。因此，栅极绝缘膜131的厚度优选比栅极绝缘膜13的厚度厚。
在图25中作为漏电流路径L2示出了从栅极绝缘膜131的底面的端部的凹陷的角部经过的路径，如果该部分不是锐角，则泄漏受到抑制。为了减小该凹陷，减薄栅极绝缘膜13的厚度即可，优选栅极绝缘膜13的厚度尽可能地薄。
此外，如果将栅极绝缘膜131的厚度设置为将栅极电极11的上端的凸部填埋的程度的厚度，则在栅极绝缘膜131的底面的端部不产生凹陷，能够抑制经由漏电流路径L2的泄漏和经由漏电流路径L1的泄漏。
如以上说明的那样，就本实施方式1的IGBT 100而言，通过使栅极电极11的栅极绝缘膜13的厚度比栅极电极12的栅极绝缘膜131的厚度薄，从而能够抑制栅极电极11与栅极电极12之间的漏电流。
此外，为了改变栅极绝缘膜13和栅极绝缘膜131的厚度，也可以设定彼此不同的形成条件(氧化条件或者沉积条件)而改变厚度。例如，如果改变氧化时间或者沉积时间，则能够改变厚度。
也可以设定为相同的氧化条件或者沉积条件，利用沟槽内的氧化速率或者沉积速率之差而改变厚度。即，在沟槽的开口部侧和底部侧，氧化气体或者沉积气体的流入量不同，在沟槽的底部侧，氧化速率或者沉积速率小于开口部侧，因此，即使是相同的处理时间，也能够使栅极绝缘膜13的膜厚变薄。
另外，就IGBT 100而言，将栅极沟槽3设为2级构造，栅极电极12的底面位于载流子存储层6内，使栅极电极11的上表面隔着栅极绝缘膜131与栅极电极12的底面相对，因此能够降低反馈电容，降低通断损耗。
<实施方式2>
图26是示出了本发明所涉及的实施方式2的IGBT 200的剖面结构的剖面图，是与图2所示的IGBT 100的剖面图对应的剖面图。此外，在图26中，对于与使用图2说明的IGBT100相同的结构标注相同的标号，省略重复的说明。
如图26所示，就IGBT 200而言，除了多个栅极沟槽3之外还具有多个栅极沟槽14(第2栅极沟槽)，成为在栅极沟槽3与栅极沟槽3之间配置有两条栅极沟槽14的结构。此外，栅极沟槽3以及栅极沟槽14的配置不限定于此。
栅极沟槽14以从基极层5的最表面起在厚度方向上贯通基极层5以及载流子存储层6而到达漂移层7内的方式设置，在栅极沟槽14的侧面外方不设置发射极层4，发射极层4以仅与栅极沟槽3相接的方式选择性地设置。
栅极沟槽3成为具有栅极电极11和栅极电极12的2级构造，但栅极沟槽14是具有栅极电极15(第3栅极电极)的构造，栅极电极15与发射极电位连接。
栅极沟槽14的外形形状与栅极沟槽3相同，栅极沟槽14的侧面成为朝向底部而宽度变窄的锥形面。通过以使栅极沟槽的底部宽度变窄的方式形成锥形，从而能够改善栅极电极15的填埋性。此外，如果栅极电极15的填埋性没有问题，则不是必须形成锥形。
栅极沟槽14的内表面被栅极绝缘膜16(第3栅极绝缘膜)覆盖，以与栅极绝缘膜16相接的方式设置有栅极电极15。
另外，以将栅极沟槽3之上以及栅极沟槽14之上覆盖的方式设置有层间绝缘膜2，未被层间绝缘膜2覆盖的栅极沟槽14间以及栅极沟槽3与栅极沟槽14之间成为接触开口部CH，以将层间绝缘膜2以及接触开口部CH覆盖的方式设置有发射极电极1。
由于发射极层4不与栅极沟槽14相接，栅极电极15与发射极电位连接，因此栅极沟槽14不作为栅极沟槽起作用，能够称为哑栅极沟槽。
栅极电极15不作为栅极电极起作用，与基极层5、载流子存储层6以及漂移层7之间不形成电容成分，因此能够降低半导体芯片整体的反馈电容。
此外，栅极电极15由添加了磷的掺杂多晶硅或者金属形成。通过由掺杂多晶硅或者金属形成，从而能够减小栅极电极的电阻，减小半导体芯片面内的电位的波动。
即使在设置了栅极沟槽14的情况下，如果以在基极层5形成的沟道的总沟道宽度与IGBT 100相比不变的方式设定沿栅极沟槽3的延伸方向的发射极层4的配置间隔，则IGBT200也能够以与IGBT 100等同的面积设定为相同的电流额定值。
<实施方式3>
图27是表示本发明所涉及的实施方式3的RC-IGBT(Reverse Conducting IGBT)300的剖面结构的剖面图。此外，在图27中，对于与使用图2说明的IGBT 100相同的结构标注相同的标号，省略重复的说明。
如图27所示，在RC-IGBT 300，具有IGBT的形成区域即IGBT区域(第1半导体元件区域)、和反向导通二极管的形成区域即二极管区域(第2半导体元件区域)，IGBT区域的结构与图2所示的IGBT100相同。另一方面，在二极管区域，代替p型的集电极层9而设置有n型的阴极层18(第6半导体层)。另外，在二极管区域未设置发射极层4，而设置有从基极层5的最表面起在厚度方向上贯通基极层5以及载流子存储层6而到达漂移层7内的多个栅极沟槽17(第3栅极沟槽)。
栅极沟槽3成为具有栅极电极11和栅极电极12的2级构造，但栅极沟槽17是具有栅极电极20(第4栅极电极)的构造，栅极电极20与发射极电极1直接连接。
发射极电极1还以将二极管区域的包含栅极沟槽17的栅极电极20的上表面在内的基极层5的上表面覆盖的方式设置，在二极管区域，作为反向导通二极管的阳极电极起作用。
栅极沟槽17的外形形状与栅极沟槽3相同，栅极沟槽17的侧面成为朝向底部而宽度变窄的锥形面。通过以使栅极沟槽的底部宽度变窄的方式形成锥形，从而能够改善栅极电极20的填埋性。此外，如果栅极电极20的填埋性没有问题，则不是必须形成锥形。
栅极沟槽17的内表面被栅极绝缘膜19(第4栅极绝缘膜)覆盖，以与栅极绝缘膜19相接的方式设置有栅极电极20。
栅极电极20与发射极电极1即阳极电极相接，不作为栅极电极起作用，栅极沟槽17能够称为哑栅极沟槽。
此外，栅极电极20由添加了磷的掺杂多晶硅或者金属形成。通过由掺杂多晶硅或者金属形成，从而能够减小栅极电极的电阻，减小半导体芯片面内的电位的波动。
这里，集电极层9具有从IGBT区域的发射极层4的端面的位置向二极管区域侧以宽度Wop伸出的伸出部。通过设置伸出部，从而能够抑制在IGBT区域的端部的发射极层4与二极管区域的端部的阴极层18之间流动的电子，抑制IGBT的导通电压的上升。
这里，使用图28说明在集电极层9设置伸出部的效果。图28是集电极层9不具有伸出部的情况下的剖面图，集电极层9的端面的位置位于与发射极层4的端面的位置相同的位置。在这样的结构中，在二极管动作时，来自阴极层18的电子通过路径RD而漏至IGBT区域的发射极层4，不从阳极电极供给空穴。另外，在IGBT动作时，来自发射极层4的电子通过路径RIG而漏至阴极层18，不从集电极层9供给空穴。因此，IGBT的导通电压有可能上升，但通过如图27所示在集电极层9设置伸出部，从而二极管区域的阴极层18的端面的位置远离IGBT区域，能够抑制在IGBT区域的端部的发射极层4与二极管区域的端部的阴极层18之间流动的电子，抑制IGBT的导通电压的上升。
这里，集电极层9的伸出宽度Wop能够取0或者任意的正负值。即，如果能够忽略上述IGBT的导通电压的上升，则只要使伸出宽度Wop为0即可，如果进一步抑制IGBT的导通电压的上升，则只要使伸出宽度Wop向正方向(增加方向)增大即可。在降低二极管的导通电压的情况下，只要使伸出宽度Wop为负方向(减少方向)即可。
如以上说明的那样，就本实施方式3的RC-IGBT 300而言，通过在IGBT区域设置与图2所示的IGBT 100相同的结构，从而能够抑制栅极电极11与栅极电极12之间的漏电流，另外，能够降低反馈电容，降低通断损耗。
另外，在二极管区域，通过在集电极层9设置伸出部，从而能够抑制在IGBT区域的端部的发射极层4与二极管区域的端部的阴极层18之间流动的电子，抑制IGBT的导通电压的降低。
<实施方式4>
图29是表示本发明所涉及的实施方式4的RC-IGBT 400的剖面结构的剖面图。此外，在图29中，对于与使用图27说明的RC-IGBT 300相同的结构标注相同的标号，省略重复的说明。
如图29所示，RC-IGBT 400成为如下结构，即，在IGBT区域除了多个栅极沟槽3之外还具有多个栅极沟槽14(第2栅极沟槽)，在栅极沟槽3与栅极沟槽3之间配置有栅极沟槽14。此外，栅极沟槽3以及栅极沟槽14的配置比率不限定于此。
栅极沟槽14以从基极层5的最表面起在厚度方向上贯通基极层5以及载流子存储层6而到达漂移层7内的方式设置，在栅极沟槽14的侧面外方不设置发射极层4，发射极层4以仅与栅极沟槽3相接的方式设置。
栅极沟槽3成为具有栅极电极11和栅极电极12的2级构造，但栅极沟槽14是具有栅极电极15(第3栅极电极)的构造，栅极电极15与发射极电位连接。
栅极沟槽14的外形形状与栅极沟槽3相同，栅极沟槽14的侧面成为朝向底部而宽度变窄的锥形面。通过以使栅极沟槽的底部宽度变窄的方式形成锥形，从而能够改善栅极电极15的填埋性。此外，如果栅极电极15的填埋性没有问题，则不是必须形成锥形。
栅极沟槽14的内表面被栅极绝缘膜16(第3栅极绝缘膜)覆盖，以与栅极绝缘膜16相接的方式设置有栅极电极15。
另外，以将栅极沟槽3之上以及栅极沟槽14之上覆盖的方式设置有层间绝缘膜2，未被层间绝缘膜2覆盖的栅极沟槽14间以及栅极沟槽3与栅极沟槽14之间成为接触开口部CH，以将层间绝缘膜2以及接触开口部CH覆盖的方式设置有发射极电极1。
由于发射极层4不与栅极沟槽14相接，栅极电极15与发射极电位连接，因此栅极沟槽14不作为栅极沟槽起作用，能够称为哑栅极沟槽。
栅极电极15不作为栅极电极起作用，与基极层5、载流子存储层6以及漂移层7之间不形成电容成分，因此能够降低半导体芯片整体的反馈电容。
此外，栅极电极15由添加了磷(P)的掺杂多晶硅或者金属形成。通过由掺杂多晶硅或者金属形成，从而能够减小栅极电极的电阻，减小半导体芯片面内的电位的波动。
<实施方式5>
图30是表示本发明所涉及的实施方式5的IGBT 500的剖面结构的剖面图，是与图2所示的IGBT 100的剖面图对应的剖面图。此外，在图30中，对于与使用图26说明的IGBT 200相同的结构，标注相同的标号，省略重复的说明。
如图30所示，就IGBT 500而言，在被两条栅极沟槽14夹着的基极层5之上也设置有层间绝缘膜2，被栅极沟槽14夹着的基极层5的电位成为浮置电位。
另外，基极层5之上被层间绝缘膜2覆盖，没有成为接触开口部CH，因此，空穴难以漏至发射极电极1，通过IE(Injection Enhancement Effect)使漂移层7中的载流子浓度变高，能够降低导通电压。
<实施方式6>
图31是示意地表示本发明所涉及的实施方式6的IGBT 600整体的上表面结构的俯视图。此外，在图31中，对于与使用图1说明的IGBT100相同的结构标注相同的标号，省略重复的说明。
图31所示的IGBT 600具有与图26所示的IGBT 200相同的剖面结构，成为在栅极沟槽3与栅极沟槽3之间配置有两条栅极沟槽14的结构。
栅极沟槽3与包围有源区域23的栅极配线区域24连接，栅极配线区域24与有源区域23内的栅极焊盘21连接。另外，多个栅极沟槽3的一端与栅极配线区域24连接，另一端延伸至配线引出区域22。栅极沟槽14的一端不与栅极配线区域24连接，另一端延伸至配线引出区域22。
图32是图31的俯视图中的包含配线引出区域22在内的区域B的局部放大图，图33是图32中的X1-X1线处的矢向剖面图。
图32示出了配线引出区域22以及其周围的有源区域23的一部分，在配线引出区域22，在栅极沟槽3以及14的端部设置有接触孔26。接触孔26与未图示的发射极电极1连接。
如图33所示，在栅极沟槽14，栅极电极15以与层间绝缘膜2相接的方式设置，在厚度方向上贯通层间绝缘膜2而设置的接触孔26与栅极电极15连接。由于接触孔26与发射极电极1连接，因此栅极电极15与发射极电位连接，在电位上稳定。此外，栅极沟槽3的长度方向的剖面结构与图7所示的实施方式1的IGBT 100相同，在设置有接触孔26的端部，栅极电极11与发射极电位连接，在电位上稳定。此外，栅极电极12在栅极沟槽3的与设置有接触孔26侧相反侧的端部与栅极配线区域24电连接。
通过采用这样的平面结构，从而能够将栅极电极11以及栅极电极15的电位固定为发射极电位，能够在电位上变得稳定。另外，通过在IGBT 600的中央部设置配线引出区域22，从而不需要将配线引出区域22分散设置。
<实施方式7>
图34是示意性地表示本发明所涉及的实施方式7的RC-IGBT 700整体的上表面结构的俯视图。图34所示的RC-IGBT 700具有四边形状的外形，其大部分设置有配置了多个IGBT的最小单位构造(IGBT单元)的IGBT有源区域27(第1有源区域)、和配置了多个二极管的最小单位构造(二极管单元)的二极管有源区域28(第2有源区域)，IGBT有源区域27以及二极管有源区域28的外侧被终端区域25包围。在IGBT有源区域27相互隔开间隔地并列设置有栅极沟槽3以及栅极沟槽14。在二极管有源区域28，多个栅极沟槽17相互隔开间隔地并列设置。此外，图34所示的RC-IGBT 700具有与图29所示的RC-IGBT 400同样的剖面结构。
栅极沟槽3与将IGBT有源区域27以及二极管有源区域28包围的栅极配线区域24连接，栅极配线区域24与IGBT有源区域27内的栅极焊盘21连接。另外，栅极沟槽3的一端与栅极配线区域24连接，另一端延伸至在RC-IGBT 700的中央部以在栅极沟槽3、14以及17的排列方向上延伸的方式设置的长方形的配线引出区域22。栅极沟槽14的一端不与栅极配线区域24连接，另一端延伸至配线引出区域22。栅极沟槽17的一端不与栅极配线区域24连接，另一端延伸至配线引出区域22。
图35是图34的俯视图中的包含配线引出区域22在内的区域C的局部放大图，图36是图32中的X2-X2线处的矢向剖面图。
图35示出了配线引出区域22以及其周围的IGBT有源区域27以及二极管有源区域28的一部分，在配线引出区域22，在栅极沟槽3以及14的端部设置有接触孔26。接触孔26与未图示的发射极电极1连接。
如图36所示，在栅极沟槽17，栅极电极20以与发射极电极1直接相接的方式设置。
此外，栅极沟槽3的长度方向的剖面结构与图7所示的实施方式1的IGBT 100相同，在设置有接触孔26的端部，栅极电极11与发射极电位连接，在电位上稳定。此外，栅极电极12在栅极沟槽3的与设置有接触孔26侧相反侧的端部与栅极配线区域24电连接。
另外，栅极沟槽14的长度方向的剖面结构与图33所示的实施方式6的IGBT 600相同，在设置有接触孔26的端部，栅极电极11与发射极电位连接，在电位上稳定。
通过采用这样的平面结构，从而能够将栅极电极11、栅极电极15以及栅极电极20的电位固定为发射极电位，能够在电位上变得稳定。另外，通过在IGBT 700的中央部设置配线引出区域22，从而不需要将配线引出区域22分散设置。
<实施方式8>
图37是示意地示出了本发明所涉及的实施方式8的IGBT 800整体的上表面结构的俯视图。此外，在图37中，对于与使用图1说明的IGBT 100相同的结构标注相同的标号，省略重复的说明。
图37所示的IGBT 800具有与图2所示的IGBT 100同样的剖面结构，成为在有源区域23处多个栅极沟槽3相互隔开间隔地并列配置的结构。
在与栅极沟槽3的排列方向平行的方向的有源区域23的两个端缘部，以在栅极沟槽3的排列方向上延伸的方式分别设置有长方形的配线引出区域22。
多个栅极沟槽3中的大部分栅极沟槽3的两端分别延伸至配线引出区域22，但也存在仅一端延伸至配线引出区域22而另一端与栅极配线区域24连接的栅极沟槽3、以及仅一端延伸至配线引出区域22而另一端与栅极焊盘21连接的栅极沟槽3。
图38是图37的平面图中的包含配线引出区域22在内的区域D的局部放大图，图39是图38中的Y1-Y1线处的矢向剖面图。
图38示出了配线引出区域22以及其附近的有源区域23的一部分，在配线引出区域22，在栅极沟槽3设置有接触孔26。接触孔26与未图示的发射极电极1连接。
另外，在配线引出区域22以分别包围接触孔26的方式设置有梯子状的配线引出构造29，栅极沟槽3的栅极电极12与配线引出构造29连接。另外，在栅极配线区域24处的栅极沟槽3的端部分别设置有配线引出构造291，配线引出构造291经由接触孔30与栅极配线31连接。
如图39所示，在栅极沟槽3，在设置有接触孔26的部分，栅极电极11以与层间绝缘膜2相接的方式向上方延伸设置，栅极电极11与以在厚度方向上贯通层间绝缘膜2的方式设置的接触孔26连接。由于接触孔26与发射极电极1连接，因此栅极电极11与发射极电位连接，在电位上稳定。此外，栅极电极12通过栅极绝缘膜131与栅极电极11电隔离。
另外，在栅极沟槽3，以包围接触孔26的方式设置有配线引出构造29，配线引出构造29由与栅极电极12相同的材质构成，以与栅极电极12相比向上侧凸出的方式形成，对在形成有接触孔26的部分被截断的栅极电极12进行电连接。配线引出构造29被层间绝缘膜2覆盖。
另外，栅极电极11及12延伸至栅极配线区域24，栅极电极12的端部在栅极配线区域24与配线引出构造291连接。配线引出构造291由与栅极电极12相同的材质构成，以与栅极电极12相比向上侧凸出的方式形成，被层间绝缘膜2覆盖。在配线引出构造291的端部，设置有在厚度方向上贯通层间绝缘膜2而设置的接触孔30，接触孔30与层间绝缘膜2之上的栅极配线31连接。此外，栅极配线31与发射极电极1处于同层，但与发射极电极1电隔离。
通过采用这样的平面结构，从而能够将栅极电极11的电位固定为发射极电位，能够在电位上变得稳定。另外，由于栅极电极12经由配线引出构造29相互连接，所以能够使栅极沟槽3间的电位平衡稳定。另外，通过在有源区域23的两个端缘部分别设置配线引出区域22，从而能够在栅极沟槽3的两端对栅极电极11以及12的电位进行固定，在栅极沟槽3长的情况下是有效的。
<实施方式9>
图40是示意地表示本发明所涉及的实施方式9的IGBT 900整体的上表面结构的俯视图。此外，在图40中，对于与使用图1说明的IGBT 100相同的结构标注相同的标号，省略重复的说明。
图40所示的IGBT 900具有与图26所示的IGBT 200相同的剖面结构，成为在栅极沟槽3与栅极沟槽3之间配置有两条栅极沟槽14的结构。
在与栅极沟槽3以及14的排列方向平行的有源区域23的两个端缘部，以在栅极沟槽3以及14的排列方向上延伸的方式分别设置有长方形的配线引出区域22。
多个栅极沟槽3以及14中的大部分栅极沟槽的两端分别延伸至配线引出区域22，但也存在仅一端延伸至配线引出区域22而另一端不与栅极配线区域24连接的栅极沟槽14、以及仅一端延伸至配线引出区域22而另一端与栅极焊盘21连接的栅极沟槽3。
图41是图40的俯视图中的包含配线引出区域22在内的区域E的局部放大图。图41示出了配线引出区域22以及其附近的有源区域23的一部分，在配线引出区域22，在栅极沟槽3以及14设置有接触孔26。接触孔26与未图示的发射极电极1连接。
另外，在配线引出区域22，以将栅极沟槽3的接触孔26包围的方式设置有配线引出构造29，栅极沟槽3的栅极电极12与配线引出构造29连接。另外，在栅极配线区域24处的栅极沟槽3的端部设置有配线引出构造291，配线引出构造291经由接触孔30与未图示的栅极配线31连接。
此外，栅极沟槽3的长度方向的剖面结构与图39所示的实施方式8的IGBT 800相同。另外，栅极沟槽14的长度方向的剖面结构与图33所示的实施方式6的IGBT 600相同。
通过采用这样的平面结构，从而能够将栅极电极11以及15的电位固定为发射极电位，能够在电位上变得稳定。另外，由于栅极电极12经由配线引出构造29相互连接，所以能够使栅极沟槽3间的电位平衡稳定。另外，通过设置配线引出构造29，从而能够对在形成有接触孔26的部分被截断的栅极电极12进行电连接。另外，通过在有源区域23的两个端缘部分别设置配线引出区域22，从而能够在栅极沟槽3的两端对栅极电极11以及12的电位进行固定，在栅极沟槽3长的情况下是有效的。
<实施方式10>
图42是示意性地表示本发明所涉及的实施方式10的RC-IGBT 1000整体的上表面结构的俯视图。此外，在图42中，对于与使用图34说明的RC-IGBT 700相同的结构标注相同的标号，省略重复的说明。
此外，图42所示的RC-IGBT 1000具有与图29所示的RC-IGBT 400同样的剖面结构。
在与栅极沟槽3、14以及17的排列方向平行的IGBT有源区域27以及二极管有源区域28的两个端缘部，以在栅极沟槽3、14以及17的排列方向上延伸的方式分别设置有长方形的配线引出区域22。
栅极沟槽3有一端与将IGBT有源区域27以及二极管有源区域28包围的栅极配线区域24连接而另一端延伸至配线引出区域22的栅极沟槽3、和两端分别延伸至配线引出区域22的栅极沟槽3。
另外，栅极沟槽14有仅一端延伸至配线引出区域22而另一端不与栅极配线区域24连接的栅极沟槽14、和两端分别延伸至配线引出区域22的栅极沟槽14。另外，栅极沟槽17的两端都分别延伸至配线引出区域22。
图43是图42的俯视图中的包含配线引出区域22在内的区域F的局部放大图。图43示出了配线引出区域22以及其附近的IGBT有源区域27以及二极管有源区域28的一部分，在配线引出区域22，在栅极沟槽3以及14设置有接触孔26。接触孔26与未图示的发射极电极1连接。
另外，从配线引出区域22至栅极配线区域24之上，以将栅极沟槽3的接触孔26包围的方式设置有配线引出构造29，栅极沟槽3的栅极电极12与配线引出构造29连接。另外，在栅极配线区域24处的栅极沟槽3的端部设置有配线引出构造291，配线引出构造291经由接触孔30与未图示的栅极配线31连接。
此外，栅极沟槽3的长度方向的剖面结构与图39所示的实施方式8的IGBT 800相同。另外，栅极沟槽14的长度方向的剖面结构与图33所示的实施方式6的IGBT 600相同，栅极沟槽17的长度方向的剖面结构与图36所示的实施方式7的RC-IGBT 700相同。
通过采用这样的平面结构，从而能够将栅极电极11以及15的电位固定为发射极电位，能够在电位上变得稳定。另外，由于栅极电极12经由配线引出构造29相互连接，因此能够使栅极沟槽3间的电位平衡稳定。另外，通过设置配线引出构造29，从而能够对在形成有接触孔26的部分被截断的栅极电极12进行电连接。另外，通过在IGBT有源区域27以及二极管有源区域28的两个端缘部分别设置配线引出区域22，从而能够在栅极沟槽3的两端对栅极电极11以及12的电位进行固定，在栅极沟槽3长的情况下是有效的。
＜其他应用例＞
以上说明的实施方式说明了应用于IGBT以及RC-IGBT的情况，但并不限定于此，只要是绝缘栅型晶体管，则也能够应用于MOSFET(Metal Oxide Semiconductor FieldEffect Transistor)，能够不受耐压等级以及基板的种类限制地进行应用，该基板是通过FZ(Floating Zone)法形成的FZ基板、通过MCZ(Magnetic Field Applied)法形成的MCZ基板以及通过外延法形成的外延基板等。
此外，本发明在其发明的范围内，能够自由地对各实施方式进行组合，或者适当对各实施方式进行变形、省略。

Claims (21)

1.一种半导体装置，其具有：
半导体基板，其至少具有第1导电型的第1半导体层、所述第1半导体层之上的第1导电型的第2半导体层、所述第2半导体层之上的第2导电型的第3半导体层、以及在所述第3半导体层的上层部设置的第1导电型的第4半导体层；
第1栅极沟槽，其在厚度方向上贯通所述半导体基板的所述第4半导体层、所述第3半导体层以及所述第2半导体层而到达所述第1半导体层内；
层间绝缘膜，其至少覆盖所述第1栅极沟槽；
第1主电极，其与所述第4半导体层相接；以及
第2主电极，其设置于所述半导体基板的在厚度方向上与所述第1主电极相反侧，
所述第1栅极沟槽具有在成为所述第2主电极侧的下部侧设置的第1栅极电极和在成为所述第1主电极侧的上部侧设置的第2栅极电极而形成2级构造，
所述第1栅极电极与所述第1主电极电连接，
所述第1栅极沟槽的所述下部侧的内表面被第1栅极绝缘膜覆盖，
所述第1栅极电极的上表面以及所述第1栅极沟槽的所述上部侧的侧面被第2栅极绝缘膜覆盖，
所述第1栅极绝缘膜的厚度比所述第2栅极绝缘膜的厚度薄。
2.根据权利要求1所述的半导体装置，其中，
所述第2栅极电极的底面在所述半导体基板的厚度方向上位于所述第2半导体层内，
所述第1栅极电极的上表面隔着所述第2栅极绝缘膜与所述第2栅极电极的所述底面相对，底部隔着所述第1栅极绝缘膜与所述第1半导体层相对。
3.根据权利要求2所述的半导体装置，其中，
所述第1栅极电极在所述上表面的中央具有向所述第2栅极电极侧凸出的凸部。
4.根据权利要求1所述的半导体装置，其中，
所述第1栅极沟槽具有底部宽度比开口宽度窄、侧面朝向底部而宽度变窄的锥形面。
5.根据权利要求1至4中任一项所述的半导体装置，其中，
还具有第2栅极沟槽，该第2栅极沟槽在厚度方向上贯通所述第3半导体层以及所述第2半导体层而到达所述第1半导体层，
所述第2栅极沟槽具有：
第3栅极绝缘膜，其覆盖所述第2栅极沟槽的内表面；以及
第3栅极电极，其与所述第3栅极绝缘膜相接，
所述第3栅极电极与所述第1主电极电连接，
所述第4半导体层以不与所述第2栅极沟槽相接的方式选择性地设置。
6.根据权利要求1至4中任一项所述的半导体装置，其中，
所述半导体基板具有与所述第2主电极相接的第2导电型的第5半导体层以及第1导电型的第6半导体层，
形成有所述第5半导体层的区域构成第1半导体元件区域，
形成有所述第6半导体层的区域构成第2半导体元件区域，
所述第1栅极沟槽设置于所述第1半导体元件区域，
所述第1半导体元件区域还具有第2栅极沟槽，该第2栅极沟槽在厚度方向上贯通所述第3半导体层以及所述第2半导体层而到达所述第1半导体层，
所述第2栅极沟槽具有：
第3栅极绝缘膜，其覆盖所述第2栅极沟槽的内表面；以及
第3栅极电极，其与所述第3栅极绝缘膜相接，
所述第2半导体元件区域不具有所述第4半导体层，所述第1主电极与所述第3半导体层相接，所述第2半导体元件区域具有第3栅极沟槽，该第3栅极沟槽在厚度方向上贯通所述第3半导体层以及所述第2半导体层而到达所述第1半导体层，
所述第3栅极沟槽具有：
第4栅极绝缘膜，其覆盖所述第3栅极沟槽的内表面；以及
第4栅极电极，其与所述第4栅极绝缘膜相接，
所述第4栅极电极的上表面与所述第1主电极相接。
7.根据权利要求6所述的半导体装置，其中，
所述第5半导体层具有伸出部，该伸出部与所述第4半导体层的端面的位置相比向所述第2半导体元件区域侧伸出。
8.根据权利要求6所述的半导体装置，其中，
所述第1半导体元件区域还具有第2栅极沟槽，该第2栅极沟槽在厚度方向上贯通所述半导体基板的所述第3半导体层以及所述第2半导体层而到达所述第1半导体层，
所述第2栅极沟槽具有：
第3栅极绝缘膜，其覆盖所述第2栅极沟槽的内表面；以及
第3栅极电极，其与所述第3栅极绝缘膜相接，
所述第4半导体层以不与所述第2栅极沟槽相接的方式选择性地设置。
9.根据权利要求5或8所述的半导体装置，其中，
所述第2栅极沟槽相邻地配置有多个，
相邻的所述第2栅极沟槽间由所述层间绝缘膜覆盖，将相邻的所述第2栅极沟槽间的所述第3半导体层的电位保持为浮置电位。
10.根据权利要求1至4中任一项所述的半导体装置，其中，
所述第1栅极沟槽以长度方向平行的方式相互隔开间隔地配置于流过主电流的有源区域，
所述第2栅极电极在所述第1栅极沟槽的所述长度方向的一端与沿着所述有源区域的外周而设置的栅极配线区域连接，
所述第1栅极电极在所述第1栅极沟槽的所述长度方向的另一端经由贯通所述层间绝缘膜而设置的接触孔与所述第1主电极连接，
所述第1栅极沟槽的所述另一端延伸至在所述有源区域的中央部设置的配线引出区域。
11.根据权利要求5所述的半导体装置，其中，
所述第1栅极沟槽以长度方向平行的方式相互隔开间隔地配置于流过主电流的有源区域，
所述第2栅极沟槽与所述第1栅极沟槽平行地配置于所述第1栅极沟槽之间，
所述第2栅极电极在所述第1栅极沟槽的所述长度方向的一端与沿着所述有源区域的外周而设置的栅极配线区域连接，
所述第1栅极电极在所述第1栅极沟槽的所述长度方向的另一端经由贯通所述层间绝缘膜而设置的接触孔与所述第1主电极连接，
所述第3栅极电极在所述第2栅极沟槽的所述长度方向的一端经由贯通所述层间绝缘膜而设置的接触孔与所述第1主电极连接，
所述第1栅极沟槽的所述另一端以及所述第2栅极沟槽的所述一端延伸至在所述有源区域的中央部设置的配线引出区域。
12.根据权利要求6所述的半导体装置，其中，
所述第1栅极沟槽以长度方向平行的方式相互隔开间隔地配置于所述第1半导体元件区域的第1有源区域，
所述第2栅极沟槽与所述第1栅极沟槽平行地配置于所述第1栅极沟槽之间，
所述第3栅极沟槽以长度方向平行的方式相互隔开间隔地配置于所述第2半导体元件区域的第2有源区域，
所述第2栅极电极在所述第1栅极沟槽的所述长度方向的一端与沿着所述第1有源区域以及所述第2有源区域的外周设置的栅极配线区域连接，
所述第1栅极电极在所述第1栅极沟槽的所述长度方向的另一端经由贯通所述层间绝缘膜而设置的接触孔与所述第1主电极连接，
所述第3栅极电极在所述第2栅极沟槽的所述长度方向的一端经由贯通所述层间绝缘膜而设置的接触孔与所述第1主电极连接，
所述第4栅极电极在所述第3栅极沟槽的整个面与所述第1主电极连接，
所述第1栅极沟槽的所述另一端、所述第2栅极沟槽的所述一端以及所述第3栅极沟槽的一端延伸至在所述第1有源区域以及所述第2有源区域的中央部设置的配线引出区域。
13.根据权利要求1至4中任一项所述的半导体装置，其中，
所述第1栅极沟槽以长度方向平行的方式相互隔开间隔地配置于流过主电流的有源区域，
所述第2栅极电极在所述第1栅极沟槽的所述长度方向的一端以及另一端经由以遍及多个所述第1栅极沟槽的上部的方式设置的配线引出构造而相互连接，
所述第1栅极电极在所述第1栅极沟槽的所述长度方向的一端以及另一端经由贯通所述层间绝缘膜而设置的接触孔与所述第1主电极连接，
所述第1栅极沟槽的所述一端以及所述另一端延伸至配线引出区域，该配线引出区域与在所述一端侧以及所述另一端侧设置的栅极配线区域相邻且以在所述第1栅极沟槽的排列方向上延伸的方式分别设置，
所述配线引出构造设置于所述配线引出区域。
14.根据权利要求5所述的半导体装置，其中，
所述第1栅极沟槽以长度方向平行的方式相互隔开间隔地配置于流过主电流的有源区域，
所述第2栅极沟槽与所述第1栅极沟槽平行地配置于所述第1栅极沟槽之间，
所述第2栅极电极在所述第1栅极沟槽的所述长度方向的一端以及另一端经由以遍及多个所述第1栅极沟槽的上部的方式设置的配线引出构造而相互连接，
所述第1栅极电极在所述第1栅极沟槽的所述长度方向的一端以及另一端经由贯通所述层间绝缘膜而设置的接触孔与所述第1主电极连接，
所述第3栅极电极在所述第2栅极沟槽的所述长度方向的一端以及另一端经由贯通所述层间绝缘膜而设置的接触孔与所述第1主电极连接，
所述第1栅极沟槽以及所述第2栅极沟槽的所述一端以及所述另一端延伸至配线引出区域，该配线引出区域与在所述一端侧以及所述另一端侧设置的栅极配线区域相邻且以在所述第1栅极沟槽以及所述第2栅极沟槽的排列方向上延伸的方式分别设置，
所述配线引出构造设置于所述配线引出区域。
15.根据权利要求6所述的半导体装置，其中，
所述第1栅极沟槽以长度方向平行的方式相互隔开间隔地配置于所述第1半导体元件区域的第1有源区域，
所述第2栅极沟槽与所述第1栅极沟槽平行地配置于所述第1栅极沟槽之间，
所述第3栅极沟槽以长度方向平行的方式相互隔开间隔地配置于所述第2半导体元件区域的第2有源区域，
所述第2栅极电极在所述第1栅极沟槽的所述长度方向的一端以及另一端经由以遍及多个所述第1栅极沟槽的上部的方式设置的配线引出构造而相互连接，
所述第1栅极电极在所述第1栅极沟槽的所述长度方向的一端以及另一端经由贯通所述层间绝缘膜而设置的接触孔与所述第1主电极连接，
所述第3栅极电极在所述第2栅极沟槽的所述长度方向的一端以及另一端经由贯通所述层间绝缘膜而设置的接触孔与所述第1主电极连接，
所述第4栅极电极在所述第3栅极沟槽的整个面与所述第1主电极连接，
所述第1栅极沟槽以及所述第2栅极沟槽的所述一端以及所述另一端延伸至配线引出区域，该配线引出区域与在所述一端侧以及所述另一端侧设置的栅极配线区域相邻且以在所述第1栅极沟槽以及所述第2栅极沟槽的排列方向上延伸的方式分别设置，
所述配线引出构造设置于所述配线引出区域。
16.根据权利要求5或8所述的半导体装置，其中，
所述第2栅极沟槽具有底部宽度比开口宽度窄、侧面朝向底部而宽度变窄的锥形面。
17.根据权利要求6所述的半导体装置，其中，
所述第3栅极沟槽具有底部宽度比开口宽度窄、侧面朝向底部而宽度变窄的锥形面。
18.根据权利要求1至4中任一项所述的半导体装置，其中，
所述第1栅极电极以及所述第2栅极电极由添加了磷的掺杂多晶硅或者金属构成。
19.根据权利要求5或8所述的半导体装置，其中，
所述第3栅极电极由添加了磷的掺杂多晶硅或者金属构成。
20.根据权利要求6所述的半导体装置，其中，
所述第4栅极电极由添加了磷的掺杂多晶硅或者金属构成。
21.一种半导体装置的制造方法，该半导体装置具有栅极沟槽，该半导体装置的制造方法具有以下工序：
工序(a)，在厚度方向上对半导体基板进行蚀刻而形成沟槽；
工序(b)，在所述沟槽的内表面形成第1栅极绝缘膜；
工序(c)，在形成有所述第1栅极绝缘膜的所述沟槽的内部，沉积添加了磷的掺杂多晶硅或者金属而形成第1栅极电极；以及
工序(d)，对所述第1栅极电极进行蚀刻，在所述沟槽的下部残留所述第1栅极电极，
在所述工序(d)之后具有以下工序：
工序(e)，对所述第1栅极绝缘膜进行蚀刻，去除所述第1栅极电极上方的所述第1栅极绝缘膜，
在所述工序(d)之后具有以下工序：
工序(f)，在所述沟槽的下部残留有所述第1栅极电极的状态下在所述沟槽的内表面以及所述第1栅极电极的上表面形成第2栅极绝缘膜；以及
工序(g)，在形成有所述第2栅极绝缘膜的所述沟槽的内部，沉积添加了磷的掺杂多晶硅或者金属而形成第2栅极电极，
所述工序(b)是在所述第1栅极绝缘膜的厚度比所述第2栅极绝缘膜的厚度薄的形成条件下形成所述第1栅极绝缘膜。
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