CN110660669B - 半导体结构及其形成方法 - Google Patents
半导体结构及其形成方法 Download PDFInfo
- Publication number
- CN110660669B CN110660669B CN201810704710.0A CN201810704710A CN110660669B CN 110660669 B CN110660669 B CN 110660669B CN 201810704710 A CN201810704710 A CN 201810704710A CN 110660669 B CN110660669 B CN 110660669B
- Authority
- CN
- China
- Prior art keywords
- layer
- forming
- substrate
- side wall
- doped
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 58
- 238000000034 method Methods 0.000 title claims abstract description 50
- 239000000758 substrate Substances 0.000 claims abstract description 110
- 239000000463 material Substances 0.000 claims abstract description 68
- 238000005530 etching Methods 0.000 claims abstract description 20
- 238000009792 diffusion process Methods 0.000 claims description 77
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 38
- -1 boron ions Chemical class 0.000 claims description 37
- 229910052796 boron Inorganic materials 0.000 claims description 29
- 229910052698 phosphorus Inorganic materials 0.000 claims description 28
- 239000011574 phosphorus Substances 0.000 claims description 28
- 229910052799 carbon Inorganic materials 0.000 claims description 21
- 229910052757 nitrogen Inorganic materials 0.000 claims description 20
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 16
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 16
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 15
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 14
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 14
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 14
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 14
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 12
- 238000000137 annealing Methods 0.000 claims description 7
- 239000001257 hydrogen Substances 0.000 claims description 7
- 229910052739 hydrogen Inorganic materials 0.000 claims description 7
- 229910052786 argon Inorganic materials 0.000 claims description 6
- 229910052724 xenon Inorganic materials 0.000 claims description 6
- FHNFHKCVQCLJFQ-UHFFFAOYSA-N xenon atom Chemical compound [Xe] FHNFHKCVQCLJFQ-UHFFFAOYSA-N 0.000 claims description 6
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 4
- 230000000694 effects Effects 0.000 abstract description 14
- 239000010410 layer Substances 0.000 description 311
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 14
- 239000003989 dielectric material Substances 0.000 description 13
- 229910052710 silicon Inorganic materials 0.000 description 11
- 239000010703 silicon Substances 0.000 description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 229910052814 silicon oxide Inorganic materials 0.000 description 8
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 239000007789 gas Substances 0.000 description 6
- 239000011241 protective layer Substances 0.000 description 6
- 239000011800 void material Substances 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 239000012212 insulator Substances 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- 230000000903 blocking effect Effects 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 229910052732 germanium Inorganic materials 0.000 description 3
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 3
- 150000002431 hydrogen Chemical group 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000012495 reaction gas Substances 0.000 description 3
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 2
- 229910004129 HfSiO Inorganic materials 0.000 description 2
- 229910001080 W alloy Inorganic materials 0.000 description 2
- KXNLCSXBJCPWGL-UHFFFAOYSA-N [Ga].[As].[In] Chemical compound [Ga].[As].[In] KXNLCSXBJCPWGL-UHFFFAOYSA-N 0.000 description 2
- NTCVORQAIAUAJB-UHFFFAOYSA-N [Mg].[W] Chemical compound [Mg].[W] NTCVORQAIAUAJB-UHFFFAOYSA-N 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 125000005843 halogen group Chemical group 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- IXCSERBJSXMMFS-UHFFFAOYSA-N hydrogen chloride Substances Cl.Cl IXCSERBJSXMMFS-UHFFFAOYSA-N 0.000 description 1
- 229910000041 hydrogen chloride Inorganic materials 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000004151 rapid thermal annealing Methods 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
一种半导体结构及其形成方法，其中，半导体结构的形成方法包括：提供基底；在所述基底上形成栅极结构；在所述栅极结构的侧壁上形成延伸至所述基底中的侧墙层；刻蚀所述侧墙层露出的基底材料，形成沟槽；在所述沟槽中形成源漏掺杂层。一种半导体结构，包括：衬底；栅极结构，位于所述衬底上；沟槽，位于所述栅极结构之间的衬底中；源漏掺杂层，位于所述沟槽中；侧墙层，位于所述栅极结构的侧壁上，所述侧墙层的底端延伸至所述源漏掺杂层中。本发明减小了短沟道效应对器件的影响，提高了器件性能。
Description
技术领域
本发明涉及半导体制造技术领域，特别涉及一种半导体结构及其形成方法。
背景技术
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。为了适应更小的特征尺寸，金属-氧化物-半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极结构对沟道的控制能力随之变差，栅极电压夹断(pinchoff)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。
因此，为了减小短沟道效应的影响，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)。FinFET中，栅极结构至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极结构对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。
即使是对于FinFET器件，其性能和短沟道效应的权衡也越来越成为挑战，为了克服这个问题，一般使用轻掺杂漏(Lightly Doped Drain，LDD)和晕环掺杂分布来改善器件性能。
但在LDD和晕环掺杂分布来改善器件性能的过程中，源漏掺杂层易存在空洞(void)缺陷。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，减少源漏掺杂层中的空洞。
为解决上述问题，本发明提供一种半导体结构及其形成方法，包括：提供基底；在所述基底上形成栅极结构；在所述栅极结构的侧壁上形成延伸至所述基底中的侧墙层；刻蚀所述侧墙层露出的基底材料，形成沟槽；在所述沟槽中形成源漏掺杂层。
可选的，在所述栅极结构的侧壁上形成延伸至所述基底中的侧墙层的步骤包括：所述侧墙层的厚度为2纳米至8纳米。
可选的，在所述栅极结构的侧壁上形成延伸至所述基底中的侧墙层的步骤包括：在所述栅极结构露出的基底上形成凹槽；形成覆盖所述栅极结构的侧壁和所述凹槽侧壁的侧墙层。
可选的，所述凹槽的深度为10纳米至20纳米。
可选的，刻蚀所述侧墙层露出的基底材料，形成沟槽的步骤包括：刻蚀所述凹槽底部的基底材料，形成沟槽；在所述沟槽中形成源漏掺杂层的步骤包括：在所述沟槽中形成材料层并对所述材料层进行掺杂，形成源漏掺杂层。
可选的，在所述栅极结构的侧壁上形成延伸至所述基底中的侧墙层的步骤还包括：在形成覆盖所述栅极结构的侧壁和所述凹槽侧壁的侧墙层后，在所述侧墙层上形成侧墙保护层。
可选的，所述半导体结构的形成方法还包括：在刻蚀所述侧墙层露出的基底材料形成沟槽后，在所述沟槽中形成源漏掺杂层的步骤之前，利用氩气、氙气或者氢气对所述沟槽内壁进行退火处理。
可选的，在所述沟槽中形成材料层并对所述材料层进行掺杂，形成源漏掺杂层的步骤包括：在所述沟槽中形成缓冲扩散层；在所述缓冲扩散层上形成顶部掺杂层。
可选的，所述半导体结构为PMOS，在所述沟槽中形成缓冲扩散层的步骤包括：在所述沟槽中形成缓冲外延层，所述缓冲外延层的材料为锗化硅，在所述缓冲外延层中掺杂氮、碳和硼；在所述缓冲扩散层上形成顶部掺杂层的步骤包括：在所述缓冲扩散层上形成顶部外延层，所述顶部外延层的材料为锗化硅，在所述顶部外延层中掺杂硼；所述顶部掺杂层中硼离子的浓度高于所述缓冲扩散层中硼离子的浓度。
可选的，所述半导体结构为NMOS，在所述沟槽中形成缓冲扩散层的步骤包括：在所述沟槽中形成缓冲外延层，所述缓冲外延层的材料为碳化硅，在所述缓冲外延层中掺杂氮、碳和磷；在所述缓冲扩散层上形成顶部掺杂层的步骤包括：在所述缓冲扩散层上形成顶部外延层，所述顶部外延层的材料为碳化硅，在所述顶部外延层中掺杂磷；所述顶部掺杂层中磷离子的浓度高于所述缓冲扩散层中磷离子的浓度。
可选的，在所述缓冲扩散层上形成顶部掺杂层的步骤包括：通过梯度掺杂法使所述顶部掺杂层内靠近所述缓冲扩散层区域的掺杂浓度低于远离所述缓冲扩散层区域的掺杂浓度。
可选的，所述沟槽为∑沟槽。
相应的，本发明还提供一种半导体结构，包括：衬底；栅极结构，位于所述衬底上；沟槽，位于所述栅极结构之间的衬底中；源漏掺杂层，位于所述沟槽中；侧墙层，位于所述栅极结构的侧壁上，所述侧墙层的底端延伸至所述源漏掺杂层中。
可选的，所述源漏掺杂层包括位于所述沟槽中的缓冲扩散层和位于所述缓冲扩散层上的顶部掺杂层。
可选的，所述半导体结构为PMOS，所述缓冲扩散层的材料为锗化硅，所述缓冲扩散层中掺杂有氮、碳和硼；所述顶部掺杂层的材料为锗化硅，所述顶部掺杂层中掺杂有硼；所述顶部掺杂层中硼离子的浓度高于所述缓冲扩散层中硼离子的浓度。
可选的，所述半导体结构为NMOS，所述缓冲扩散层的材料为碳化硅，所述缓冲扩散层中掺杂有氮、碳和磷；所述顶部掺杂层的材料为碳化硅，所述顶部掺杂层中掺杂有磷；所述顶部掺杂层中磷离子的浓度高于所述缓冲扩散层中磷离子的浓度。
可选的，所述顶部掺杂层内靠近所述缓冲扩散层区域的掺杂浓度低于远离所述缓冲扩散层区域的掺杂浓度。
可选的，所述顶部掺杂层的顶面高于所述衬底的表面10纳米至20纳米。
可选的，所述侧墙层延伸至所述源漏掺杂层中的深度为10纳米至20纳米。
可选的，所述侧墙层的厚度是2纳米至8纳米。
与现有技术相比，本发明的技术方案具有以下优点：
本发明在所述基底上形成栅极结构，然后在所述基底上形成凹槽，形成覆盖所述栅极结构侧壁和所述凹槽侧壁的侧墙层，刻蚀所述侧墙层露出的基底材料，形成沟槽，在所述沟槽中形成源漏掺杂层，在所述源漏掺杂层生长的过程中，沟槽的开口位置处形成的源漏掺杂层因为被侧墙层阻挡，不容易在沟槽开口处发生横向生长而形成闭合，从而减少沟槽内未填满而开口处已经闭合的现象，进而减少所述源漏掺杂层中形成空洞的问题。
进一步，当半导体结构为PMOS时，所述缓冲扩散层的材料为锗化硅，在所述缓冲扩散层中掺杂氮、碳和硼；所述顶部掺杂层的材料为锗化硅，在所述顶部掺杂层中掺杂硼；或者，当所述半导体结构为NMOS时，所述缓冲扩散层的材料为碳化硅，在所述缓冲扩散层中掺杂氮、碳和磷；所述顶部掺杂层的材料为碳化硅，在所述顶部掺杂层中掺杂磷。氮离子和碳离子的体积比硅原子小，氮离子和碳离子填充晶格间的缝隙，给扩散的硼离子或者磷离子制造障碍使得源漏掺杂层中的离子难以扩散至衬底材料中，减小了短沟道效应的影响，从而提高了器件性能。
附图说明
图1至图3为一种半导体结构的形成方法中各步骤对应的结构示意图；
图4至图11为本发明半导体结构的形成方法一实施例中各步骤对应的的结构示意图。
具体实施方式
由背景技术可知，在沟槽中形成源漏掺杂层的过程中，源漏掺杂层存在空洞缺陷，现结合一种半导体结构的形成方法分析空洞缺陷出现的原因。
参考图1至图3，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。
提供基底1，在所述基底1上形成栅极结构2，在所述栅极结构2露出的所述基底1上形成沟槽3(如图1)，在所述沟槽3中形成源漏掺杂层4的过程中，因为沟槽3内部开口尺寸较大，而沟槽3开口尺寸较小，因此沟槽3中形成源漏掺杂层时，开口处的源漏掺杂层相对生长使得开口越来越小，而此时沟槽3内部的源漏掺杂层因未及时填充而形成空洞(如图2)；或者，沟槽3开口处源漏掺杂层已实现闭合，但是源漏掺杂层4中未及时填充的区域形成空洞6(如图3)。
所述空洞6容易使得短沟道明显，影响器件的性能。
为了解决所述技术问题，本发明提供一种半导体结构的形成方法，包括：提供基底；在所述基底上形成栅极结构；在所述栅极结构的侧壁上形成延伸至所述基底中的侧墙层；刻蚀所述侧墙层露出的基底材料，形成沟槽；在所述沟槽中形成源漏掺杂层。
本发明在所述基底上形成栅极结构，然后在所述基底上形成凹槽，形成覆盖所述栅极结构侧壁和所述凹槽侧壁的侧墙层，刻蚀所述侧墙层露出的基底材料，形成沟槽，在所述沟槽中形成源漏掺杂层，在所述源漏掺杂层生长的过程中，沟槽的开口位置处形成的源漏掺杂层因为被侧墙层阻挡，不容易在沟槽开口处发生横向生长而形成闭合，从而减少沟槽内未填满而开口处已经闭合的现象，进而减少所述源漏掺杂层中形成空洞的问题。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图4至图11是本发明半导体结构的形成方法中各步骤对应的结构示意图。
提供基底100。
本实施例中，所述基底100的材料为硅，在其他实施例中，所述基底100的材料还可以为锗、碳化硅、砷化镓或镓化铟，所述基底100还能够为绝缘体上的硅基底或者绝缘体上的锗基底。所述基底100内还能够形成有半导体器件，例如，PMOS晶体管、CMOS晶体管、NMOS晶体管、电阻器、电容器或电感器等。所述基底100表面还能够形成有界面层，所述界面层的材料为氧化硅、氮化硅或氮氧化硅等。
在所述基底100上形成栅极结构101。
参考图4至图6，所述栅极结构101包括栅介质层103和位于所述栅介质层103上的栅极层102，在所述基底100上形成栅极结构101的步骤包括：在所述基底100上形成栅介质材料层104，在所述栅介质材料层104上形成栅极材料层105，在栅极材料层105上方形成遮挡层106，在本实施例中通过干法刻蚀去除未被所述遮挡层106遮挡的所述栅极材料层105以及栅介质材料层104，形成栅极层102以及位于所述栅极层102底面的栅介质层103。
需要说明的是，所述栅介质层103是通过刻蚀所述栅介质材料层104形成的，所以所述栅介质材料层104和所述栅介质层103的材料相同。在本实施例中，所述栅介质层103的材料为高k介质材料，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。本实施例中，所述栅介质层103的材料为HfO2。在其他实施例中，所述栅介质层103的材料还可以选自ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3中的一种或几种。
需要说明的是，所述栅极层102是通过刻蚀所述栅极材料层105形成的，所以所述栅极层102与所述栅极材料层105的材料相同。栅极层102用作为电极，用于实现与外部电路的电连接。在本实施例中，所述栅极层102的材料为镁钨合金，在其他实施例中，所述金属栅极结构的材料还可以为W、Al、Cu、Ag、Au、Pt、Ni或Ti等。
另外，还需要说明的是，所述基底100上形成在栅介质材料层104之前，在所述基底100上形成基底保护材料层107，所述栅介质材料层104形成在所述基底保护材料层107上，所述基底保护材料层107以所述遮挡层106为掩膜刻蚀形成基底保护层108。在形成所述基底保护层108后去除所述遮挡层106。
本实施例中，所述基底保护层108的材料为氧化硅。在其他实施例中，所述基底保护层108的材料还可以为氮氧化硅。
如图6，所述栅极结构101还包括：去除所述遮挡层106后，形成保形覆盖所述栅极层102顶面，以及栅介质层103和栅极层102侧壁的保护层109。
本实施例中，所述保护层109的材料为氮化硅或者氮氧化硅。
本实施例中，在所述栅介质层103的底面形成有基底保护层108，因此所述保护层109还保形覆盖在所述基底保护层108的侧壁上。
参考图7至图8，在所述栅极结构101的侧壁上形成延伸至所述基底100中的侧墙层110。后续制程中，先刻蚀所述栅极结构101露出的基底材料形成凹槽，再刻蚀所述凹槽底面的基底材料形成沟槽，在所述沟槽中形成源漏掺杂层，侧墙层110用于阻挡沟槽开口位置处的源漏掺杂层横向生长，使得源漏掺杂层在开口位置处不实现闭合，进而减少所述源漏掺杂层中形成空洞的问题。
本实施例中，在所述栅极结构101的侧壁上形成延伸至所述基底100中的侧墙层110的步骤包括：如图7所示，在所述栅极结构101露出的基底100上形成凹槽111。
具体地，采用干法刻蚀工艺刻蚀所述栅极结构101露出的基底材料。在其他实施例中可以采用湿法刻蚀工艺，或者干、湿相结合的刻蚀工艺刻蚀所述栅极结构101露出的基底材料。
本实施例中，所述凹槽111的深度d为10至20纳米。
在所述栅极结构101的侧壁上形成延伸至所述基底100中的侧墙层110的步骤还包括：如图8，形成覆盖所述栅极结构101的侧壁和所述凹槽111侧壁的侧墙层110。
需要说明的是，所述侧墙层110的厚度不能过大也不能过小，如果侧墙层过厚，会占用过多的空间，如果侧墙层过薄，形成的侧墙层的致密度比较差，且所述侧墙层易被横向生长的源漏掺杂层挤歪、变形进而达不到阻挡源漏掺杂层的作用，相应地，所述侧墙层110的厚度在2纳米至8纳米范围内。
本实施例中，所述侧墙层110的材料为氮氧化硅，用于降低栅极之间的电容，且氮氧化硅具有良好的绝缘性能。
形成覆盖所述栅极结构101的侧壁和所述凹槽111侧壁的侧墙层110的步骤包括：形成覆盖所述栅极结构101的侧壁和顶面以及所述凹槽111侧壁和底面的侧墙材料层，干法刻蚀去除所述栅极结构101的顶面以及所述凹槽111底面的侧墙材料层，形成覆盖所述栅极结构101的侧壁和所述凹槽111侧壁的侧墙层110。
需要说明的是，在形成所述侧墙层110后，本实施例形成方法还包括：在所述侧墙层110上远离所述栅极结构101的侧壁上形成侧墙保护层112，且所述侧墙保护层112与所述凹槽111的底面相接触，侧墙保护层112的作用是在刻蚀所述凹槽111下方的基底材料形成沟槽113的过程中保护侧墙层110。
参考图9，刻蚀所述侧墙层110露出的基底材料，形成沟槽113的步骤包括：刻蚀所述凹槽111底部的基底材料，形成沟槽113。
具体的，刻蚀所述凹槽111底部的基底材料，形成沟槽113的步骤包括：采用湿法刻蚀工艺刻蚀所述凹槽111底部的基底材料，形成沟槽113，刻蚀后的剩余基底为衬底200。具体地，湿法刻蚀工艺所采用的刻蚀溶液为四甲基氢氧化铵。
本实施例中，所述沟槽113为∑凹槽，在其他实施例中，所述沟槽还可以为U型凹槽。
参考图10至图11，在所述沟槽113中形成源漏掺杂层114的步骤包括：在所述沟槽113中形成材料层并对材料层进行掺杂，形成源漏掺杂层114。
如图10，在所述沟槽113中形成缓冲扩散层115的步骤包括：采用化学气相沉积外延生长法在所述沟槽113的内壁上外延生长缓冲外延层，在所述沟槽113的开口位置处形成有侧墙层110，所述侧墙层110阻止了缓冲外延层的横向生长，减少所述源漏掺杂层114在所述沟槽113的开口位置处闭合的现象，进而减少所述源漏掺杂层114中形成空洞的问题。
需要说明的是，形成所述缓冲外延层采用的是化学气相沉积外延生长法，工艺温度为100℃至500℃，工艺时间为10min至60min。
本实施例中，所述半导体结构为PMOS，在所述沟槽113中形成缓冲扩散层115的步骤还包括：所述缓冲外延层的材料为锗化硅，外延形成所述缓冲外延层的反应气体为含锗元素的气体。在所述缓冲外延层中掺杂氮、碳和硼，掺杂的氮和碳离子能够阻止硼离子扩散至衬底200中，减小了短沟道效应的影响，提高了器件性能。
在其他实施例中，所述半导体结构为NMOS，在所述沟槽中形成缓冲扩散层的步骤还包括：所述缓冲外延层的材料为碳化硅，外延形成所述缓冲外延层的反应气体为含碳元素的气体。在所述缓冲外延层中掺杂氮、碳和磷，掺杂的氮和碳离子能够阻止磷离子扩散至衬底中，减小了短沟道效应的影响，提高了器件性能。
如图11，在所述缓冲扩散层115上形成顶部掺杂层116的步骤包括：
采用化学气相沉积外延生长法在所述缓冲扩散层115上外延生长顶部外延层，使所述顶部外延层填充覆盖所述缓冲扩散层115，且所述顶部外延层上表面高于所述衬底200表面。
需要说明的是，形成所述顶部外延层采用的是化学气相沉积外延生长法，工艺温度为500℃至950℃，工艺时间为10s至11000s反应室气压为5Torr至1000Torr，外延形成所述顶部外延层的预处理气体为氢气，外延形成所述顶部外延层的反应气体为氯化氢、二氯二氢硅、硅烷或乙硼烷中的一种气体或多种构成的混合气体。
形成所述顶部外延层后，利用梯度掺杂法对所述顶部外延层进行掺杂，形成顶部掺杂层116。掺杂后所述顶部掺杂层116靠近所述缓冲扩散层115区域的掺杂浓度低于远离所述缓冲扩散层115区域的掺杂浓度，从而减少所述源漏掺杂层中的离子扩散至沟道中。
需要说明的是，所述顶部掺杂层116的顶面高于所述衬底表面的高度为e，高度e在10纳米至20纳米的范围内。
在本实施例中，所述半导体结构为PMOS，所述顶部外延层的材料为锗化硅，在所述顶部外延层中掺杂硼，且所述顶部掺杂层116中硼离子的浓度高于所述缓冲扩散层115中硼离子的浓度。
在其他实施例中，所述半导体结构为NMOS，所述顶部外延层的材料为碳化硅，所述顶部外延层中掺杂磷，且所述顶部掺杂层中磷离子的浓度高于所述缓冲扩散层中磷离子的浓度。
在刻蚀所述侧墙层110露出的基底材料形成沟槽113后，在所述沟槽113中形成源漏掺杂层114的步骤之前，利用氩气、氙气或者氢气对所述沟槽113内壁进行退火处理。
本实施例中，刻蚀所述侧墙层110露出的基底，形成沟槽113后，在所述沟槽113中形成所述源漏掺杂层114的步骤还包括：利用氩气、氙气或者氢气对所述沟槽113内壁进行退火处理，使沟槽113内壁变得圆滑，有利于所述源漏掺杂层114的生长，且沟槽113内壁变得圆滑，使得沟槽113表面的硅原子移动，修复沟槽113表面的晶格，减小了短沟道效应对器件的影响，提高了器件性能。
需要说明的是，利用氩气、氙气或者氢气对所述沟槽113内壁进行退火处理的工艺可以是激光退火、尖峰退火或快速热退火。本实施例中，退火工艺的工艺参数包括：退火温度为200摄氏度至600摄氏度，时间为30分钟至60分钟，真空环境。
对本发明还提供一种半导体结构。参考图11，示出了本发明半导体结构的结构示意图。
所述半导体结构包括：衬底200；栅极结构101，位于所述衬底200上；沟槽113，位于所述栅极结构101之间的衬底200上；源漏掺杂层114，位于所述沟槽113中；侧墙层110，位于所述栅极结构101的侧壁上，所述侧墙层110的底端延伸至所述源漏掺杂层114中。
本实施例中，所述衬底200的材料为硅，在其他实施例中，所述衬底200的材料还可以为锗、碳化硅、砷化镓或镓化铟，所述衬底200还能够为绝缘体上的硅基底或者绝缘体上的锗基底。所述衬底200内还能够形成有半导体器件，例如，PMOS晶体管、CMOS晶体管、NMOS晶体管、电阻器、电容器或电感器等。所述衬底200表面还能够形成有界面层，所述界面层的材料为氧化硅、氮化硅或氮氧化硅等。
本实施例中，所述栅极结构101位于所述衬底200上，所述栅极结构101包括栅极层102以及位于所述栅极层102底面的栅介质层103。
所述栅介质层103的材料为高k介质材料，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。本实施例中，所述栅介质层103的材料为HfO2。在其他实施例中，所述栅介质层103的材料还可以选自ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3中的一种或几种。
栅极层102用作为电极，用于实现与外部电路的电连接。在本实施例中，所述栅极层102的材料为镁钨合金，在其他实施例中，所述金属栅极结构的材料还可以为W、Al、Cu、Ag、Au、Pt、Ni或Ti等。
本实施例中，所述栅极结构101还包括，保形覆盖在所述栅介质层103顶面，以及栅介质层103和栅极层102侧壁的保护层109。
所述保护层109的材料为氮化硅或者氮氧化硅。
需要说明的是，在所述衬底200表面与所述栅介质层103之间还形成基底保护层108。所述基底保护层108的材料为氧化硅。本实施例中，所述保护层109还覆盖所述基底保护层108。
本实施例中，所述基底保护层108的材料为氧化硅。在其他实施例中，所述基底保护层108的材料还可以为氮氧化硅。
所述沟槽113，位于所述栅极结构101之间的衬底200上，所述沟槽113为∑凹槽或者U型凹槽。
需要说明的是，所述沟槽113的表面是经过退火处理的表面，利用氩气、氙气或者氢气对所述沟槽113内壁进行退火处理，所述沟槽113内壁圆滑，有利于所述源漏掺杂层114的生长，且沟槽113内壁变得圆滑，使得沟槽113表面的硅原子移动，修复沟槽113表面的晶格，减小了短沟道效应对器件的影响，提高了器件性能。
源漏掺杂层114，位于所述沟槽113中，所述源漏掺杂层114包括位于所述沟槽113中的缓冲扩散层115和位于所述缓冲扩散层115上的顶部掺杂层116。
所述顶部掺杂层116的顶面高于所述衬底200表面的高度为e，高度e为10至20纳米。
所述顶部掺杂层116内靠近所述缓冲扩散层115的掺杂浓度低于远离所述缓冲扩散层115的掺杂浓度。
所述缓冲扩散层115采用化学气相沉积外延生长法生长在所述沟槽113的内壁上；所述顶部掺杂层116采用化学气相沉积外延生长法生长在所述缓冲扩散层115上。
在本实施例中，所述半导体结构为NMOS，所述缓冲扩散层115的材料为锗化硅，在所述缓冲扩散层115中掺杂氮、碳和硼，掺杂的氮和碳离子能够阻止硼离子扩散至衬底200中，减小了短沟道效应的影响，提高了器件性能。所述顶部掺杂层116的材料为锗化硅，在所述顶部掺杂层116中掺杂硼，且所述顶部掺杂层116中硼离子的浓度高于所述缓冲扩散层115中硼离子的浓度。
在其他实施例中，所述半导体结构为NMOS，所述缓冲扩散层的材料为碳化硅，在所述缓冲扩散层中掺杂氮、碳和磷，掺杂的氮和碳离子能够阻止磷离子扩散至衬底中，减小了短沟道效应的影响，提高了器件性能。所述顶部掺杂层的材料为碳化硅，所述顶部掺杂层中掺杂磷，且所述顶部掺杂层中磷离子的浓度高于所述缓冲扩散层中磷离子的浓度。
所述侧墙层110覆盖在所述栅极结构101的侧壁上，所述侧墙层110的底端延伸至所述源漏掺杂层114中。所述侧墙层110用于阻止缓冲扩散层115顶部的横向生成，这样就不会出现源漏掺杂层114中的空洞未及时填充，在所述源漏掺杂层114中形成空洞的情况，减小了短沟道效应的影响，提高了器件性能。
需要说明的是，所述侧墙层110延伸至所述源漏掺杂层114中的侧壁与所述衬底200紧密贴合。
本实施例中，所述侧墙层的底面110延伸至所述源漏掺杂层114中的深度为10至20纳米。
所述侧墙层110的厚度为2纳米至8纳米，使得侧墙层牢固，能够用阻挡缓冲扩散层115的横向生长的外延层。
本实施例中，所述侧墙层110的材料为氮氧化硅或者氧化硅。
需要说明的是，所述侧墙层110上远离所述栅极结构101的侧壁上形成有保护层112。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (17)
1.一种半导体结构的形成方法，其特征在于，包括：
提供基底；
在所述基底上形成两个相邻的栅极结构；
在所述两个栅极结构相对的内侧面的侧壁上分别形成延伸至所述基底中的侧墙层；
刻蚀所述侧墙层露出的基底材料，在相邻所述栅极结构的所述侧墙层之间的基底中、且位于所述侧墙层的下方形成西格玛沟槽；
在所述西格玛沟槽中形成源漏掺杂层，形成源漏掺杂层的步骤包括：在所述西格玛沟槽的内壁上形成位于所述侧墙层下方的缓冲扩散层；在所述缓冲扩散层上形成顶部掺杂层，使所述顶部掺杂层填充覆盖所述缓冲扩散层，且所述顶部掺杂层上表面高于所述基底表面。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述栅极结构的侧壁上形成延伸至所述基底中的侧墙层的步骤包括：所述侧墙层的厚度为2纳米至8纳米。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述栅极结构的侧壁上形成延伸至所述基底中的侧墙层的步骤包括：
在所述栅极结构露出的基底上形成凹槽；
形成覆盖所述栅极结构的侧壁和所述凹槽侧壁的侧墙层。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，所述凹槽的深度为10纳米至20纳米。
5.如权利要求3所述的半导体结构的形成方法，其特征在于，刻蚀所述侧墙层露出的基底材料，形成沟槽的步骤包括：刻蚀所述凹槽底部的基底材料，形成沟槽。
6.如权利要求3所述的半导体结构的形成方法，其特征在于，在所述栅极结构的侧壁上形成延伸至所述基底中的侧墙层的步骤还包括：在形成覆盖所述栅极结构的侧壁和所述凹槽侧壁的侧墙层后，在所述侧墙层上形成侧墙保护层。
7.如权利要求5所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法还包括：在刻蚀所述侧墙层露出的基底材料形成沟槽后，在所述沟槽中形成源漏掺杂层的步骤之前，利用氩气、氙气或者氢气对所述沟槽内壁进行退火处理。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，所述半导体结构为PMOS，在所述沟槽中形成缓冲扩散层的步骤包括：在所述沟槽中形成缓冲外延层，所述缓冲外延层的材料为锗化硅，在所述缓冲外延层中掺杂氮、碳和硼；
在所述缓冲扩散层上形成顶部掺杂层的步骤包括：在所述缓冲扩散层上形成顶部外延层，所述顶部外延层的材料为锗化硅，在所述顶部外延层中掺杂硼；所述顶部掺杂层中硼离子的浓度高于所述缓冲扩散层中硼离子的浓度。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，所述半导体结构为NMOS，在所述沟槽中形成缓冲扩散层的步骤包括：在所述沟槽中形成缓冲外延层，所述缓冲外延层的材料为碳化硅，在所述缓冲外延层中掺杂氮、碳和磷；
在所述缓冲扩散层上形成顶部掺杂层的步骤包括：在所述缓冲扩散层上形成顶部外延层，所述顶部外延层的材料为碳化硅，在所述顶部外延层中掺杂磷；所述顶部掺杂层中磷离子的浓度高于所述缓冲扩散层中磷离子的浓度。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述缓冲扩散层上形成顶部掺杂层的步骤包括：通过梯度掺杂法使所述顶部掺杂层内靠近所述缓冲扩散层区域的掺杂浓度低于远离所述缓冲扩散层区域的掺杂浓度。
11.一种半导体结构，其特征在于，包括：
衬底；
两个相邻的栅极结构，位于所述衬底上；
侧墙层，分别位于相邻所述两个栅极结构的相对的内侧面的侧壁上且所述侧墙层的底端延伸至所述衬底中；
西格玛沟槽，位于所述栅极结构之间的衬底中，且位于所述侧墙层的下方；源漏掺杂层，位于所述西格玛沟槽中，所述源漏掺杂层包括位于所述西格玛沟槽内壁上且位于所述侧墙层下方的缓冲扩散层和位于所述缓冲扩散层上的顶部掺杂层，所述顶部掺杂层覆盖所述缓冲扩散层，且所述顶部掺杂层上表面高于所述衬底表面。
12.如权利要求11所述的半导体结构，其特征在于，所述半导体结构为PMOS，所述缓冲扩散层的材料为锗化硅，所述缓冲扩散层中掺杂有氮、碳和硼；所述顶部掺杂层的材料为锗化硅，所述顶部掺杂层中掺杂有硼；所述顶部掺杂层中硼离子的浓度高于所述缓冲扩散层中硼离子的浓度。
13.如权利要求11所述的半导体结构，其特征在于，所述半导体结构为NMOS，
所述缓冲扩散层的材料为碳化硅，所述缓冲扩散层中掺杂有氮、碳和磷；所述顶部掺杂层的材料为碳化硅，所述顶部掺杂层中掺杂有磷；所述顶部掺杂层中磷离子的浓度高于所述缓冲扩散层中磷离子的浓度。
14.如权利要求11所述的半导体结构，其特征在于，所述顶部掺杂层内靠近所述缓冲扩散层区域的掺杂浓度低于远离所述缓冲扩散层区域的掺杂浓度。
15.如权利要求11所述的半导体结构，其特征在于，所述顶部掺杂层的顶面高于所述衬底的表面10纳米至20纳米。
16.如权利要求11所述的半导体结构，其特征在于，所述侧墙层延伸至所述源漏掺杂层中的深度为10纳米至20纳米。
17.如权利要求11所述的半导体结构，其特征在于，所述侧墙层的厚度是2纳米至8纳米。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810704710.0A CN110660669B (zh) | 2018-06-29 | 2018-06-29 | 半导体结构及其形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810704710.0A CN110660669B (zh) | 2018-06-29 | 2018-06-29 | 半导体结构及其形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN110660669A CN110660669A (zh) | 2020-01-07 |
| CN110660669B true CN110660669B (zh) | 2024-01-26 |
Family
ID=69027069
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201810704710.0A Active CN110660669B (zh) | 2018-06-29 | 2018-06-29 | 半导体结构及其形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN110660669B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113745114B (zh) * | 2020-05-29 | 2024-05-17 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN113764280A (zh) * | 2020-06-05 | 2021-12-07 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1885557A (zh) * | 2005-06-21 | 2006-12-27 | 台湾积体电路制造股份有限公司 | 半导体元件及形成半导体元件的方法 |
| US20090261349A1 (en) * | 2008-04-18 | 2009-10-22 | Hynix Semiconductor Inc. | Semiconductor device with strained channel and method of fabricating the same |
| CN105529268A (zh) * | 2014-10-27 | 2016-04-27 | 中芯国际集成电路制造(上海)有限公司 | 晶体管及其形成方法 |
| CN105762185A (zh) * | 2014-12-16 | 2016-07-13 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其制作方法 |
-
2018
- 2018-06-29 CN CN201810704710.0A patent/CN110660669B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1885557A (zh) * | 2005-06-21 | 2006-12-27 | 台湾积体电路制造股份有限公司 | 半导体元件及形成半导体元件的方法 |
| US20090261349A1 (en) * | 2008-04-18 | 2009-10-22 | Hynix Semiconductor Inc. | Semiconductor device with strained channel and method of fabricating the same |
| CN105529268A (zh) * | 2014-10-27 | 2016-04-27 | 中芯国际集成电路制造(上海)有限公司 | 晶体管及其形成方法 |
| CN105762185A (zh) * | 2014-12-16 | 2016-07-13 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其制作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN110660669A (zh) | 2020-01-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10312155B2 (en) | FinFET device and fabrication method thereof | |
| US8187928B2 (en) | Methods of forming integrated circuits | |
| CN107785422B (zh) | 半导体结构及其制造方法 | |
| US11309422B2 (en) | Semiconductor structure and method for forming the same | |
| CN110364483B (zh) | 半导体结构及其形成方法 | |
| US20210280516A1 (en) | Semiconductor device and manufacturing method thereof | |
| CN110957220B (zh) | 半导体结构及其形成方法 | |
| CN110660669B (zh) | 半导体结构及其形成方法 | |
| CN111106009B (zh) | 半导体结构及其形成方法 | |
| CN110718465B (zh) | 半导体结构及其形成方法 | |
| CN110364570B (zh) | 半导体器件及其形成方法和半导体结构 | |
| CN111341661B (zh) | 晶体管及其形成方法 | |
| CN110767607B (zh) | 半导体结构及其形成方法 | |
| US11171062B2 (en) | Semiconductor structure and method for the forming same | |
| US20220037209A1 (en) | Method for manufacturing semiconductor structure | |
| CN111627814B (zh) | 半导体结构及其形成方法 | |
| CN110718464B (zh) | 半导体结构及其形成方法 | |
| US9653550B2 (en) | MOSFET structure and manufacturing method thereof | |
| CN109003976B (zh) | 半导体结构及其形成方法 | |
| US20150287808A1 (en) | Semiconductor structure and method for manufacturing the same | |
| CN112289746B (zh) | 半导体结构及其形成方法 | |
| CN113113307B (zh) | 半导体结构及其形成方法 | |
| CN104064467B (zh) | 鳍式场效应晶体管的形成方法 | |
| CN113808947B (zh) | 半导体结构及其形成方法 | |
| CN111627860B (zh) | 半导体结构及其形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |