JP2016048708A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】微細化が進展した場合であっても、1回のリソグラフィー工程でパッド用のプラグを形成可能な製造方法の提供。【解決手段】第一方向6に延伸するように第一配線2を形成し、第一配線を第一絶縁膜で埋設し、第一絶縁膜内に第一方向とは異なる第二方向8に溝を形成し、第一配線が配置されていない半導体基板の表面を露出し、溝を第一導電膜で埋設、溝の開口部から一定深さまで第一導電膜をリセスし、第一導電膜を第二方向に平行な溝の第一側壁17に接する第一プラグ5aと溝の第一側壁と相対する第二側壁18に接する第二プラグ5bとに分離し、第一プラグと第二プラグとの間を第二絶縁膜11で埋設し、第一及び第二プラグの一部が露出するまで第二絶縁膜をリセスし、第一及び第二プラグ上に第二導電膜を形成し、第二絶縁膜の一部が露出し第一配線は露出しない範囲で第二導電膜を平坦化し、第二導電膜を選択的にエッチングし、パッド12aを形成する。【選択図】図11
Description
本発明は、半導体装置の製造方法に関する。
DRAM(Dynamic Random Access Memory)において、容量コンタクトプラグは、キャパシタと半導体基板を接続するコンタクトプラグである。デバイスの微細化に伴い、容量コンタクトプラグ用のホールを一回のリソグラフィーで形成することが難しくなってきた。そこで、最近では、ダブルパターニング方式でマスクを形成することが主流になってきた。例えば、ダブルパターニング方式を容量コンタクトプラグの形成工程に適用する際には、まず、ビット線と交差する溝を形成する。次に、溝内を導電膜で埋設し、更にビット線用マスクの窒化膜までエッチバック(或いは、CMPで平坦化)をすることで、容量コンタクトプラグを形成できる。特許文献1(特開2011−243960号公報)では、更にDRAMを微細化することを想定して、リソグラフィーの開口寸法以下の径の容量コンタクトプラグを形成する方法を示している。特許文献1に示されたコンタクトプラグの形成方法はツインプラグ形成法と呼ばれる。
容量コンタクトプラグは、半導体基板の活性領域やトランジスタの配置の関係で格子状に配置されるが、容量コンタクトプラグに電気的に接続されるキャパシタは最も有効に面積を活用できる六方最密充填配置が望ましい。そこで、容量コンタクトプラグとキャパシタの間に、パッド(容量コンタクトパッド)を形成することが多い。パッドを介して、格子状に近い配置の容量コンタクトプラグと、六方最密充填配置に近いキャパシタとが確実に電気的に接続される。
しかし、極端に微細化が進んだ現在では、このパッド用のホールも1回のリソグラフィー工程で形成することが困難になってきた。2回のリソグラフィー工程で交差するライン&スペースのマスクを活用すれば、パッド用のホールを形成することは出来るが、それでは製造コストが高くなってしまう。本発明は上記課題に鑑みてなされたものである。すなわち、本発明は、微細化が進展した場合であっても、1回のリソグラフィー工程でパッド用のプラグを形成可能な製造方法を提供することを目的とする。
一実施形態は、
半導体基体上に、第一方向に延伸するように第一配線を形成する工程と、
前記第一配線を第一絶縁膜で埋設する工程と、
前記第一絶縁膜内に前記第一方向とは異なる第二方向に溝を形成し、前記第一配線が配置されていない半導体基板の表面を露出させる工程と、
前記溝を第一導電膜で埋設した後、前記溝の開口部から一定深さまで第一導電膜をリセスする工程と、
前記第一導電膜を、前記第二方向に平行な溝の第一側壁に接する第一プラグと、前記溝の第一側壁と相対する第二側壁に接する第二プラグとに分離するように選択的にエッチングする工程と、
前記第一プラグと前記第二プラグとの間を第二絶縁膜で埋設した後、前記第一及び第二プラグの一部が露出するまで第二絶縁膜をリセスする工程と、
前記第一及び第二プラグ上に第二導電膜を形成する工程と、
前記第二絶縁膜の一部が露出し、前記第一配線は露出しない範囲で第二導電膜を平坦化する工程と、
前記第一及び第二方向の何れとも異なる方向に延伸するマスクを形成して、第二導電膜を選択的にエッチングして、パッドを形成する工程と、
を備え、
前記第二絶縁膜を挟んで相対する前記第一プラグと前記第二プラグのそれぞれの上に形成される前記パッドは、それぞれ互いに隣接する第一配線の一部を覆っていることを特徴とする半導体装置の製造方法に関する。
半導体基体上に、第一方向に延伸するように第一配線を形成する工程と、
前記第一配線を第一絶縁膜で埋設する工程と、
前記第一絶縁膜内に前記第一方向とは異なる第二方向に溝を形成し、前記第一配線が配置されていない半導体基板の表面を露出させる工程と、
前記溝を第一導電膜で埋設した後、前記溝の開口部から一定深さまで第一導電膜をリセスする工程と、
前記第一導電膜を、前記第二方向に平行な溝の第一側壁に接する第一プラグと、前記溝の第一側壁と相対する第二側壁に接する第二プラグとに分離するように選択的にエッチングする工程と、
前記第一プラグと前記第二プラグとの間を第二絶縁膜で埋設した後、前記第一及び第二プラグの一部が露出するまで第二絶縁膜をリセスする工程と、
前記第一及び第二プラグ上に第二導電膜を形成する工程と、
前記第二絶縁膜の一部が露出し、前記第一配線は露出しない範囲で第二導電膜を平坦化する工程と、
前記第一及び第二方向の何れとも異なる方向に延伸するマスクを形成して、第二導電膜を選択的にエッチングして、パッドを形成する工程と、
を備え、
前記第二絶縁膜を挟んで相対する前記第一プラグと前記第二プラグのそれぞれの上に形成される前記パッドは、それぞれ互いに隣接する第一配線の一部を覆っていることを特徴とする半導体装置の製造方法に関する。
微細化が進展した場合であっても、1回のリソグラフィー工程でパッド用のプラグを形成可能な製造方法を提供することができる。
以下に、本発明を適用した実施形態について図面を参照して説明する。この実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、この具体例に何ら限定されるものではない。また、同一部材には同一符号を付し、説明を省略又は簡略化する。また、同一部材には適宜符号を省略する。なお、以下の説明で用いる図面は模式的なものであり、各図における長さ、幅、及び厚みの比率等は実際のものと同じとは限らず、各図における長さ、幅、及び厚みの比率等は互いに一致していない場合がある。以下の実施例では、具体的に示した材料や寸法等の条件は例示に過ぎない。
以下では、図1から図10を参照して、本発明の一実施形態の半導体装置の製造方法を説明する。
まず、図1に示すように、半導体基板上にトランジスタを形成し、このトランジスタを覆うように半導体基板上に層間絶縁膜を形成する。トランジスタの種類は特に限定されず、例えば、埋め込みゲート電極を有する電界効果トランジスタ、プレナー型の電界効果トランジスタ、Fin型の電界効果トランジスタ、縦型の電界効果トランジスタ、リセルチャネル型の電界効果トランジスタとすることができる。なお、図1以降の図面の中ではトランジスタを示さず、説明の便宜上、上記半導体基板、トランジスタおよび層間絶縁膜をまとめて「半導体基体」とする。次に、トランジスタのソースまたはドレイン領域に電気的に接続されるように、半導体基体1上にビット線を形成する。なお、上記ビット線は、所定の場所以外でシリコン基板と短絡することを避けるために間にシリコン酸化膜等の絶縁膜(図示せず)を介在させる。ビット線は以下のようにして形成した。すなわち、半導体基体1に近い側から順に、10nmの窒化チタン(TiN)膜、5nmの窒化タングステン(WN)膜、50nmのタングステン(W)膜、120nmの窒化シリコン(SiN)膜を積層する。次に、第一方向6に延伸する図示しないマスクを用いてこれらの膜をパターニングする。これにより、窒化チタン膜、窒化タングステン膜、タングステン膜からなる積層膜2と、の積層膜2上に窒化シリコン膜からなるキャップ絶縁膜3を形成する。この後、半導体基体1上に、積層膜2を覆うように、20nmの窒化シリコン膜を形成した後、この窒化シリコン膜をエッチバックすることで、サイドウォール7を形成する。この結果、積層膜2と、積層膜2上のキャップ絶縁膜3と、サイドウォール7とからなるビット線(第一配線)が得られる。次に、Spin On Dielectric(SOD)法により、半導体基体1上に、ビット線を覆うように酸化シリコン(SiO2)膜(第一絶縁膜)4を形成する。更に続けて、リソグラフィー技術およびエッチング技術を用いて、第一方向6とは異なる第二方向8に延伸する溝のパターンを形成する。この時、窒化シリコンに対して酸化シリコンが高選択比となるようにエッチングを行い、ビット線より下に位置する半導体基板の表面を露出させる。
図2に示すように、半導体基体1上に、上記各々の溝内を埋設するように、不純物(リン)がドープされたシリコン膜(第一導電膜)5を形成する。その後、シリコン膜5をエッチバックして、溝の開口部から一定量、シリコン膜5をリセス(後退)させる。
図3に示すように、熱CVD法を用いてコンフォーマルに膜厚が50nmの窒化シリコン膜を形成した後、この膜をエッチバックする。これにより、各々の溝の第二方向8に平行な溝の第一および第二側壁17、18上にサイドウォール型のマスク10を形成する。次に、サイドウォール型のマスク10を用いてシリコン膜5をエッチングすることにより、溝の第一側壁17に接する第一シリコン膜(第一プラグ)5aと、第二側壁18に接する第二シリコン膜(第二プラグ)5bに分離するように、選択的なエッチングを施す。
図4に示すように、第一シリコン膜(第一容量コンタクトプラグ)5aと第二シリコン膜(第二容量コンタクトプラグ)5bの間に位置する溝内に、熱CVD法により、80nmの窒化シリコン膜(第二絶縁膜)11を埋設する。
図5に示すように、窒化シリコン膜11を選択的にエッチングすることにより、第一及び第二シリコン膜5a、5bの一部を露出させる。
図6に示すように、トランジスタのソースまたはドレイン領域上に位置する第一及び第二シリコン膜5a、5bを選択的にエッチングして、その上面をリセス(後退)させる。
図7に示すように、半導体基体1上の全面に、熱CVD法により、60nmのタングステン膜(第二導電膜)12を形成する。
図8に示すように、CMPにより、窒化シリコン膜11が露出するまでタングステン膜12および酸化シリコン膜4を平坦化する。この時に、キャップ絶縁膜3が露出しないようにする。
図9に示すように、リソグラフィー技術を利用して、第一方向6及び第二方向8のどちらとも異なる第三方向20に延伸するレジストマスク13を形成する。この際、レジストマスク13と、第一シリコン膜5a及び第二シリコン膜5bとのそれぞれの交点が互いに六方最密充填配置になるようにレジストマスクを配置する。なお、後述する図10のタングステン膜12のエッチング工程において、レジストマスクを用いてエッチングを行うと、タングステンとの間で選択比が不足する場合は、レジストマスクの代わりに非晶質カーボンなどのハードマスクを使用しても良い。
図10に示すように、レジストマスク13(図示せず)を用いてタングステン膜12を選択的にエッチングし、マスクされていない部分のタングステン膜12が少なくともキャップ絶縁膜3の最上面より下までエッチングされるようにする。これにより、残留したタングステン膜がパッド12aとなる。次に、レジストマスク13を除去した後、全面に酸化シリコン膜14を堆積させた後、CMPにより、窒化シリコン膜11が露出するまで酸化シリコン膜14の平坦化を行う。
この後、公知の方法により、層間絶縁膜の形成、層間絶縁膜内へパッド12aを露出させるシリンダーホールの開口、シリンダーホール内へのキャパシタの形成等の工程を行う。これにより、最終的に、DRAM(Dynamic Random Access Memory)を完成させる。
図11は、DRAMの主要な構造の間の関係を表す平面図であり、一部の構造は透視図として表している。図11に示すように、平面視において、第一プラグ5aは第一側壁17に接し、第二プラグ5bは第二側壁18に接している。また、第一プラグ5aと第二プラグ5bは、窒化シリコン膜11によって分断されている。第一プラグ5aと第二プラグ5bの直下には図示しないトランジスタのソースまたはドレイン領域が位置し、窒化シリコン膜11の直下には図示しないトランジスタのゲート電極が位置する。また、ビット線が延伸する第一方向6と、ゲート電極が延伸する第二方向8と、パッドが延伸する第三方向20とは互いに異なる方向となっている。図11に示すように、平面視において、第一プラグ5aとパッド12aとキャパシタ21が重なるように配置され、第二プラグ5bとパッド12aとキャパシタ21が重なるように配置されている。すなわち、各々のパッド12aは、それぞれ互いに隣接するビット線の少なくとも一部を覆うように形成される。
また、本実施形態では、図9および10に示すように、一回のリソグラフィー工程でパッド用の開口を形成することができる。この結果、製造コストを低減することができる。
1 半導体基体
2 積層膜
3 キャップ絶縁膜
4 酸化シリコン(第一絶縁膜)
5 ドープトシリコン膜(第一導電膜)
5a 第一シリコン膜(第一プラグ)
5b 第二シリコン膜(第二プラグ)
6 第一方向
7 サイドウォール
8 第二方向
10、13 マスク
11 窒化シリコン膜(第二絶縁膜)
12 タングステン膜(第二導電膜)
12a パッド
17 第一側壁
18 第二側壁
20 第三方向
21 キャパシタ
2 積層膜
3 キャップ絶縁膜
4 酸化シリコン(第一絶縁膜)
5 ドープトシリコン膜(第一導電膜)
5a 第一シリコン膜(第一プラグ)
5b 第二シリコン膜(第二プラグ)
6 第一方向
7 サイドウォール
8 第二方向
10、13 マスク
11 窒化シリコン膜(第二絶縁膜)
12 タングステン膜(第二導電膜)
12a パッド
17 第一側壁
18 第二側壁
20 第三方向
21 キャパシタ
Claims (6)
- 半導体基体上に、第一方向に延伸するように第一配線を形成する工程と、
前記第一配線を第一絶縁膜で埋設する工程と、
前記第一絶縁膜内に前記第一方向とは異なる第二方向に溝を形成し、前記第一配線が配置されていない半導体基板の表面を露出させる工程と、
前記溝を第一導電膜で埋設した後、前記溝の開口部から一定深さまで第一導電膜をリセスする工程と、
前記第一導電膜を、前記第二方向に平行な溝の第一側壁に接する第一プラグと、前記溝の第一側壁と相対する第二側壁に接する第二プラグとに分離するように選択的にエッチングする工程と、
前記第一プラグと前記第二プラグとの間を第二絶縁膜で埋設した後、前記第一及び第二プラグの一部が露出するまで第二絶縁膜をリセスする工程と、
前記第一及び第二プラグ上に第二導電膜を形成する工程と、
前記第二絶縁膜の一部が露出し、前記第一配線は露出しない範囲で第二導電膜を平坦化する工程と、
前記第一及び第二方向の何れとも異なる方向に延伸するマスクを形成して、第二導電膜を選択的にエッチングして、パッドを形成する工程と、
を備え、
前記第二絶縁膜を挟んで相対する前記第一プラグと前記第二プラグのそれぞれの上に形成される前記パッドは、それぞれ互いに隣接する第一配線の一部を覆っていることを特徴とする半導体装置の製造方法。 - 前記パッドを形成する工程の後に更に、
前記パッドに電気的に接続されるようにキャパシタを形成する工程を有することを特徴とする請求項1に記載の半導体装置の製造方法。 - 前記第一配線は、ビット線であることを特徴とする請求項1または2に記載の半導体装置の製造方法。
- 前記第一導電膜は、ドープトシリコン膜であることを特徴とする請求項1〜3の何れか1項に記載の半導体装置の製造方法。
- 前記第二導電膜は、金属膜であることを特徴とする請求項1〜4の何れか1項に記載の半導体装置の製造方法。
- 前記金属膜は、タングステンを含むことを特徴とする請求項5に記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014172581A JP2016048708A (ja) | 2014-08-27 | 2014-08-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2014172581A JP2016048708A (ja) | 2014-08-27 | 2014-08-27 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2016048708A true JP2016048708A (ja) | 2016-04-07 |
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2014172581A Pending JP2016048708A (ja) | 2014-08-27 | 2014-08-27 | 半導体装置の製造方法 |
Country Status (1)
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JP (1) | JP2016048708A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN110957220A (zh) * | 2018-09-27 | 2020-04-03 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
-
2014
- 2014-08-27 JP JP2014172581A patent/JP2016048708A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN110957220A (zh) * | 2018-09-27 | 2020-04-03 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
CN110957220B (zh) * | 2018-09-27 | 2023-04-25 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
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