TWI743166B - 半導體裝置及其形成方法、半導體裝置中之接點的形成方法、鰭式場效電晶體裝置及其形成方法 - Google Patents

半導體裝置及其形成方法、半導體裝置中之接點的形成方法、鰭式場效電晶體裝置及其形成方法 Download PDF

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Abstract

一方法包括形成第一開口於基板上之介電層中、以導電阻障層內襯上述第一開口之數個側壁及底部以及沉積晶種層於上述導電阻障層之上。上述方法亦包括以電漿製程處理上述晶種層，以及於處理上述晶種層之後，以導電材料填充上述第一開口。

Description

半導體裝置及其形成方法、半導體裝置中之接點 的形成方法、鰭式場效電晶體裝置及其形成方法
本發明實施例是關於半導體裝置之製程，且特別是有關於半導體裝置中之接點(亦稱為接點插塞)的形成。
由於各種電子元件之(例如：電晶體、二極體、電阻器、電容器等)積集度持續地改良，半導體工業經歷了快速的成長。大體而言，上述積集度之改良係歸因於持續降低之最小特徵尺寸(minimum feature size)，其使得更多元件可被整合(integrated)至一給定的面積中。
隨著電晶體的尺寸降低，各特徵的尺寸亦隨之降低。在先進的製程技術中，接點開口(contact openings，其於後續將被填充以形成接點插塞)之高深寬比(aspect ratio)可能使得傳統上被用來填充接點開口的間隙填充方法面臨挑戰。在此技術領域中，需要能應用在先進製程技術中之微小特徵尺寸的製程方法。
本發明實施例包括一種半導體裝置之形成方法。上述方法包括形成第一開口於基板上之介電層中；以導電阻障層內襯(lininig)上述第一開口之數個側壁及底部；沉積晶種層於上述導電阻障層上；以電漿製程處理上述晶種層；以及於處理上述晶種層之後，以導電材料填充上述第一開口。
本發明實施例亦包括一種半導體裝置中之接點的形成方法。上述方法包括沉積導電阻障層於上述半導體裝置之介電層中之開口的數個側壁及底部上；形成導電插入層於上述導電阻障層上；形成晶種層於上述導電插入層上，其中上述晶種層具有孔洞；以及鍍覆(plating)導電材料於上述晶種層上以填充上述孔洞(hole)。
本發明實施例又包括一種鰭式場效電晶體之形成方法。上述方法包括形成鰭片，上述鰭片突出於基板之上；形成介電層於上述鰭片上；形成第一開口於上述介電層中，其中上述第一開口露出上述鰭片之源極/汲極區；形成導電阻障層襯於上述第一開口。形成上述導電阻障層的步驟包括沉積第一導電膜層於上述第一開口之數個側壁及底部之上；以及沉積第二導電膜層於上述第一導電膜層上，其中上述第二導電膜層不同於上述第一導電膜層。上述方法亦包括於形成上述導電阻障層的步驟之後進行熱退火製程；沉積包括碳之晶種層於上述導電阻障層上；處理上述晶種層以降低上述晶種層中之碳的比率；以及鍍覆導電材料於上述晶種層上以填充上述第一開口。
30:鰭式場效電晶體
32、50:基板
34、62:隔離區
36:鰭片
38:閘極介電質
40:閘極電極
42、44:源極/汲極區
52:墊氧化物層
56:墊氮化物層
58:罩幕
60:半導體條狀物
61:溝槽
64:半導體鰭片
65:淡摻雜汲極區
66:閘極介電質
68:閘極
70:罩幕
72:第一閘極間隔物
75:虛設閘極結構
80:磊晶源極/汲極區
82:矽化物區
86:第二閘極間隔物
87:閘極間隔物
90:第一層間介電層
91、93:接點開口
94:阻障層
95:第二層間介電層
95U:上表面
96:閘極介電層
97:替代閘極
98:閘極電極
100:鰭式場效電晶體裝置
102:接點插塞
104、105:阻障層
106:插入層
108:晶種層
109:經處理的晶種層
110:導電材料
510:熱退火製程
610:製程
1000:方法
1010、1020、1030、1040、1050:步驟
D1:第一距離
D2:第二距離
W1:第一寬度
W2:第二寬度
W3:第三寬度
W4:第四寬度
A-A、B-B、C-C:參考剖面
為了使本發明實施例及其優點更完整地被理解，請參考後文並配合所附圖示，其中：第1圖係為鰭式場效電晶體(FinFET)之立體圖；第2-16圖係為一實施例中之鰭式場效電晶體裝置於各製程階段的剖面圖；第17-19圖係為一實施例中之鰭式場效電晶體裝置於各製程階段的剖面圖；第20圖根據一些實施例繪示出一半導體裝置之形成方法的流程圖。
以下公開許多不同的實施方法或是例子來實行本發明實施例之不同特徵。以下描述具體的元件及其排列以闡述本發明實施例。當然這些實施例僅用以例示，且不該以此限定本發明實施例的範圍。例如，在說明書中提到第一特徵形成於第二特徵之上，其包括第一特徵與第二特徵是直接接觸的實施例，另外也包括於第一特徵與第二特徵之間另外有其他特徵的實施例，亦即，第一特徵與第二特徵並非直接接觸。此外，本發明實施例可重複各例子中的參考標號及/或字母。上述重複係為了簡明起見，其本身並不表示所述的各實施例及各種配置之間之關係。
此外，其中可能用到與空間相關用詞，例如“在...下方”、“下方”、“較低的”、“上方”、“較高的”及類似的用詞，這些空間相關用詞係為了便於描述圖示中一個(些)元件或特徵與另一個(些)元件或特徵之間的關係，這些空間相 關用詞包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時(旋轉90度或其他方位)，則其中所使用的空間相關形容詞也將依轉向後的方位來解釋。
本發明實施例係在形成鰭式場效電晶體裝置的脈絡中被討論(尤其是在形成鰭式場效電晶體裝置之接點插塞的脈絡中)。然而，所屬領域具通常知識者應能無困難地理解本發明實施例中所揭露的方法可被使用於其他的裝置或應用中(例如：平面裝置)。
第1圖繪示出鰭式場效電晶體30之例子的立體圖。鰭式場效電晶體30包括具有鰭片36之基板32。基板32具有形成於其上之隔離區34，以及突出高於隔離區34並位於鄰近的隔離區34之間的鰭片36。閘極介電質38係延伸於鰭片36之側壁及頂表面上，閘極電極40係位於閘極介電質38之上。源極/汲極區42及44係位於閘極介電質38及閘極電極40之相對側上的鰭片中。第1圖更繪示出使用於後文圖中之參考剖面。參考剖面B-B係沿著鰭式場效電晶體30之閘極電極40的縱軸(longitudinal axis)延伸。參考剖面C-C係平行於參考剖面B-B且穿過源極/汲極區42。參考剖面A-A係垂直於參考剖面B-B且延伸於鰭片36之縱軸，並延伸於例如源極/汲極區42及44之間之電流的方向中。為了明確起見，後續的圖示係參照這些參考剖面。
第2-16圖係為根據一實施例之鰭式場效電晶體裝置100在各製程階段的剖面圖。鰭式場效電晶體裝置100類似於第1圖中之鰭式場效電晶體30，惟其具有多個鰭片。第2-5圖繪 示出鰭式場效電晶體裝置100沿著參考剖面B-B的剖面圖，而第6-16圖繪示出沿著參考剖面A-A的剖面圖。
第2圖繪示出基板50的剖面圖。基板50可為半導體基板，例如塊狀(bulk)半導體、絕緣層上半導體基板(semiconductor-on-insulator，SOI)或類似之基板。上述半導體基板可為摻雜的(例如：以p型或n型摻質)或未摻雜的。基板50可為晶圓，例如：矽晶圓。通常，絕緣層上半導體基板包括一層形成於絕緣層上之半導體材料。舉例而言，上述絕緣層可為埋藏氧化層(buried oxide(BOX)layer)、氧化矽層或類似之絕緣層。上述絕緣層係提供於一基板(通常為矽或玻璃基板)之上。其他基板，例如：多層或梯度基板亦可被使用。在一些實施例中，基板50之半導體材料可包括矽、鍺、化合物半導體(包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦)、合金半導體(包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP)或上述之組合。
基板50可包括積體電路裝置(未繪示)。本領域具通常知識者應能理解，各種積體電路裝置(例如：電晶體、二極體、電容器、電阻器、類似之裝置或上述之組合)可形成於基板50之中及/或之上，以達到場效電晶體之結構及功能上的設計需求。可使用任何適當的方法形成積體電路裝置。
如第3圖所示，使用如微影及蝕刻之技術以圖案化第2圖中所示之基板50。舉例而言，形成罩幕層(例如：墊氧化物層52以及其上之墊氮化物層56)於基板50之上。墊氧化物層52可為包括氧化矽之薄膜。舉例而言，可使用熱氧化製程形成上 述包括氧化矽之薄膜。墊氧化物層52可充當基板50以及上方墊氮化物層56之間的黏著層(adhesion layer)，且可充當蝕刻墊氮化物層56時之蝕刻停止層。在一些實施例中，墊氮化物層56係由氮化矽、氮氧化矽、碳化矽(silicon carbide)、碳氮化矽(silicon carbonitride)、類似之材料或上述之組合所形成，且舉例而言可使用低壓化學氣相沉積法(low-pressure chemical vapor deposition，LPCVD)或電漿輔助化學氣相沉積法(plasma enhanced chemical vapor deposition，PECVD)形成墊氮化物層56。
可使用微影技術以圖案化罩幕層。大體而言，微影技術係使用光阻材料(未繪示)。沉積上述光阻材料並將其照光(曝光)以及顯影以移除上述光阻材料之一部分。殘留之光阻材料於後續的製程步驟(例如：蝕刻)中保護其下之材料(例如本例子中的罩幕層)。如第3圖所示，在本例子中，光阻材料係被用來圖案化墊氧化物層52及墊氮化物層56以形成圖案化之罩幕58。
如第3圖所示，圖案化之罩幕58於後續係被用來圖案化基板50之露出的部分以形成溝槽61，而於相鄰的溝槽61之間定義出半導體條狀物(strips)60。在一些實施例中，使用如反應式離子蝕刻(reactive ion etch，RIE)、中子束蝕刻(neutral beam etch，NBE)、類似之方法或上述之組合於基板50中蝕刻出溝槽而形成半導體條狀物60。上述蝕刻可為異向性的(anisotropic)。在一些實施例中，溝槽61可為條狀的(從頂部視之)並相互平行，且彼此緊密地間隔。在一些實施例中，溝槽 61可為連續的且圍繞半導體條狀物60。在形成半導體條狀物60之後，可以蝕刻或任何適當之方法移除圖案化之罩幕58。
如第4圖所示，形成絕緣材料於鄰近的半導體條狀物60之間以形成隔離區62。絕緣材料可為氧化物(例如：氧化矽)、氮化物、類似之材料或上述之組合，且可以高電漿密度化學氣相沉積法(high density plasma chemical vapor deposition，HDP-CVD)、流動式化學氣相沉積法(flowable CVD，FCVD，例如：以化學氣相沉積之方式(CVD-based)於遠距電漿系統中沉積材料，之後固化(post curing)上述材料以將其轉變成如氧化物之另一材料)、類似之方法或上述之組合形成上述絕緣材料。亦可使用其他絕緣材料及/或其他製程。在所繪示的實施例中，上述絕緣材料係為以流動式化學氣相沉積製程所形成之氧化矽。在形成絕緣材料之後，可進行退火製程。平坦化製程(例如：化學機械研磨製程(chemical mechanical polish，CMP))可移除任何多餘的絕緣材料(如果仍存在有圖案化之罩幕58，亦可使用上述平坦化製程將其移除)並形成共平面之隔離區62的頂表面以及半導體條狀物60的頂表面(未繪示)。
在一些實施例中，隔離區62包括襯層(liner)，例如：襯層氧化物(liner oxide，未繪示)，其位於隔離區62與基板50/半導體條狀物60之間的介面。在一些實施例中，所形成之襯層氧化物係用以減少於基板50與隔離區62之間之介面的晶體缺陷。類似地，襯層氧化物亦可被用來減少於半導體條狀物60與隔離區62之間之介面的晶體缺陷。襯層氧化物(例如：氧化矽)可為經由熱氧化基板50之表面層所形成之熱氧化物，然而亦可 使用其他適當之方法形成襯層氧化物。
接著，凹蝕隔離區62以形成淺溝槽隔離(shallow trench isolation，STI)區62。凹蝕上述隔離區62，使得半導體條狀物60之上部自鄰近的隔離區62之間突出而形成半導體鰭片64(亦稱作鰭片64)。隔離區62之頂表面可具有平坦的表面(如圖所示)、凸面(convex surface)、凹面(concave surface，例如：碟形凹陷(dishing))或上述之組合。可以適當的蝕刻製程使所形成之隔離區62之頂表面為平坦的、凸的及/或凹的。可使用適當的蝕刻製程(例如：對於隔離區62之材料具有選擇性之蝕刻製程)凹蝕隔離區62。舉例而言，可使用以CERTAS®蝕刻製程或Applied Materials SICONI設備或稀釋的氫氟酸(dilute hydrofluoric，dHF)所進行之化學氧化物移除(chemical oxide removal)。
第2至4圖繪示出形成半導體鰭片64之實施例，但亦可於各種不同的製程中形成鰭片。舉例而言，可形成介電層於基板頂表面上並蝕刻出穿過上述介電層的溝槽，可於上述溝槽中磊晶成長出同質磊晶(homoepitaxial)結構，並可凹蝕上述介電層使得上述同質磊晶結構突出自上述介電層以形成鰭片。在另外的例子中，異質磊晶(heteroepitaxial)結構可用於鰭片。舉例而言，可凹蝕半導體條狀物，並可於其位置中磊晶成長與半導體條狀物不同的材料。
在另一例子中，可形成介電層於基板之頂表面上並蝕刻出穿過上述介電層的溝槽，可使用與基板不同的材料於上述溝槽中磊晶成長出異質磊晶結構，並可凹蝕上述介電層使 得上述異質磊晶結構突出自上述介電層以形成鰭片。
在一些磊晶成長同質磊晶或異質磊晶結構的實施例中，可於成長時原位摻雜(in situ doped)所成長的材料，其可省略事先或事後的佈植製程，然而亦可一併使用原位摻雜及佈植摻雜。再者，在NMOS區中磊晶成長之材料不同於在PMOS區中磊晶成長之材料可能會是有利的。在各實施例中，鰭片可包括矽化鍺(SixGe1-x，其中x可約為0至1)、碳化矽、純(或大抵上純的)鍺、III-V族化合物半導體、II-VI族化合物半導體或類似之材料。舉例而言，可用於形成III-V族化合物半導體的材料包括但不限於InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP及類似的材料。
第5圖繪示出形成虛設閘極結構(dummy gate structure)75於半導體鰭片64上的步驟。在一些實施例中，虛設閘極結構75包括閘極介電質66以及閘極68。虛設閘極結構75可更包括罩幕70。為了形成虛設閘極結構75，於半導體鰭片64及隔離區62之上形成介電層。舉例而言，介電層可為氧化矽、氮化矽、多層之上述材料或類似之材料，且可以適當的技術沉積或熱成長介電層。在一些實施例中，介電層可為高介電常數(high-k)介電材料，而在這些實施例中介電層的介電常數(k value)約可大於7.0，且介電層可包括Hf、Al、Zr、La、Mg、Ba、Ti、Pb之金屬氧化物或矽酸鹽(silicate)、多層之上述材料或上述之組合。形成介電層的方法可包括分子束沉積法(molecular-beam deposition，MBD)、原子層沉積法(atomic layer deposition，ALD)、電漿輔助化學氣相沉積法以及類似之方法。
形成閘極層於介電層之上，並形成罩幕層於閘極層之上。可沉積閘極層於介電層之上，接著以如化學機械研磨之製程將其平坦化。可沉積罩幕層於閘極層之上。舉例而言，閘極層可由多晶矽所形成，然而亦可使用其他材料。在一些實施例中，閘極層可包括含金屬的(metal-containing)材料，例如：TiN、TaN、TaC、Co、Ru、Al、上述之組合或多層之上述材料。舉例而言，罩幕層可由氮化矽或類似的材料所形成。
在形成上述膜層之後，可使用適當的微影及蝕刻技術圖案化罩幕層以形成罩幕70。接著可以適當的蝕刻技術將罩幕70之圖案分別轉移至閘極層及介電層以形成閘極68及閘極介電質66。閘極68以及閘極介電質66覆蓋相應之半導體鰭片64之通道區。閘極68之長度方向(lengthwise direction)亦可實質上垂直於相應之半導體鰭片64之長度方向。
第6-16圖沿著剖面A-A(沿著鰭片的縱軸)繪示出鰭式場效電晶體裝置100之更進一步之製程的剖面圖。如第6圖所示，形成淡摻雜汲極(lightly doped drain，LDD)區65於半導體鰭片64中。可以電漿摻雜製程形成淡摻雜汲極區65。上述電漿摻雜製程可佈植N型或P型雜質於半導體鰭片64中以形成淡摻雜汲極區65。在一些實施例中，淡摻雜汲極區65抵靠(abut)鰭式場效電晶體裝置100之通道區。部分之淡摻雜汲極區65可延伸至閘極68的下方並進入鰭式場效電晶體裝置100之通道區。第6圖繪示出淡摻雜汲極區65之非用來限定的例子。其他淡摻雜汲極區65的配置、形狀以及形成方法亦為可行的且應被包括在本發明實施例的範圍中。舉例而言，可於形成第一閘極間隔 物72之後形成淡摻雜汲極區65。
仍如第6圖所示，在形成淡摻雜汲極區65之後，形成閘極間隔物87於上述閘極結構之上。閘極間隔物87可包括第一閘極間隔物72以及第二閘極間隔物86。在第6圖的例子中，第一閘極間隔物72係形成於閘極68之相對側壁上以及閘極介電質66之相對側壁上。第一閘極間隔物72亦可延伸於半導體鰭片64之上表面上以及隔離區62之上表面上(參照第5圖)。如第6圖所示，第二閘極間隔物86係形成於第一閘極間隔物72之上。第一閘極間隔物72可由氮化物(例如：氮化矽)、氮氧化矽、碳化矽、碳氮化矽、類似之材料或上述之組合所形成，且可使用如熱氧化製程、化學氣相沉積製程或其他適當之沉積製程形成第一閘極間隔物72。第二閘極間隔物86可由氮化矽、SiCN、上述之組合或類似之材料所形成，且可使用適當的沉積方法形成第二閘極間隔物86。
在一例示性的實施例中，形成閘極間隔物87之步驟包括先共形地沉積共形的第一閘極間隔物層於鰭式場效電晶體裝置100之上，然後共形地沉積第二閘極間隔物層於所沉積之第一閘極間隔物層上。接著，進行異向性蝕刻製程(例如：乾蝕刻製程)以移除設置於鰭式場效電晶體裝置100之上表面(例如：半導體鰭片64之上表面)上的第二閘極間隔物層之第一部分，但保留沿著上述閘極結構之側壁設置的第二閘極間隔物層之第二部分。在異向性蝕刻製程之後殘留之第二閘極間隔物層之第二部分係形成第二閘極間隔物86。上述異向性蝕刻製程亦移除設置於第二閘極間隔物86之側壁外之第一閘極間隔物 層之部分，而所殘留之第一閘極間隔物層之部分係形成第一閘極間隔物72。
第6圖所示之第一閘極間隔物72及第二閘極間隔物86的形狀及形成方法僅為非限定的例子，且亦有可能為其他的形狀及形成方法。舉例而言，可於形成磊晶源極/汲極區80(參照第7圖)之後形成第二閘極間隔物86。在一些實施例中，於第7圖所示之磊晶源極/汲極區80的磊晶製程之前形成虛設閘極間隔物於第一閘極間隔物72上，且在形成磊晶源極/汲極區80之後移除並以第二閘極間隔物86取代上述虛設閘極間隔物。
接著，如第7圖所示，形成磊晶源極/汲極區80。可蝕刻半導體鰭片64以形成凹陷(recesses)，並使用適當的方法(例如：有機金屬化學氣相沉積法(metal-organic CVD，MOCVD)、分子束磊晶法(molecular beam epitaxy，MBE)、液相磊晶成長法(liquid phase epitaxy，LPE)、氣相磊晶成長法(vapor phase epitaxy，VPE)、選擇性磊晶成長法(selective epitaxial growth，SEG)、類似之方法或上述之組合)於上述凹陷中磊晶成長一材料而形成磊晶源極/汲極區80。在磊晶成長磊晶源極/汲極區80之後，可以適當的方法(例如：蝕刻)移除罩幕70。
如第7圖所示，磊晶源極/汲極區80可具有自相應之半導體鰭片64之表面突起的表面(例如：突出高於半導體鰭片64之未被凹蝕之部分)且可具有晶面(facets)。相鄰的半導體鰭片64之磊晶源極/汲極區80可合併(merge)以形成連續的磊晶源極/汲極區80。在一些實施例中，相鄰的半導體鰭片64之磊晶源極/汲極區80並未合併在一起而仍為分開的磊晶源極/汲極區80。 在一些例示性的實施例中，所形成之場效電晶體係為n型場效電晶體，其磊晶源極/汲極區80包括SiC、SiP、SiCP或類似之材料。在為替代方案之例示性的實施例中，所形成之場效電晶體係為p型場效電晶體，其磊晶源極/汲極區80包括SiGe以及p型雜質(例如：硼或銦)。
可以摻質佈植形成磊晶源極/汲極區80，然後進行退火製程。上述佈植製程可包括形成並圖案化罩幕(例如：光阻)以覆蓋於佈植製程中需被保護之場效電晶體之區域。磊晶源極/汲極區80之雜質(例如：摻質(dopant))濃度可約為1E19cm-3至1E21cm-3。在一些實施例中，可於成長時原位摻雜磊晶源極/汲極區。
接著，如第8圖所示，形成第一層間介電層(ILD)90於第7圖中所示之結構之上，並進行後閘極製程(gate-last process，有時候又稱為替代閘極製程(replacement gate process))。在後閘極製程中，閘極68及閘極介電質66(參照第7圖)被視為虛設結構，其係被移除並以主動閘極以及主動閘極介電質取代。
在一些實施例中，第一層間介電層90係由介電材料(例如：磷矽玻璃(phosphosilicate glass，PSG)、硼矽玻璃(borosilicate glass，BSG)、硼磷矽玻璃(boron-doped phosphosilicate Glass，BPSG)、無摻雜矽玻璃(undoped silicate glass、USG)或類似之材料)所形成，且可以任何適當的方法沉積第一層間介電層90，例如：化學氣相沉積法、電漿輔助化學氣相沉積法或流動式化學氣相沉積法。可進行平坦化製程(例 如：化學機械研磨製程)以平坦化第一層間介電層90之頂表面，使得第一層間介電層90之頂表面與閘極68之頂表面齊平(參照第7圖)。因此，在一些實施例中，閘極68之頂表面係在上述化學機械研磨製程之後露出。
根據一些實施例，在一或多個蝕刻步驟中移除閘極68以及直接在閘極68之下的閘極介電質66，以於每一半導體鰭片64中形成凹陷(未繪示)。每一凹陷係露出相應半導體鰭片64之通道區。每一通道區係設置於成對之鄰近的磊晶源極/汲極區80之間。在移除虛設閘極時，閘極介電質66可在蝕刻虛設閘極68時被用來充當蝕刻停止層。在移除虛設閘極68之後可接著移除閘極介電質66。
此外，於第8圖中，形成閘極介電層96、阻障層94以及閘極電極98以作為替代閘極(replacement gate)97。共形地沉積閘極介電層96於上述凹陷中，例如：在半導體鰭片64之頂表面以及側壁上、第一閘極間隔物72之側壁上以及第一層間介電層90之頂表面上(未繪示)。根據一些實施例，閘極介電層96包括氧化矽、氮化矽或多層之上述材料。在其他的實施例中，閘極介電層96包括高介電常數介電材料，且在這些實施例中，閘極介電層96之介電常數值約大於7.0，且可包括Hf、Al、Zr、La、Mg、Ba、Ti、Pb之金屬氧化物或矽酸鹽及上述之組合。形成閘極介電層96的方法可包括分子束沉積法、原子層沉積法、電漿輔助化學氣相沉積法以及類似之方法。
接著，共形地形成阻障層94於閘極介電層96之上。阻障層94可包括如氮化鈦之導電材料，但亦可使用其他替代材 料，例如：氮化鉭、鈦、鉭或類似的材料。可使用化學氣相沉積製程(例如：電漿輔助化學氣相沉積製程)形成阻障層94。然而，亦可使用其他替代製程，例如：濺鍍或有機金屬化學氣相沉積製程、原子層沉積製程。
接著，沉積閘極電極98於阻障層94之上，且其填充上述凹陷之殘留部分。閘極電極98可由含金屬的材料所形成，例如：TiN、TaN、TaC、Co、Ru、Al、上述之組合或多層之上述材料，且可以如電鍍、無電鍍(electroless plating)或其他適當的方法形成閘極電極98。在形成閘極電極98之後，可進行如化學機械研磨之平坦化製程以移除閘極介電層96、阻障層94、以及閘極電極98之材料之多餘的部分，上述多餘的部分係位於第一層間介電層90之頂表面之上。閘極電極98之材料、阻障層94以及閘極介電層96之殘留部分係形成了鰭式場效電晶體裝置100之替代閘極97。
接著，於第9圖中，沉積第二層間介電層95於第一層間介電層90之上。在一實施例中，第二層間介電層95係為以流動式化學氣相沉積法所形成之可流動的薄膜。在一些實施例中，第二層間介電層95係由介電材料(例如：磷矽玻璃、硼矽玻璃、硼磷矽玻璃、無摻雜矽玻璃或類似之材料)所形成，且可使用任何適當的方法(例如：化學氣相沉積法及電漿輔助化學氣相沉積法)沉積第二層間介電層95。形成用於接點插塞102(參照第15圖或第19圖)之接點開口91及93，其係穿過第一層間介電層90及/或第二層間介電層95。舉例而言，所形成之接點開口91係穿過第二層間介電層95並露出替代閘極97，而所形成之接 點開口93則穿過第一層間介電層90及第二層間介電層95並露出磊晶源極/汲極區80。
接著，於第10圖中，形成阻障層104於第二層間介電層95之上。在一些實施例中，共形地形成阻障層104於第二層間介電層95之上且其襯於接點開口91/93之側壁及底部。阻障層104可包括導電材料(例如：Ti、TiN、Ta、TaN或類似之材料)，且可使用化學氣相沉積製程(例如：電漿輔助化學氣相沉積製程)形成阻障層104。然而，亦可使用其他替代製程，例如：濺鍍或有機金屬化學氣相沉積製程、物理氣相沉積製程(physical vapor deposition，PVD)、原子層沉積製程。於本發明實施例中，阻障層104可稱為導電的(例如：電氣傳導性(electrically conductive))阻障層。
在一些實施例中，阻障層104包括超過一層之材料。舉例而言，阻障層104可包括第一膜層(未個別繪示)以及第二膜層(未個別繪示)。第一膜層包括第一導電膜層，而第二膜層包括不同於第一導電膜層之第二導電膜層。阻障層104之第一膜層可接觸第二層間介電層95之上表面以及經由接點開口91/93而露出之第一層間介電層90/第二層間介電層95之側壁，第一膜層亦可接觸磊晶源極/汲極區80及替代閘極97。阻障層104之第二膜層可共形地形成於阻障層104之第一膜層之上，其中第一膜層可設置在第一層間介電層90(或第二層間介電層95)與第二膜層之間。阻障層104之第一膜層可包括可與半導體材料(例如：矽、鍺)反應以形成矽化物區或鍺化物區之第一金屬，例如：鎳、鈷、鈦、鉭、鉑、鎢、其他貴金屬、其他難熔金屬(refractory metals)、稀土金屬或其合金。在一些實施例中，阻障層104之第一膜層於後續之熱退火製程中與磊晶源極/汲極區80反應以形成矽化物區或鍺化物區。阻障層104之第二膜層可包括適當的材料(例如：TaN、TiN)以阻止導電材料110之擴散(參照第14圖)。在一例示性的實施例中，阻障層104之第一膜層包括金屬(例如：Ta、Ti)，而阻障層104之第二膜層包括金屬氮化物(例如：TaN、TiN)。
如第11圖所示，在形成阻障層104之後進行熱退火製程510(例如：快速熱退火(rapid thermal anneal，RTA)製程)。在一些實施例中，熱退火製程510於磊晶源極/汲極區80(例如：磊晶矽區)與阻障層104之間的介面形成矽化物區82。在其他的實施例中，熱退火製程510於磊晶源極/汲極區80(例如：磊晶鍺區)與阻障層104之間的介面形成鍺化物區。在又一些其他的實施例中，熱退火製程510於磊晶源極/汲極區80(例如：包括矽及鍺的磊晶區)與阻障層104之間的介面形成矽化鍺區(例如：包括矽化物及鍺化物的區域)。在所繪示的實施例中，於第一層間介電層90/第二層間介電層95與阻障層104之間的介面未形成矽化物、鍺化物或矽化鍺。在一些阻障層104不包括含有可形成矽化物或鍺化物之金屬(例如：Ti或Ta)之第一膜層的實施例中，可省略熱退火製程510。
接著，如第12圖所示，移除第二層間介電層95之上表面95U上以及沿著接點開口91/93之上側壁之阻障層104之部分。可使用濕蝕刻製程移除上述阻障層104之部分，但亦可使用其他適當的移除方法。在一實施例中，形成如光阻之罩幕 層(未繪示)於接點開口91/93之底部以部分地填充接點開口91/93，使得設置於接點開口91/93之下側壁及底部上之阻障層104之部分被罩幕層覆蓋。接著，進行濕蝕刻製程以移除未被罩幕層覆蓋之阻障層104之部分。在上述濕蝕刻製程之後，可以適當的製程(例如：灰化(ashing))移除罩幕層。
在一些實施例中，第二層間介電層95之上表面95U與接點開口93中之阻障層104之殘留部分之上表面之間的第一距離D1約為20nm至35nm，但第一距離D1亦可為其他尺寸，且可由如製程技術及設計來決定第一距離D1之尺寸。在一些實施例中，第二層間介電層95之上表面95U與接點開口91中之阻障層104之殘留部分之上表面之間的第二距離D2約為20nm至35nm，但第二距離D2亦可為其他尺寸，且可由如製程技術及設計決定第二距離D2之尺寸。在一些實施例中，第一距離D1可相同於第二距離D2。在其他的實施例中，第一距離D1與第二距離D2可相異。
接著，如第13圖所示，共形地形成第二阻障層於第二層間介電層95以及阻障層104之殘留部分之上。在一些實施例中，第二阻障層包括與阻障層104相同之材料(例如：TiN、TaN)，因此第二阻障層以及阻障層104之殘留部分於第13圖中係被繪示為阻障層105。值得注意的是，於接點開口91/93之下部之阻障層104之殘留部分(參照第12圖)使得阻障層105之上部具有第一寬度T1，而阻障層105之下部具有第二寬度T2，且T2係大於T1。阻障層105之上部指的可以是第二層間介電層95上之阻障層105之部分及/或延伸進入接點開口91/93至深度小於 或等於D1(於接點開口93中)或D2(於接點開口91中)之阻障層105之部分。阻障層105之下部指的可以是延伸進入接點開口91/93至深度大於D1(於接點開口93中)或D2(於接點開口91中)之阻障層105之部分。
如第13圖所示，阻障層105於阻障層105之上部與阻障層105之下部鄰接(adjoin)處呈階梯形(step shape)。接點開口93之第一寬度W1(於相對的阻障層105之上部之間量測)係大於接點開口93之第二寬度W2(於相對的阻障層105之下部之間量測)。類似地，接點開口91之第三寬度W3(於相對的阻障層105之上部之間量測)係大於接點開口91之第四寬度W4(於相對的阻障層105之下部之間量測)。
在先進的半導體製程中，使用如物理氣相沉積或化學氣相沉積之沉積方法於高深寬比之開口(例如：接點開口91/93)中形成膜層(例如：共形晶種層)具有挑戰性。接點開口91/93之上部具有較寬之開口寬度(例如：W1及W3)，使得所沉積之材料較容易進入接點開口91/93以形成如插入層106(參照第14圖)以及晶種層108(參照第15圖)之沉積層，而於接點開口91/93之下部之較厚的阻障層105則可達到較佳之金屬(例如：銅)擴散控制。
接著，如第14圖所示，共形地形成插入層106於阻障層105之上。在一些實施例中，插入層106包括貴金屬，其可抵抗化學反應(例如：氧化)。插入層106可包括WN、TiN、Ru、Pt、類似之材料，且可以任何適當的形成方法(例如：物理氣相沉積法、化學氣相沉積法或原子層沉積法)形成插入層106。在 一例示性的實施例中，阻障層105係由TiN所形成，而插入層106係由WN所形成。在一些實施例中，導電插入層106之厚度約為5埃(angstrom)至15埃。在一些實施例中，插入層106有助於降低後續所形成之晶種層108(例如：包括Co之晶種層)的粗糙度，而可避免或減少後續製程中所形成之接點插塞102之導電材料110中(參照第16及19圖)之空孔(void，例如：空的空間)，於後文將對此詳細說明。不限定於某特定的理論，據信在氧化物層上所形成的晶種層具有較粗糙的晶種顆粒(seed particles)，而可能於形成於上述晶種層上之導電層中產生空孔。可經由形成插入層(例如：貴金屬)降低或避免氧化反應，而可降低晶種顆粒的尺寸以形成較平滑之晶種層，進而降低或防止形成在晶種層上之導電層中之空孔。
如第15圖所示，在形成插入層106之後，形成晶種層108於插入層106之上。可以物理氣相沉積法、原子層沉積法或化學氣相沉積法沉積晶種層108，且晶種層108可由鎢、銅或銅合金所形成，但亦可使用其他適當的方法及材料替代。在一例示性的實施例中，晶種層108包括Co，且係使用原子層沉積製程形成。在所繪示的實施例中，所進行之形成鈷晶種層108之原子層沉積製程係使用包括H2及二鈷六羰基丁基乙炔(Dicobalt Hexacarbonyl Tert-Butylacetylene，CCTBA)之前驅物，其中上述二鈷六羰基丁基乙炔(CCTBA)之分子結構為Co2(CO)6(HCC(CH3))。在一些實施例中，用於原子層沉積製程中之前驅物二鈷六羰基丁基乙炔係處於液態。根據一些實施例，所進行之形成鈷晶種層108之原子層沉積製程係在溫度約為 150℃至200℃(例如：175℃)以及壓力約為10torr至20torr(例如：15torr)之下使用Ar載送氣體(carrier gas)。在一些實施例中，H2之流速(flow rate)約為2000sccm(standard cubic centimeter per minute)至8000sccm(例如：4000sccm)，而Ar載送氣體之流速約為200至600sccm(例如：400sccm)。
如第16圖所示，形成晶種層108之後，可形成導電材料110至晶種層108之上。導電材料110可包括鎢，但亦可使用其他適當的材料替代，例如：鋁、銅、氮化鎢、釕、銀、金、銠、鉬、鎳、鈷、鎘、鋅、上述之合金、上述之組合以及類似之材料。可使用任何適當的沉積方法(例如：物理氣相沉積法、化學氣相沉積法、原子層沉積法、鍍覆(例如：電鍍)以及回焊(reflow))形成導電材料110。在一例示性的實施例中，導電材料110係為Co，且係以電鍍製程將導電材料110形成至晶種層108之上以填充(fill)並超出(overfill)接點開口91/93。
在填充接點開口91/93之後，可以如化學機械研磨之平坦化製程移除接點開口91/93外之多餘的阻障層105、插入層106、晶種層108以及導電材料110，但亦可使用任何適當的移除製程。由此，接點插塞102係形成於接點開口91/93之中。
在一些實施例中，在形成晶種層108的時候(例如：使用原子層沉積製程或化學氣相沉積製程)，晶種層108之碳的比率可能較高(例如：約高於20原子百分比(atomic percent))。晶種層108中之碳可能來自於於沉積晶種層108之製程中使用之前驅物(例如：二鈷六羰基丁基乙炔)。如此高的碳比率(例如：高於20at.%)可能使得晶種顆粒(例如：Co顆粒)較粗糙(例如： 其尺寸或直徑約大於2nm至10nm)。粗糙的晶種顆粒可能造成非連續的(non-continuous)晶種層108。舉例而言，晶種層108可能具有露出其下之膜層(例如：插入層106)的孔洞或裂痕。於後文中，可交替使用晶種層108之孔洞及裂痕，且具有孔洞或裂痕之晶種層108可被描述為不連續的(discontinuous)。若在沒有插入層106的情況下鍍覆，於與晶種層108中之孔洞/裂痕相鄰的(例如：在其上)導電材料110之部分中可能形成空孔(例如：空的空間)，這是因為在孔洞/裂痕之上較難鍍覆導電材料110。接點插塞102中之空孔增加了接點插塞之電阻而負面地影響所形成之半導體裝置之電性連接的可靠度(reliability of the electrical connection)。
本發明實施例係藉由形成插入層106於阻障層104與晶種層108之間以減少或防止接點插塞102之導電材料110中之空孔的形成。在鍍覆製程中，可鍍覆導電材料110於晶種層108以及晶種層108中之孔洞/裂痕所露出之插入層106之部分之上，因此不管於晶種層108中是否有孔洞或裂痕，皆可形成連續的導電材料110(例如：沒有空孔或較少之空孔)於晶種層108之表面上。於本發明實施例中所形成之接點插塞102幾乎沒有或沒有空孔，因此其電阻較低且可提供所形成之半導體裝置可靠的電性連接。
第17-19圖根據另一實施例繪示出在各製程階段之鰭式場效電晶體裝置100的剖面圖。於第17圖中所繪示的製程步驟係接續第13圖所繪示的製程步驟，因此第2-13圖及第17-19圖係繪示出另一實施例之製程步驟。
如第17圖所示，在形成阻障層105之後，形成晶種層108於阻障層105之上。可以物理氣相沉積法、原子層沉積法或化學氣相沉積法沉積晶種層108，且晶種層108可由鎢、銅或銅合金所形成，但亦可使用其他適當的方法及材料替換。在一例示性的實施例中，晶種層108包括Co，且可使用原子層沉積製程形成晶種層108。在一些實施例中，所進行之形成鈷晶種層108之原子層沉積製程係在溫度約為150℃至200℃(例如：175℃)而壓力約為10torr至20torr(例如：15torr)之下使用包括H2以及二鈷六羰基丁基乙炔(例如：處於液態之二鈷六羰基丁基乙炔)之前驅物以及使用Ar載用氣體。在一些實施例中，H2之流速約為2000sccm至8000sccm(例如：4000sccm)，而Ar載送氣體之流速約為200至600sccm(例如：400sccm)。
接著，於第18圖中，進行製程610以處理晶種層108，使得晶種層108中之碳的比率降低。舉例而言，可進行使用一或多種反應物種(reactive species)之電漿製程，上述反應物種可與晶種層108中之碳反應而形成可輕易從沉積腔室移除之產物(例如：氣體產物)而降低晶種層108中之碳的比率。在完成製程610(例如：電漿製程)之後，晶種層108變成經處理的晶種層109。在一些實施例中，所進行之電漿製程610係使用H2之電漿。根據一實施例，電漿製程610中所使用之電漿係於沉積腔室中產生。H2之流速可約為2000sccm至8000sccm(例如：4000sccm)。電漿製程610之壓力可約為2torr至10torr(例如：5torr)，而上述電漿製程之射頻功率(RF power)可約為200瓦特(watt)至600瓦特(例如：400瓦特)。在一些實施例中，H2電漿與晶種層108中的碳 反應並產生氣體產物(例如：CO)，其係被從沉積腔室排出。使用H2之電漿製程610的化學反應方程式如下：Co(CO)X(HC≡CtBu)+H2 → Co+xCO+(HC=HC-tBu)H (1)。
在晶種層108形成時(例如：使用原子層沉積製程或化學氣相沉積製程)，晶種層108之碳的比率可能較高(例如：約高於20at.%)。承前述，肇因於粗糙的晶種顆粒(例如：Co晶種顆粒)，如此高的碳比率可能於後續形成之接點插塞中產生空孔。於此揭露之電漿製程610降低了晶種層之碳的比率。在一些實施例中，在電漿製程610之後，經處理的晶種層109之碳的比率約低於20at.%。減少碳的比率可降低晶種顆粒之粗糙度(例如：尺寸)，而可進一步減少經處理的晶種層109中之裂痕或孔洞。因此，可減少或避免接點插塞102中之空孔。
接著，於第19圖中，可形成導電材料110至經處理的晶種層109之上。導電材料110可包括鎢，但亦可使用其他適當的材料替代，例如：鋁、銅、氮化鎢、釕、銀、金、銠、鉬、鎳、鈷、鎘、鋅、上述之合金、上述之組合及類似之材料。可使用任何適當的沉積方法(例如：物理氣相沉積法、化學氣相沉積法、原子層沉積法、電鍍以及回焊)形成導電材料110。在一例示性的實施例中，導電材料110係為Co，且可以電鍍製程將導電材料110電鍍至經處理的晶種層109上以填充並超出接點開口91/93。
在填充接點開口91/93之後，可以如化學機械研磨之平坦化製程移除在接點開口91/93之外之多餘的阻障層105、經處理的晶種層109以及導電材料110，但亦可使用任何適當的 移除製程。經此，接點插塞102係形成於接點開口91/93之中。
可變化或修改於此揭露的實施例。舉例而言，替代閘極97之形成可遵循類似於前述形成接點插塞102之製程步驟。舉例而言，如第8圖所示，在形成閘極介電層96之後，使用如原子層沉積之製程形成晶種層(例如：Co晶種層)，且類似於第17-19圖中所繪示的製程，可在使用鍍覆製程形成閘極電極98於經處理之晶種層之上的步驟之前使用電漿製程(例如：電漿製程610)處理所沉積之晶種層以降低其碳的比率(進而降低其晶種顆粒之粗糙度)。另舉一個例子，仍如第8圖所示，類似於第10-16圖中所繪示的製程，在形成閘極介電層96之後以及在使用鍍覆製程形成閘極電極98的步驟之前，依序形成阻障層、插入層以及晶種層於閘極介電層96之上。可視情況(例如：取決於設計)進行或不進行熱退火製程510。
再舉一個例子，第17-19圖中所繪示的實施例可結合第2-16圖中所繪示的實施例。尤其是，在形成晶種層108於插入層106之上(如第15圖所示)的步驟之後以及形成導電材料110(如第16圖所示)的步驟之前，可進行類似於第18圖之電漿製程610以降低晶種層108之碳的比率。在完成電漿製程之後，可形成導電材料110於經電漿處理之晶種層之上。此些及其他對於此處所揭露之實施例方法的變化或修改是可能的，且應被完全地包括在本發明實施例的範圍內。
第20圖根據一些實施例繪示出半導體結構之形成方法1000的流程圖。應理解的是，第20圖中所示之實施例方法僅為諸多可能之實施例方法中的一個例子。所屬領域具通常知 識者應能理解許多變化、替代及修改。舉例而言，可增加、移除、取代、重新排列和重複第20圖中所繪示的各步驟。
如第20圖所示，於步驟1010，形成第一開口於基板上之介電層中。於步驟1020，以導電阻障層內襯第一開口之側壁及底部。於步驟1030，沉積晶種層於導電阻障層之上。於步驟1040，以電漿製程處理晶種層。於步驟1050，在處理上述晶種層的步驟之後以導電材料填充第一開口。
實施例可能達到一些優點。在一實施例中，經由於鍍覆的步驟之前以電漿製程處理所沉積之晶種層，經處理之晶種層之碳的比率降低(例如：約低於20at.%)。較低之碳比率可降低晶種顆粒的粗糙度，而可減少經處理之晶種層之孔洞/裂痕，進而減少或防止於接點插塞中形成空孔。在另一實施例中，形成導電插入層於阻障層與晶種層之間。不論晶種層中是否具有孔洞/裂痕，導電插入層可有利於連續地鍍覆導電材料(例如：導電材料110)於晶種層之上。因此，於本發明實施例中所揭露的方法可形成幾乎沒有或沒有空孔之接點插塞。幾乎沒有或沒有空孔之接點插塞提供所形成之裝置可靠的電性連接且具有低電阻。
在一些實施例中，一方法包括形成第一開口於基板上之介電層中、以導電阻障層內襯第一開口之數個側壁及底部以及沉積晶種層於導電阻障層之上。上述方法亦包括以電漿製程處理上述晶種層以及在處理上述晶種層之後以導電材料填充上述第一開口。
如本發明一些實施例所述之方法，其中上述導電 阻障層包括一包括第一金屬之第一膜層以及一包括金屬氮化物之第二膜層，其中上述第一膜層位於上述介電層及上述第二膜層之間。
如本發明一些實施例所述之方法，更包括於以上述導電阻障層內襯上述第一開口之數個側壁及底部之後進行熱退火製程。
如本發明一些實施例所述之方法，其中上述晶種層包括鈷，且其中上述電漿製程降低了上述晶種層中之碳的比率。
如本發明一些實施例所述之方法，其中上述電漿製程將上述晶種層中之碳的比率降低至約20at.%以下。
如本發明一些實施例所述之方法，其中處理上述晶種層的步驟包括使用H2進行上述電漿製程。
如本發明一些實施例所述之方法，其中填充上述第一開口的步驟包括進行鍍覆製程以填充上述第一開口。
如本發明一些實施例所述之方法，更包括形成導電插入層(insertion layer)於上述導電阻障層及上述晶種層之間。
如本發明一些實施例所述之方法，其中上述導電阻障層包括TiN，而上述導電插入層包括WN。
如本發明一些實施例所述之方法，其中在沉積上述晶種層的步驟之後，上述晶種層具有孔洞或裂痕(discontinuities)，其中處理上述晶種層的步驟減少了上述晶種層之孔洞或裂痕。
在另一些實施例中，一半導體裝置中之接點的形成方法包括沉積導電阻障層於半導體裝置之介電層中之開口的數個側壁及底部上、形成導電插入層於上述導電阻障層之上、形成晶種層於上述導電插入層之上。上述晶種層具有孔洞。上述方法亦包括鍍覆導電材料於上述晶種層之上以填充上述開口。
如本發明另一些實施例所述之方法，其中上述鍍覆的步驟包括於上述晶種層之孔洞所露出之上述導電插入層之部分上鍍覆上述導電材料。
如本發明另一些實施例所述之方法，其中上述導電插入層包括WN、TiN、Ru或Pt。
如本發明另一些實施例所述之方法，其中沉積上述導電阻障層的步驟包括形成一包括第一金屬之第一膜層於上述開口之數個側壁及底部上以及形成一包括金屬氮化物之第二膜層於上述第一膜層上。上述第一金屬可形成矽化物或鍺化物。
如本發明另一些實施例所述之方法，更包括在沉積上述導電阻障層之後進行退火製程，其中以上述退火製程形成矽化物、鍺化物或矽化鍺(silicon germanide)。
如本發明另一些實施例所述之方法，於形成上述晶種層的步驟之後以及鍍覆上述導電材料的步驟之前更包括進行電漿製程以降低上述晶種層之碳的比率。
在又一些實施例中，一鰭式場效電晶體的形成方法包括形成突出高於基板之鰭片、形成介電層於上述鰭片之上、 形成第一開口於上述介電層中。上述第一開口露出上述鰭片之源極/汲極區。上述方法亦包括形成導電阻障層襯於上述第一開口。形成上述導電阻障層的步驟包括沉積第一導電膜層於第一開口之數個側壁及底部之上以及沉積第二導電膜層於第一導電膜層之上。上述第二導電膜層係不同於上述第一導電膜層。上述方法更包括於形成上述導電阻障層之後進行退火製程、沉積包括碳之晶種層於上述導電阻障層之上、處理上述晶種層以降低上述晶種層中之碳的比率以及鍍覆導電材料於上述晶種層上以填充上述第一開口。
如本發明又一些實施例所述之方法，其中在處理上述晶種層的步驟之前，上述晶種層包括多於20at.%的碳，其中在處理上述晶種層的步驟之後，上述晶種層包括少於20at.%的碳。
如本發明又一些實施例所述之方法，於進行上述熱退火製程之後以及沉積上述晶種層的步驟之前更包括形成導電插入層。
如本發明又一些實施例所述之方法，其中上述導電插入層包括WN、TiN、Ru或Pt。
上述內容概述許多實施例的特徵，因此任何所屬技術領域中具有通常知識者，可更加理解本發明實施例之各面向。任何所屬技術領域中具有通常知識者，可能無困難地以本發明實施例為基礎，設計或修改其他製程及結構，以達到與本發明實施例相同的目的及/或得到相同的優點。任何所屬技術領域中具有通常知識者也應了解，在不脫離本發明實施例之精 神和範圍內做不同改變、代替及修改，如此等效的創造並沒有超出本發明實施例的精神及範圍。雖然已經參照說明性的實施例進行了描述，但其不應被理解為限制性的。本領域的技術人員可參照說明書而輕易地明白本發明之說明性的實施例以及其他實施例的各種修改和組合。因此，所附申請專利範圍應涵蓋任何如此的修改或實施例。
50:基板
60:半導體條狀物
64:半導體鰭片
80:磊晶源極/汲極區
82:矽化物區
90:第一層間介電層
95:第二層間介電層
98:閘極電極
100:鰭式場效電晶體裝置
105:阻障層
109:經處理之晶種層
610:製程

Claims (10)

  1. 一種半導體裝置之形成方法，包括：形成一第一開口於一基板上之一介電層中；以一導電阻障層內襯(lininig)該第一開口之數個側壁及一底部，其中該導電阻障層沿著該第一開口的數個上側壁具有一第一厚度，且該導電阻障層沿著該第一開口的數個下側壁和該底部具有一第二厚度，該第一厚度小於該第二厚度，其中從該第一厚度到該第二厚度存在階躍變化；沉積一晶種層於該導電阻障層上，其中該晶種層包括鈷；以一電漿製程處理該晶種層，其中該電漿製程將該晶種層中的碳的比率降低至約20at.%以下；以及於處理該晶種層之後，以一導電材料填充該第一開口。
  2. 一種半導體裝置中之接點的形成方法，包括：沉積一導電阻障層於一半導體裝置的一介電層中的一開口的數個側壁及一底部上，其中沉積該導電阻障層包括：共形地沉積一第一導電阻障層於該開口的該些側壁及該底部上；移除設置於該開口的數個上側壁上的該第一導電阻障層的數個第一部分，同時保留在該開口的數個下側壁和該底部上的該第一導電阻障層的數個第二部分；以及共形地沉積一第二導電阻障層於該開口的該些上側壁上和該第一導電阻障層的該第二部分正上方，其中在共形地沉積該第二導電阻障層的步驟之後，該導電阻障層具有階躍變化位於該導電阻障層的一上部鄰接該導電阻障層的一下 部之處；形成一導電插入層於該第二導電阻障層上；形成一晶種層於該導電插入層上，該晶種層具有數個孔洞；以及鍍覆一導電材料於該晶種層上以填充該開口。
  3. 如申請專利範圍第2項所述之半導體裝置中之接點的形成方法，其中該鍍覆的步驟包括於該晶種層的該些孔洞所露出的該導電插入層的部分上鍍覆該導電材料。
  4. 一種鰭式場效電晶體之形成方法，包括：形成突出高於一基板的一鰭片；形成一介電層於該鰭片上；形成一第一開口於該介電層中，該第一開口露出該鰭片的一源極/汲極區；形成一第一導電阻障層襯於該第一開口，形成該第一導電阻障層的步驟包括：沉積一第一導電膜層於該第一開口的數個側壁及一底部上；以及沉積一第二導電膜層於該第一導電膜層上，該第二導電膜層不同於該第一導電膜層；在形成該第一導電阻障層之後進行熱退火製程；在該第一開口的該底部形成一罩幕層，該罩幕層覆蓋該第一導電阻障層的數個下部，該第一導電阻障層的該些下部靠近該第一開口的該底部，該罩幕層暴露出該第一導電阻障層的數個上部； 進行蝕刻製程以移除該第一導電阻障層的該些暴露出的上部，同時該罩幕層保護該第一導電阻障層的該些下部不受該蝕刻製程的影響；在該蝕刻製程之後移除該罩幕層；形成一第二導電阻障層於該第一導電阻障層正上方和該第一開口的數個上側壁上，其中該第一導電阻障層和該第二導電阻障層形成一非共形的導電阻障層，其中該非共形的導電阻障層具有階躍變化於該非共形的導電阻障層的一上部和一下部之間；沉積包括碳的一晶種層於該第二導電阻障層上；處理該晶種層以降低該晶種層中的碳的比率；以及鍍覆一導電材料於該晶種層上以填充該第一開口。
  5. 一種半導體裝置之形成方法，包括：形成一第一開口於一基板上的一介電層中；形成一非共形的導電阻障層沿著第一開口的數個側壁和沿著該第一開口的一底部，其中靠近該第一開口的該底部的該導電阻障層的數個下部比遠離該基板的該導電阻障層的數個上部厚，其中從該導電阻障層的該上部到該導電阻障層的該下部存在階躍變化；沉積一晶種層於該導電阻障層上；以及在沉積該晶種層之後，以一導電材料填充該第一開口。
  6. 一種鰭式場效電晶體之形成方法，包括：形成突出高於一基板的一鰭片；形成一閘極於該鰭片上； 形成數個源極/汲極區於該閘極的兩側上；形成一介電層於該鰭片上和該閘極上；形成一第一開口於該介電層中，該第一開口暴露出該些源極/汲極區之一；形成一非共形的導電阻障層於該第一開口中，其中該非共形的導電阻障層的一下部比該非共形的導電阻障層的一上部厚，其中該非共形導電阻障層具有階梯形於該非共形的導電阻障層的該上部和該下部之間；沉積一晶種層於該非共形的導電阻障層上；以及鍍覆一導電材料於該晶種層上以填充該第一開口。
  7. 一種鰭式場效電晶體裝置，包括：一鰭片，突出高於一基板；一閘極，位於該鰭片上；一源極/汲極區，位於該鰭片中且鄰近該閘極；一層間介電層，位於該閘極周圍；一介電層，位於該層間介電層上方；以及一源極/汲極接點，延伸穿過該介電層且進入該層間介電層，該源極/汲極接點電耦接該源極/汲極區，該源極/汲極接點包括：一阻障層，接觸該層間介電層和該介電層，其中遠離該基板的該阻障層的一上部比靠近該源極/汲極區的該阻障層的一下部薄，其中該阻障層的該上部和該下部之間存在階躍變化；一金屬層；以及 一晶種層，位於該阻障層和該金屬層之間。
  8. 一種半導體裝置之形成方法，包括：形成一開口於一介電層中以暴露出一導電部件；形成一第一阻障層沿著該開口的數個側壁和一底部；移除該第一阻障層的數個上部，同時保留靠近該導電部件的該第一阻障層的數個下部，其中在移除該第一阻障層的該些上部之後，暴露出該介電層的數個上側壁；以及形成一第二阻障層於該介電層的該些暴露出的上側壁上及該第一阻障層的該些下部上，其中該第二阻障層和該第一阻障層的該些下部形成一非共形的阻障層，其中該非共形的阻障層具有階躍變化於該非共形的阻障層的數個上部和該非共形的該阻障層的數個下部之間。
  9. 一種半導體裝置之形成方法，包括：形成一閘極結構於一基板上；形成一源極/汲極區鄰近該閘極結構；形成至少一介電層於該閘極結構上和該源極/汲極區上；形成一第一開口和一第二開口於該至少一介電層中，以分別暴露出該源極/汲極區和該閘極結構；形成一非共形的導電阻障層襯於該第一開口的數個第一側壁和一第一底部，且襯於該第二開口的數個第二側壁和一第二底部，其中遠離該基板的該非共形的導電阻障層的一上部比靠近該基板的該非共形的阻障層的一下部薄，其中從該非共形的導電阻障層的該上部至該非共形的該導電阻障層的該下部存在階躍變化； 形成一晶種層於該非共形的導電阻障層上；以及在形成該晶種層的步驟之後，以一導電材料填充該第一開口和該第二開口。
  10. 一種半導體裝置，包括：一閘極結構，位於一基板上；數個源極/汲極區，位於該閘極結構的兩側上；數層介電層，位於該閘極結構和該些源極/汲極區上；以及一第一接點插塞，延伸穿過該些介電層且電耦接至該些源極/汲極區的一第一源極/汲極區，該第一接點插塞包括：一導電材料；一晶種層，位於該導電材料周圍；以及一非共形的阻障層，位於該晶種層周圍，其中該非共形的阻障層接觸該些介電層，其中該非共形的阻障層具有遠離該基板的一上部和靠近該第一源極/汲極區的一下部，該非共形的阻障層的該上部和該下部具有不同厚度，且該非共形的阻障層的該上部和該下部之間存在階躍變化。
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