CN101076924A - 在soi晶片中包括凹陷的源/漏区的半导体制造工艺 - Google Patents
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Abstract
本发明提供一种在绝缘体上硅(SOI)晶片(101)中形成具有凹陷的源/漏的晶体管的方法，其包括：在晶片的有源层中形成隔离结构(110)，其中该隔离结构优选延伸通过该有源层至晶片的BOX层(104)。移除该有源层的上部以形成晶体管沟道结构。在该沟道结构上(143，145)形成栅介质(120)，并在该栅介质上形成栅结构(140)。执行通过栅介质的暴露部分、沟道结构和BOX层的刻蚀，然后从衬底体块(102)的暴露部分外延生长源/漏结构(160)。该隔离结构和BOX都主要包括氧化硅，并且该隔离结构的厚度防止部分的BOX层被刻蚀。
Description
技术领域
本发明属于半导体制造工艺领域，并且更具体地，属于使用绝缘体上硅起始材料(starting material)的制造工艺领域。
背景技术
在半导体制造工艺领域中，已经使用绝缘体上硅(SOI)晶片来减小能够影响器件性能的结电容。SOI晶片包括在底部氧化层上的薄的硅顶层。在薄顶层中形成晶体管导致很浅的源/漏区。尽管浅源/漏区对于减小结电容是希望的，但是它们也能够显现出以与晶体管串联的外部电阻为特征的不希望的增加的阻抗效应。抬高的源/漏区已经用于处理后者的问题，在抬高的源/漏区中源/漏结构基本上形成在原始晶片表面之上。然而，抬高的源/漏区增加了与晶体管栅极的叠加电容，并能产生电流群集(crowding)效应。因此，希望结合相对厚的源/漏区来获得SOI晶片的优点而不致遇到抬高的源漏区的负面效应且基本不增加工艺复杂性。
附图说明
以示例的方式说明本发明，并且本发明不限于附图，在附图中相似的标记表示类似的元件，其中：
图1是绝缘体上硅晶片的局部截面图；
图2描述根据本发明实施例在图1的晶片上进行的制造工艺，其中隔离结构形成在SOI晶片的有源层中；
图3描述图2之后的由有源层形成晶体管沟道结构的工艺；
图4描述图3之后的在晶体管沟道结构上形成牺牲氧化层的工艺；
图5描述图4之后的移除牺牲氧化层的工艺；
图6描述图5之后的在晶体管沟道结构上形成栅介质的工艺；
图7描述图6之后的在栅介质上形成导电层和帽盖层的工艺；
图8描述图7之后的刻蚀导电层和帽盖层以形成栅电极的工艺；
图9描述图8之后的在栅电极侧壁上形成间隔壁(spacer)的工艺；
图10描述图9之后的刻蚀栅介质和晶体管沟道的暴露部分的工艺；
图11描述图10之后的移除埋氧层(buried oxide layer)暴露部分的工艺；
图12描述图11之后的进行HF浸入以清洗晶片体和晶体管沟道的暴露部分的工艺；和
图13描述图12之后的使用外延生长工艺形成凹陷的源/漏结构的工艺。
技术人员可认识到，附图中的元件是出于简化和清楚而说明的，并不必须按比例绘制。例如，附图中一些元件的尺寸可以相对于其它元件被放大，以有助于提高对本发明实施例的理解。
具体实施方式
通常来讲，本发明构思一种使用凹陷的源/漏结构和SOI起始材料的半导体制造工艺。该凹陷的源/漏需要移除部分SOI埋氧(BOX)层。该BOX层的剩余部分在相邻器件之间提供隔离。根据本发明，BOX层的选择性移除不需要专门的光刻(即，掩膜)步骤。
现在参考附图，图1是用作本发明起始材料的SOI晶片101的局部截面图。晶片101包括晶片体块102、体块102上的BOX层104和有源层106(有时称作顶层106)。晶片体块102优选是半导体材料，例如硅。BOX层104优选是厚度大约50nm的氧化硅层。有源层106优选是半导体，例如硅或硅锗。有源层106优选为外延层并且优选具有大约100nm的厚度。
现在参考图2，在有源层106中形成隔离结构110。所描述实施例的隔离结构是由例如氧化硅的合适电介质形成的浅沟槽隔离结构。在所描述实施例中，隔离结构110延伸整个通过有源层106与BOX层104接触。当作为凹陷的源/漏形成工艺的一部分刻蚀BOX层104的其它部分时，隔离结构110掩蔽或保护BOX层104下面的部分。在隔离结构110和BOX层104由相同材料(例如氧化硅)构成的实施例中，隔离结构110和BOX层104的刻蚀速率大体上相当。在这种实施例中，为了确保隔离结构110的厚度足以保护BOX层104下面的部分，隔离结构110的厚度优选以相当大的余量超过BOX层104的厚度。在该优选实施例中，隔离结构110至少是BOX层104两倍厚。
现在参考图3，在一对隔离结构110之间的BOX层104上形成晶体管沟道结构107。在描述的实施例中，通过刻蚀或其它方式移除大部分顶层106，由顶层106形成晶体管沟道结构107。用于形成晶体管沟道结构107的刻蚀工艺优选对隔离结构110具有高选择性，以使在形成晶体管沟道结构107之后大部分隔离结构110保留。在一实施例中，如图3所示的晶体管沟道结构107具有大约50nm的厚度。
现在参考图4，在晶体管沟道结构107上形成牺牲膜112。在晶体管结构107是硅的实施例中，牺牲膜112优选是热生成的二氧化硅。在本实施例中，将认识到，牺牲膜112在其形成时消耗了部分晶体管沟道结构107。如半导体制造工艺领域中公知的那样，牺牲膜112有利地消耗了在晶体管沟道结构107上表面处晶体结构中的缺陷。
现在参考图5，移除牺牲膜112。在牺牲膜112是氧化硅的实施例中，可以使用例如将晶片101浸入HF溶液中的湿法刻蚀工艺，来实现移除该膜。在本实施例中，将认识到，在牺牲膜移除期间移除部分隔离结构110，以使所得到的晶体管沟道结构107在其末端处不再与隔离结构110接触。
现在参考图6，在晶体管沟道结构107上形成栅介质120。在一实施例中，栅介质120为具有小于约30nm厚度的热生成的氧化硅。在另一实施例中，栅介质120是高介电常数电介质，为了公开的目的，该栅介质是介电常数高于氧化硅的介电常数(大约3.9)的任何电介质。备选的合适的高介电常数电介质包括金属氧化物，例如HfO2。在高介电常数实施例中，栅介质120的有效氧化物厚度(EOT)优选小于约30nm。在某些实施例中，例如图6中描述的实施例，栅介质120形成在晶体管沟道结构107所有的暴露出的表面上，包括越过和沿着晶体管沟道结构107的侧壁。
现在参考图7，在栅介质120上形成导电层130并在该导电层130上形成帽盖层135。根据一实施例，导电层130为以常规方式例如硅烷热分解形成的多晶硅。在本实施例中，导电层130可以根据公知工艺以原位或利用之后的离子注入工艺进行重掺杂。在另一实施例中，导电层130可由金属材料例如钛、钨、钽和合金及其化合物例如氮化钛、硅化钽和氮硅化钽组成。
在一实施例中，帽盖层135用于保护下面的导电层130，并在导电层130上提供抗反射涂层(ARC层)。(帽盖层135也可以称作ARC层135)。ARC层降低了在随后淀积的光致抗蚀剂(未示出)暴露于辐射时出现的驻波图形。在一适用于保护导电层130和提供ARC层的实施例中，帽盖层135为氮化硅膜，其优选具有约10到25nm的厚度。
现在参考图8，使电层130和帽盖层135图形化以形成栅电极140。利用常规的光刻和刻蚀工艺实现导电层130和帽盖层135的图形化。栅电极140的侧壁定义在栅电极140下面的晶体管沟道结构107中的第一沟道区或绘制出的(drawn)沟道区143的边界。绘制出的沟道区143的横向尺寸(长度)优选小于200nm。
现在参考图9，在栅电极140的侧壁上形成间隔壁结构150。如众所周知的，在晶片101上淀积保形膜(conformal film)并接着各向异性刻蚀该膜，实现间隔壁结构150的形成。在这里栅电极140和侧壁间隔壁150合起来称作栅电极结构155，或更简单地，称作栅结构155。栅结构155的横向边界定义比绘制出的沟道区143略宽的第二或有效沟道区145。有效沟道区145定义随后形成的源/漏结构的边界。栅结构155的形成使得位于有效沟道区145外部的部分栅介质120和晶体管沟道结构107露出。在某些实施例中，某些离子注入的形成可以先于形成间隔壁150进行。这样的注入包括半导体制造工艺中熟知的扩展区注入、光晕(halo)注入等。
现在参考图10，移除栅介质120和沟道晶体管沟道结构107的暴露部分(即栅介质120和晶体管沟道结构107不在栅电极140或间隔壁150下面的部分)。栅介质120和晶体管沟道结构107暴露部分的移除使得不在栅结构155下面的部分BOX层104暴露。(本领域技术人员理解移除期间栅介质120和晶体管沟道结构107的一些凹割(undercutting))使用常规的氟基或氯基的，等离子辅助的干法刻蚀工艺执行图10中描述的刻蚀。图10和图9的比较揭示了图10中的刻蚀工艺腐蚀隔离结构110。在该优选实施例中，隔离结构剩余部分的厚度大于BOX层104的厚度，以使隔离结构110将能够在随后BOX层104的刻蚀期间为隔离结构110下面的部分BOX层104提供有效掩膜。图10也描述了BOX层104的隔离部分105。BOX层104的隔离部分105包括隔离结构110下面的部分BOX层105。隔离部分105代表在随后电介质刻蚀(将在下文说明)之后将剩余的部分BOX层104。由于遮蔽效应，隔离部分105的横向尺寸会有些大于隔离结构110的横向尺寸。
现在参考图11，刻蚀BOX层104的暴露部分以使得下面部分的晶片体块102暴露。在图10所描述的刻蚀期间隔离结构110的剩余部分的存在保护了BOX层104的隔离部分105免被刻蚀。在BOX层104的暴露部分的刻蚀之后，移除隔离结构110，但是保留BOX层104的隔离部分105。BOX层104的隔离部分105将为要随后形成的相邻源/漏结构提供物理和电学隔离。通过使用隔离结构110来保护BOX层104的隔离部分105，所述工艺提供一种将BOX层104图形化的方法，该方法不需要用于定义要被移除的BOX层104区域的光刻工艺。尽管形成隔离介质110需要掩膜步骤，但是该掩膜步骤先于形成栅电极140执行，并因此就其定位(registration)需求而言较少苛求。定义晶体管栅和源/漏区后形成的掩膜必须精确对准，以防止对晶体管区域不期望的刻蚀。这种定位的问题在以存储阵列为代表的密集间隔的设计中尤为重要。
尽管刻蚀栅介质120和晶体管沟道结构107暴露部分被描述为与BOX层104暴露部分的刻蚀区别开的工艺步骤，但是这些刻蚀工艺可以合并在单个刻蚀工艺中，其中该刻蚀工艺可以有多个阶段，例如移除栅介质120的第一阶段、刻蚀晶体管沟道结构107的第二阶段和刻蚀BOX层104的第三阶段。
现在参考图12，进行预备形成凹陷的源/漏结构的清洗步骤。在该优选实施例中，该清洗步骤包括HF浸入以移除晶片体块102上表面上的任何残留氧化物。还显示出该HF浸入移除了一小部分的BOX层的隔离部分105。
现在参考图13，形成凹陷的源/漏结构160。凹陷的源/漏结构160优选为使用晶片体块102作为籽晶热生成(生长)的外延结构。凹陷的源/漏结构这样命名是因为结构的主要部分垂直地移位(凹陷)在原始BOX层104的上表面之下。使源/漏结构凹陷有利地减少电流群集和与用于某些SOI技术中的抬高源/漏结构有关的叠加电容。
在一实施例中凹陷的源/漏结构160是硅结构。在另一适合用于形成PMOS晶体管的实施例中，凹陷的源/漏结构160是硅锗、碳化硅、硅锗碳(silicon germanium carbon)、原位掺杂的硅锗、或另一合适的半导体材料。使用一次或多次深注入来实现凹陷的源/漏结构160和它们下面的晶片体块102之间的隔离。在本实施例中，深注入会在晶片体块102中产生与源/漏结构160的导电类型相反的导电类型。在某些实施例中，可能希望使用第一这种深注入来实现用于晶片PMOS区的这种结隔离和第二深注入来实现用于晶片NMOS区的结隔离。在另外的实施例中，晶片体块102相对高的电阻可足以实现有效的电隔离。不管怎样，凹陷的源/漏结构160的形成使得形成晶体管100，其在适合连接至形成在晶片101中的其他这种晶体管时产生集成电路。
在前述的说明中，已经参考具体的实施例对本发明进行了说明。然而，本领域技术人员应当理解，可以进行各种修改和变化而不脱离如下面的权利要求所述的本发明范围。例如，尽管晶片体块102被描述为包括硅，但是对于该晶片体也可使用包括砷化镓和硅锗的其它半导体材料块。类似地，有源层106可以包括硅锗等作为硅的替代物。尽管间隔壁结构150被描述为氮化硅，但是间隔壁结构150也可以包括附加材料，例如氮化硅和栅电极之间的薄氧化物层。相应地，说明书和附图被看作为解释说明而不是限制性的，并且所有这种修改被包括在本发明的范围内。
根据具体的实施例上面已经说明了本发明益处、其它优点和问题解决方案。然而，这些益处、优点、问题解决方案以及可以致使任何益处、优点、解决方案发生或变得更加明显的任何要件，都不被认为是任何或所有权利要求的关键的、必要的或基本的特征或要件。正如这里使用的，术语“包括”、“包含”或其任何其它变化意图覆盖非排他性包含，以使得包括一系列要件的工艺、方法、产品或装置不是仅包括这些要件，而是还可以包括对于这种工艺、方法、产品或装置未明确列出的或固有的要件。
Claims (20)
1.一种半导体制造工艺，包括：
在绝缘体上硅(SOI)晶片的有源层中形成隔离沟槽结构；
通过相对于该隔离沟槽选择性地刻蚀该有源层，薄化该有源层以形成沟道结构；
在该沟道结构上形成栅介质；
在该栅介质上形成栅结构；
使用该栅结构作为掩膜，移除该栅介质和下面的沟道结构的暴露部分，以使该SOI晶片的埋氧(BOX)层的部分暴露；
刻蚀穿过该BOX层的暴露部分至该SOI晶片衬底体块的暴露部分，其中在所述刻蚀期间，在该BOX的隔离部分上的该隔离沟槽结构的存在防止了该BOX的隔离部分被移除；及
从该衬底体块的暴露部分外延生长半导体源/漏结构，其中相邻的半导体源/漏结构由该BOX层的隔离部分彼此隔离。
2.如权利要求1的方法，其中形成栅介质包括热生成氧化硅栅介质。
3.如权利要求1的方法，其中形成栅介质包括淀积高介电常数的栅介质。
4.如权利要求1的方法，其中形成栅结构包括通过以下步骤形成栅电极：
在该栅介质上形成导电层；及
在该导电层上形成抗反射涂层(ARC)；及
将该导电层和该ARC图形化以形成该栅电极。
5.如权利要求4的方法，其中该ARC包括氮化硅。
6.如权利要求5的方法，其中该导电部分包括多晶硅。
7.如权利要求5的方法，其中该导电部分包括金属。
8.如权利要求3的方法，进一步包括在该栅电极的侧壁上形成介电间隔壁结构。
9.如权利要求1的方法，其中外延生长半导体源/漏结构包括外延生长硅源/漏结构。
10.如权利要求1的方法，其中外延生长半导体源/漏结构包括外延生长硅锗源/漏结构。
11.一种将绝缘体上硅(SOI)晶片的埋氧层(BOX)图形化的方法，包括：
在该SOI晶片的有源层中形成介电隔离结构，该隔离介电结构在该BOX层的隔离部分上；
在该BOX层上形成晶体管沟道结构并在该沟道结构上形成栅介质；
在该栅介质上形成栅结构；以及
刻蚀穿过未被该栅结构掩膜的部分该晶体管沟道结构、栅介质和BOX层，其中在所述刻蚀期间，该隔离结构的存在防止了所述刻蚀将该BOX层的隔离部分移除。
12.如权利要求11的方法，其中该介电隔离结构的厚度超过该BOX层的厚度。
13.如权利要求11的方法，其中形成晶体管沟道结构包括刻蚀大部分的该有源层。
14.如权利要求11的方法，其中该栅介质选自热生成的二氧化硅和高介电常数材料。
15.如权利要求11的方法，其中形成该栅结构包括：淀积导电层，在该导电层上淀积介电帽盖层，刻蚀该导电层和该介电帽盖层以形成栅电极，以及在该栅电极的侧壁上形成介电间隔壁。
16.一种使用绝缘体上硅(SOI)晶片形成具有凹陷的源/漏的晶体管的方法，该SOI晶片包括在衬底体块上的埋氧(BOX)层上的有源层，该方法包括：
在该SOI晶片的有源层中形成隔离结构，其中该隔离结构延伸穿过该有源层至该BOX层；
移除相邻隔离沟槽之间的该有源层的上部，以形成晶体管沟道结构；
在该沟道结构上形成栅介质；
在该栅介质上形成栅结构；及
刻蚀穿过未被该栅结构或该隔离沟槽掩膜的部分该栅介质、沟道结构和BOX层；以及
从通过所述刻蚀而暴露的部分该衬底体块外延生长源/漏结构。
17.如权利要求16的方法，其中该源/漏结构具有第一导电类型，且进一步包括：使用第二导电类型的杂质进行到该体块衬底的深注入。
18.如权利要求16的方法，移除该有源层的上部包括刻蚀大部分该有源层。
19.如权利要求16的方法，其中形成该栅结构包括形成栅电极和在该栅电极的侧壁上形成介电间隔壁。
20.如权利要求16的方法，其中该隔离结构和该BOX层都主要包括氧化硅，并且其中该隔离结构的厚度防止该BOX层的隔离部分在所述刻蚀期间被刻蚀。
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