KR20020096744A - 반도체 소자의 콘택홀 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 콘택홀 형성 방법에 관한 것으로, 제 1 층간 절연막의 소정 영역을 식각하여 콘택 플러그가 형성될 콘택홀을 형성하고, 제 2 층간 절연막의 소정 영역을 식각하여 커패시터의 하부 전극이 형성될 영역에 콘택홀을 형성하는 공정에서, 제 1 및 제 2 층간 절연막 사이에 식각 정지층을 형성한 후 포토 리소그라피/건식 식각 공정을 통해 제 2 층간 절연막을 식각하여 제 1 콘택홀을 형성하고, 식각 정지층에 식각 경사면을 발생시켜 식각 정지층 SAC(Self Aligned Contact) 공정으로 제 1 층간 절연막에 제 2 콘택홀을 형성하므로써 한번의 포토 리소그라피 공정으로 제 1 및 제 2 콘택홀을 형성하고, 콘택 플러그 제조공정 없이 전도성 물질층 하나만으로 콘택 플러그와 커패시터의 하부 전극을 동시에 형성하여 전체적인 공정 단계를 줄이며, 제 1 및 제 2 콘택홀의 정렬 오차를 방지할 수 있는 반도체 소자의 콘택홀 형성 방법을 제공하는데 그 목적이 있다.
Description
본 발명은 반도체 소자의 콘택홀 형성 방법에 관한 것으로, 특히 제 1 및 제 2 층간 절연막의 소정 영역을 식각하여 콘택 플러그와 커패시터의 하부 전극이 형성될 영역에 콘택홀을 형성하기 위한 반도체 소자의 콘택홀 형성 방법에 관한 것이다.
커패시터를 제조하기 위한 일반적인 공정에는 커패시터의 하부 전극과 반도체 기판의 접합 영역을 전기적으로 연결시키기 위한 콘택 플러그를 형성하며, 콘택 플러그를 포함한 그 상부에 소정의 패턴으로 커패시터의 하부 전극을 형성한다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 콘택홀 형성 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판(11) 상에 제 1 층간 절연막(12)을 형성한 후 1차 포토/건식 식각(Photo & Dry Etch) 공정으로 소정 영역을 식각하여 제 1 콘택홀(13)을 형성한다.
도 1b를 참조하면, 제 1 콘택홀(13)에 폴리실리콘층을 매립하여 콘택 플러그(14)를 형성한다.
도 1c를 참조하면, 콘택 플러그(13)를 포함한 제 1 층간 절연막(12) 상에 제 2 층간 절연막(14)을 형성한 후 2차 포토/건식 식각 공정으로 제 2 층간 절연막(14)의 소정 영역을 식각하여 콘택 플러그(13)의 상부 표면이 노출되는 제 2 콘택홀(16)을 형성한다.
도 1d를 참조하면, 제 2 콘택홀(16)을 포함한 전체 상부에 전도성 물질층을 형성한 후 화학적 기계적 연마와 같은 평탄화 공정으로 제 2 층간 절연막(14) 상의 전도성 물질층을 제거하여 서로 독립된 다수의 하부 전극(17)을 형성한다.
상기에서와 같이, 커패시터를 제조하기 위한 일반적인 공정에서는 반도체 기판(11)의 접합 영역을 노출시키는 제 1 콘택홀(13)과 콘택 플러그(14)의 상부 표면을 노출시키는 제 2 콘택홀(16)을 형성하기 위하여 2차례에 걸쳐 포토 리소그라피 공정이 실시된다. 또한, 기타 증착 및 식각(Dep & Etch) 공정이 추가되므로 공정의 단계가 많아지고, 2차례에 걸친 포토 리소그라피 공정에 의해 정렬 오차가 발생될 수 있어 접촉면이 줄어듦에 따른 저항 증가나 상하부 요소가 전기적으로 연결되지 않아 소자의 전기적 특성을 저하시키고, 불량이 발생되는 문제점이 있다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 제 1 및 제 2 층간 절연막 사이에 식각 정지층을 형성한 후 포토 리소그라피/건식 식각 공정을 통해 제 2 층간 절연막을 식각하여 제 1 콘택홀을 형성하고, 식각 정지층에 식각 경사면을 발생시켜 식각 정지층 SAC(Self Aligned Contact) 공정으로 제 1 층간 절연막에 제 2 콘택홀을 형성하므로써 한번의 포토 리소그라피 공정으로 제 1 및 제 2 콘택홀을 형성하고, 콘택 플러그 제조공정 없이 전도성 물질층 하나만으로 콘택 플러그와 커패시터의 하부 전극을 동시에 형성하여 전체적인 공정 단계를 줄이며, 제 1 및 제 2 콘택홀의 정렬 오차를 방지할 수 있는 반도체 소자의 콘택홀 형성 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 콘택홀 형성 방법을 설명하기 위한 소자의 단면도.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 콘택홀 형성 방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11, 21 : 반도체 기판12, 22 : 제 1 층간 절연막
13, 26 : 제 1 콘택홀14, 29 : 콘택 플러그
15, 24 : 제 2 층간 절연막16, 28 : 제 2 콘택홀
17, 30 : 하부 전극23 : 식각 정지층
25 : 포토레지스트 패턴27 : 식각 경사면
본 발명에 따른 반도체 소자의 콘택홀 형성 방법은 통상의 공정을 통해 반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판 상에 제 1 층간 절연막, 식각 정지층, 제 2 층간 절연막을 순차적으로 형성하는 단계, 제 2 층간 절연막 상에 소정의 패턴으로 포토레지스트 패턴을 형성하는 단계, 노출된 제 2 층간 절연막을 식각 공정으로 제거하여 제 1 콘택홀을 형성하는 단계, 식각 경사면이 발생되도록 식각 정지층의 노출된 부분을 식각하는 단계, 식각 정지층 SAC 공정으로 제 1 층간 절연막을 제거하여 제 2 콘택홀을 형성하는 단계 및 포토레지스트 패턴을 제거한 후 제 2 콘택홀이 충분히 매립되도록 전체 상부에 전도성 물질층을 형성한 후 화학적 기계적 연마와 같은 평탄화 공정으로 제 2 층간 절연막 상의 전도성 물질층을 제거하여 제 2 콘택홀에는 콘택 플러그가 형성되고, 동시에 제 1 콘택홀에는 하부 전극이 형성되는 단계로 이루어지는 것을 특징으로 한다.
식각 정지층은 질화막으로 형성하며, 300 내지 1000Å의 두께로 형성한다. 식각 경사면의 각도는 제 2 콘택홀의 크기에 따라 조절되며, 이상적으로는 제 1 콘택홀의 측벽에서 약 45°내지 80°가 되도록 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 콘택홀 형성 방법을 설명하기 위한 소자의 단면도이다.
도 2a를 참조하면, 소정의 공정을 통해 반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판(21) 상에 제 1 층간 절연막(22), 식각 정지층(23), 제 2 층간 절연막(24)을 순차적으로 형성한다.
식각 정지층(23)은 질화막으로 형성하며, 300 내지 1000Å의 두께로 형성한다.
도 2b를 참조하면, 포토 리소그라피 공정을 실시하여 제 2 층간 절연막(24) 상에 소정의 패턴으로 포토레지스트 패턴(25)을 형성한다. 포토레지스트 패턴(25)에 의해 하부 전극이 형성될 영역의 제 2 층간 절연막(24)이 노출된다. 이후 포토레지스트 패턴(25)에 의해 노출되어 있는 영역의 제 2 층간 절연막(24)을 식각 공정으로 제거하여 하부 전극이 형성될 영역에 제 1 콘택홀(26)을 형성한다. 제 1 콘택홀(26)이 형성되면서 하부의 식각 정지층(23)이 노출된다.
도 2c를 참조하면, 노출된 식각 정지층(23)을 식각하여 제거한다. 이때, 식각 공정의 공정 조건을 조절하여 식각 정지층(23) 가장 자리에 식각 경사면(27)이 발생되도록 한다.
이때, 식각 경사면(27)의 각도는 하부의 제 1 층간 절연막(22)에 형성될 제 2 콘택홀의 크기에 따라 조절되며, 이상적으로는 약 45°내지 80°가 되도록 한다. 이로써, 제 2 콘택홀이 형성될 영역, 즉 콘택 플러그가 형성될 영역의 제 1 층간 절연막(22)이 노출되며, 제 1 층간 절연막(22)이 노출된 영역은 제 1 콘택홀(26)보다 작다. 상기와 같이, 식각 공정을 실시하는 과정에서 가장 자리 부분에 식각 경사면을 발생시키는 것은 공지된 기술에 의해서도 충분히 실시할 수 있다.
이후, 식각 정지층의 경사면(27)을 식각 마스크로하는 식각 정지층 SAC 공정으로 제 1 층간 절연막(22)을 제거하여 제 2 콘택홀(28)을 형성한다. 제 1 층간 절연막(27)을 식각하는 과정에서 제 2 층간 절연막(24)은 제 2 층간 절연막(24) 상에 형성된 포토레지스트 패턴(25)에 의해 식각되지 않는다. 이로써, 도 2b에서 포로레지스트 패턴(26)을 형성하기 위하여 실시한 한번의 포토 리소그라피 공정으로 제 1 및 제 2 콘택홀(26 및 28)을 형성한다.
도 2d를 참조하면, 포토레지스트 패턴(25)을 제거한 후 제 2 콘택홀(28)이 충분히 매립되도록 전체 상부에 전도성 물질층을 형성한 후 화학적 기계적 연마와 같은 평탄화 공정으로 제 2 층간 절연막(14) 상의 전도성 물질층을 제거한다. 이로써, 한번의 전도성 물질층 형성 공정으로 제 2 콘택홀(28)에는 콘택 플러그(29)가 형성되고, 제 1 콘택홀(26)에는 서로 독립된 다수의 하부 전극(30)이 형성된다. 사실상, 콘택 플러그(29)와 하부 전극(30)은 동일한 전도성 물질로 한번에 동시에 형성되므로 콘택 플러그(29)를 하부 전극(30)으로 사용하게 된다. 따라서, 정전 용량을 증가시킬 수 있다.
상술한 바와 같이, 본 발명은 한번의 포토 리소그라피 공정으로 제 1 및 제 2 콘택홀을 형성하고, 한번의 전도성 물질층 형성 공정으로 콘택 플러그 및 하부전극을 형성하므로써 공정의 단계를 줄이고, 정렬 오차에 의해 접촉 저항이 증가되는 것을 방지하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시키는 효과가 있다.
Claims (4)
- 통상의 공정을 통해 반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판 상에 제 1 층간 절연막, 식각 정지층, 제 2 층간 절연막을 순차적으로 형성하는 제 1 단계;상기 제 2 층간 절연막 상에 소정의 패턴으로 포토레지스트 패턴을 형성하는 제 2 단계;노출된 상기 제 2 층간 절연막을 식각 공정으로 제거하여 제 1 콘택홀을 형성하는 제 3 단계;식각 경사면이 발생되도록 상기 식각 정지층의 노출된 부분을 식각하여 제거하는 제 4 단계;식각 정지층 SAC 공정으로 상기 제 1 층간 절연막을 제거하여 제 2 콘택홀을 형성하는 제 5 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
- 제 1 항에 있어서,상기 식각 정지층은 질화막으로 형성하며, 300 내지 1000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
- 제 1 항에 있어서,상기 식각 경사면의 각도는 제 2 콘택홀의 크기에 따라 조절되며, 이상적으로는 상기 제 1 콘택홀의 측벽에서 약 45°내지 80°가 되도록 하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
- 제 1 항에 있어서,상기 제 5 단계에서 제 2 콘택홀이 형성된 후에 상기 포토레지스트 패턴을 제거하고 상기 제 2 콘택홀이 충분히 매립되도록 전체 상부에 전도성 물질층을 형성한 후 상기 제 2 층간 절연막 상의 전도성 물질층을 제거하여 상기 제 2 콘택홀에는 콘택 플러그가 형성되고, 동시에 상기 제 1 콘택홀에는 하부 전극이 형성되는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
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