KR20040057525A - 반도체 소자의 캐패시터 제조방법 - Google Patents

반도체 소자의 캐패시터 제조방법 Download PDF

Info

Publication number
KR20040057525A
KR20040057525A KR1020020084283A KR20020084283A KR20040057525A KR 20040057525 A KR20040057525 A KR 20040057525A KR 1020020084283 A KR1020020084283 A KR 1020020084283A KR 20020084283 A KR20020084283 A KR 20020084283A KR 20040057525 A KR20040057525 A KR 20040057525A
Authority
KR
South Korea
Prior art keywords
film
storage node
node contact
interlayer insulating
capacitor
Prior art date
Application number
KR1020020084283A
Other languages
English (en)
Inventor
차한섭
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020020084283A priority Critical patent/KR20040057525A/ko
Publication of KR20040057525A publication Critical patent/KR20040057525A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/86—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions
    • H01L28/87—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means

Abstract

본 발명은 반도체 소자의 캐패시터의 제조방법에 관한 것으로, MDL(Merged DRAM in Logic) 소자의 캐패시터 제조공정시 층간 절연막 내에 적어도 2개의 스토리지 노드 콘택홀을 형성한 후 세정공정을 실시하여 상기 스토리지 노드 콘택홀의 면적을 증가시키고, 상기 2개의 스토리지 노드 콘택홀 내에 순차적으로 하부전극, 유전체막 및 상부전극을 형성함으로써 캐패시터의 제조에 따른 단차를 감소시키면서 높은 정전용량을 갖는 캐패시터를 제조할 수 있는 캐패시터 제조방법을 개시한다.

Description

반도체 소자의 캐패시터 제조방법{Method for manufacturing a capacitor in semiconductor device}
본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 특히 MDL(Merged DRAM in Logic) 소자의 제조공정시 캐패시터의 제조에 따른 단차를 감소시키고, 높은 정전용량을 갖는 캐패시터를 제조할 수 있는 캐패시터 제조방법에 관한 것이다.
일반적인 반도체 소자의 제조공정에서 MDL(Merged DRAM in Logic)의 캐패시터(planar capacitor)를 제조하는 방법에 대해 도 1a 내지 도 1h를 참조하여 설명한다.
도 1a 내지 도 1h는 종래기술에 따른 MDL 소자의 캐패시터의 제조방법을 설명하기 위하여 도시한 단면도들이다. 여기서, 도 1a 내지 도 1h에 도시된 참조부호들 중 서로 동일한 참조부호는 서로 동일한 기능을 하는 동일한 구성요소(element)를 가리킨다.
도 1a에 도시된 바와 같이, 일반적인 STI 스킴(Shallow Trench Isolationscheme), 웰(well) 공정, 게이트 전극 형성공정, LDD(Lightly Doped Drain) 스페이서(spacer) 형성공정, 소오스/드레인 형성공정, 살리사이드(self aligned silicide) 형성공정 및 비트라인 콘택 질화막(bit line contact nitride) 형성공정을 순차적으로 실시한다. 이로써, 반도체 기판(10)에는 소자 분리막(12), 웰 영역(미도시), 소오스 접합영역, 즉 스토리지 노드 콘택(storage node contact; 22a) 및 드레인 접합영역, 즉 비트라인 콘택(bit line contact; 22b)이 형성된다. 또한, 반도체 기판(10) 상에는 게이트 산화막(14) 및 폴리실리콘막(16)으로 이루어진 게이트 전극(18), LDD 스페이서(20) 및 금속 살리사이드층(24)이 형성된다. 여기서, LDD 스페이서(20)는 게이트 전극(18)의 양측벽에 형성되고, 금속 살리사이드층(24)은 게이트 전극(18)의 상부에 형성된다. 또한, 전체 구조 상부에 비트라인 콘택 질화막(26)이 형성된다.
이어서, 도 1b에 도시된 바와 같이 전체 구조 상부에 층간 절연막(Inter layer dielectric film; ILD)(28)으로 BPSG(Boron Phosphorus Silicate Glass)막을 증착한다. 그런 다음, BPSG막에 대하여 CMP(Chemical Mechanical Polishing) 방식을 이용하여 평탄화 공정을 실시한다. 그런 다음, 도 1c에 도시된 바와 같이 전체 구조 상부에 질화막(30) 및 TEOS(TetraEthylOrtho Silicate Glass; 32)을 순차적으로 증착한다.
이어서, 도 1d에 도시된 바와 같이 포토리소그래피(photolithography) 공정을 실시하여 스토리지 노드 콘택(22a)이 노출되도록 스토리지 노드 콘택홀(34)을 형성한다. 그런 다음, 도 1e에 도시된 바와 같이 스토리지 노드 콘택홀(34)을 갭필링(gap filling)시키도록 전체 구조 상부에 캐패시터의 하부전극용 도프트(doped) 폴리실리콘막(36)을 증착한다. 그런 다음, 도 1f에 도시된 바와 같이, 포토리소그래피 공정을 실시하여 도프트 폴리실리콘막(36)을 정의(define)한 후 식각공정을 실시하여 TEOS(32)막을 제거한다. 이로써, 하부전극(38)이 형성된다.
이어서, 도 1g에 도시된 바와 같이, 하부전극(38)의 상부 돌출부의 외면을 따라 ONO(Oxide/Nitride/Oxide) 구조로 이루어진 캐패시터의 유전체막(40)을 형성한다. 그런 다음, 도 1h에 도시된 바와 같이, 유전체막(40)을 덮도록 도프트 폴리실리콘막으로 상부전극(42)을 형성한다. 이로써, 하부전극(38), 유전체막(40) 및 상부전극(42)으로 이루어진 캐패시터가 완성된다.
그러나, 상기와 같은 종래기술에 따른 캐패시터의 제조방법은 필수불가결하게 충분한 캐패시터의 정전용량을 확보하기 위하여 캐패시터의 높이를 높혀주어야 한다. 이는 추후 또 다시 BPSG막을 증착하고 CMP 공정을 진행할 때, 셀(cell) 지역과 페리(peri) 지역의 높은 단차를 유발시켜 공정의 불안정성을 초래하게 될 뿐만 아니라, 비트라인 콘택을 형성할 때도 식각 및 콘택홀 갭 필링공정에서도 많은 문제를 야기시킨다.
따라서, 본 발명은 상기에서 설명한 종래 기술의 문제점을 해결하기 위해 안출된 것으로, MDL(Merged DRAM in Logic) 소자의 제조공정시 캐패시터의 제조에 따른 단차를 감소시키고, 높은 정전용량을 갖는 캐패시터를 제조할 수 있는 캐패시터 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1h는 종래기술에 따른 MDL(Merged DRAM in Logic) 소자의 캐패시터 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 2a 내지 도 2h는 본 발명의 바람직한 실시예에 따른 MDL 소자의 캐패시터 제조방법을 설명하기 위하여 도시한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
10, 100 : 반도체 기판 12, 102 : 소자 분리막
14, 104 : 게이트 산화막 16, 106 : 폴리실리콘막
18, 108 : 게이트 전극 20, 110 : LDD 스페이서
22a, 112a : 스토리지 노드 콘택 22b, 112b : 비트라인 콘택
24, 114 : 금속 살리사이드층 26, 116 : 비트라인 콘택 질화막
28, 118 : 층간 절연막 30 : 질화막
32 : TEOS막
34, 122a, 122b : 스토리지 노드 콘택홀
36, 126 : 도프트 폴리실리콘막
38, 128 : 하부전극 40, 130 : 유전체막
42, 132 : 상부전극
120 : 버퍼층
본 발명의 일측면에 따르면, 반도체 구조물층이 형성된 반도체 기판을 제공하는 단계와, 전체 구조 상부에 층간 절연막을 순차적으로 증착하는 단계와, 식각공정을 실시하여 상기 층간 절연막 내에 적어도 2개의 스토리지 노드 콘택홀을 형성하여 상기 반도체 구조물층의 스토리지 노드 콘택을 노출시키는 단계와, 세정공정을 실시하여 상기 스토리지 노드 콘택홀로 노출되는 상기 층간 절연막의 내측벽을 식각하고, 이로 인해 상기 스토리지 노드 콘택홀의 면적을 증가시키는 단계와, 상기 스토리지 노드 콘택홀의 내부면을 따라 하부전극, 유전체막 및 상부전극을 순차적으로 형성하는 단계를 포함하는 캐패시터 제조방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2a 내지 도 2h는 본 발명의 바람직한 실시예에 따른 MDL 소자의 캐패시터 제조방법을 설명하기 위하여 도시한 단면도들이다. 여기서, 도 2a 내지 도 2h에 도시된 참조부호들 중 서로 동일한 참조부호는 서로 동일한 기능을 하는 동일한 구성요소를 가리킨다.
도 2a를 참조하면, 일반적인 STI 스킴, 웰 공정, 게이트 전극 형성공정, LDD 스페이서 형성공정, 소오스/드레인 형성공정 및 살리사이드 형성공정을 순차적으로 실시하여 반도체 기판(100) 상에 반도체 구조물층을 형성한다. 여기서, 반도체 구조물층은 소자 분리막(102), 웰 영역(미도시), 스토리지 노드 콘택(112a), 비트라인 콘택(112b), 게이트 전극(108), LDD 스페이서(110), 금속 살리사이드층(114)을 포함한다. 게이트 전극(108)은 게이트 산화막(104)과 폴리실리콘막(106)으로 이루어진다. 금속 살리사이드층(114)은 비트라인 콘택(112b)과 게이트 전극(108)의 상부에 형성된다. 상기 반도체 구조물층 이외에도 소정의 반도체 소자를 형성하기 위한 구성요소들이 형성될 수 있다.
이어서, 전체 구조 상부에 비트라인 콘택 질화막(116) 및 층간 절연막(118)을 순차적으로 증착한다. 이때, 층간 절연막(118)은 BPSG막을 이용하여 증착한다. 또한, 층간 절연막(118)은 BPSG막 이외에도, SOG(Sping On Glass), USG(Un-doped Silicate Glass) 및 PSG(Phosphorus Silicate Glass) 중 어느 하나의 물질을 이용할 수 있다.
이어서, 층간 절연막(118)에 대하여 CMP 방식으로 평탄화 공정을 실시하여 층간 절연막(118)을 평탄화한다. 그런 다음, 층간 절연막(118) 상부에 버퍼층(buffer layer; 120)을 증착한다. 이때, 버퍼층(120)은 질화막을 이용하여 200 내지 400Å의 두께로 증착한다.
도 2b를 참조하면, 전체 구조 상부에 포토레지스트(photoresist; 미도시)를도포한 후 포토 마스크(photo mask)를 이용한 노광공정 및 현상공정을 순차적으로 실시하여 포토레지스트 패턴(미도시)을 형성한다. 그런 다음, 상기 포토레지스트 패턴을 이용한 식각공정을 실시하여 적어도 두개의 스토리지 노드 콘택홀(122a 및 122b)을 형성한다. 한편, 식각공정은 버퍼층(120), 층간 절연막(118) 및 비트라인 콘택 질화막(116)을 식각하여 스토리지 노드 콘택홀(122a 및 122b)을 통해 스토리지 노드 콘택(112a)이 노출되도록 실시한다.
도 2c를 참조하면, 버퍼층(120)의 하부에 형성된 층간 절연막(118)에 대하여 세정공정을 실시한다. 이로써, 스토리지 노드 콘택홀(122a 및 122b)으로 노출되는 층간 절연막(118)의 내측벽이 과도 식각(over etch)되어 스토리지 노드 콘택홀(122a 및 122b)의 내부 표면적은 증가된다. 즉, 상기 세정공정에 의해 버퍼층(120)과 층간 절연막(118) 사이에는 언더컷(under cut; 124)이 형성된다. 이때, 상기 세정공정은 희석된 불화수소를 이용하거나, BOE(Buffer Oxide Ether)와 같은 통상적인 산화막 식각용 용액을 이용하여 실시한다. 이때, 최종 스토리지 노드 콘택홀(122a 및 122b)의 크기는 적어도 도 2f에서 형성되는 캐패시터의 하부전극(128), 도 2h에서 형성되는 유전체막(130) 및 상부전극(132)의 두께를 합한 두께의 두배가 되도록 형성하는 것이 바람직하다.
도 2d를 참조하면, 도 2c에서 내부 면적이 확장된 스토리지 노드 콘택홀(122a 및 122b)의 내부면을 따라 전체 구조 상부에 도프트 폴리실리콘막(126)을 증착한다. 이때, 도프트 폴리실리콘막(126)은 LPCVD(Low Pressure Chemical Vapor Deposition) 방식으로 증착공정을 실시하여 형성하되, 상기 LPCVD 방식은 SiH4또는 Si2H6와 PH3가스를 이용하여 500 내지 550℃의 온도범위 내에서 실시한다. 이로써, 도프트 폴리실리콘막(126)은 200 내지 800Å의 두께로 증착된다.
도 2e 및 도 2f를 참조하면, 전체 구조 상부에 포토레지스트를 도포한 후 포토 마스크를 이용한 노광공정 및 현상공정을 순차적으로 실시하여 포토레지스트 패턴(PR)을 형성한다. 이때, 상기 포토레지스트는 적당한 점도를 갖는 물질을 이용하여 스핀 코팅(spin coating)시 포토레지스트가 스토리지 노드 콘택홀(122a 및 112b)의 내부로 침투하지 않도록 한다.
이어서, 상기 포토레지스트 패턴(PR)을 이용한 식각공정을 실시하여 도프트 폴리실리콘막(126)을 패터닝한다. 이로써, 캐패시터의 하부전극(128)이 형성된다. 그런 다음, 스트립 공정을 실시하여 상기 포토레지스트 패턴(PR)을 제거한다. 그러나, 상기 포토레지스트 도포시 상기 포토레지스트가 스토리지 노드 콘택홀(122a 및 122b)의 내부로 침투하는 경우에는 스트립 공정시 일반적으로 사용되는 애숴(asher) 장비 대신에 황산(H2SO4) 수용액을 이용하여 포토레지스트 패턴(PR)을 제거하는 것이 바람직하다.
도 2g를 참조하면, 스토리지 노드 콘택홀(122a 및 122b) 내부면을 따라 형성된 캐패시터의 하부전극(128)을 따라 캐패시터의 유전체막(130)을 증착한다. 이때, 유전체막(130)은 ONO 구조로 형성하거나, Ta2O5막, BST 및 Al2O5막 중 어느 하나를 이용하여 형성할 수 있다. 또한, 유전체막(130)은 상기에서 나열된 물질에 한정되는 것이 아니라, 일반적으로 캐패시터의 유전물질로 사용되는 모든 물질을 사용하여 형성할 수 있다.
도 2h를 참조하면, 유전체막(130)을 따라 도프트 폴리실리콘막(미도시)을 증착한다. 이때, 도프트 폴리실리콘막은 상기 LPCVD 방식은 SiH4또는 Si2H6와 PH3가스를 이용하여 500 내지 550℃의 온도범위 내에서 실시한다. 그런 다음, 포토리소그래피 공정을 실시하여 상기 도프트 폴리실리콘막을 패터닝하여 캐패시터의 상부전극(132)을 형성한다. 이때, 상부전극(132)은 유전체막(130)의 상부면을 따라 형성하되, 유전체막(130)의 끝단이 완전히 덮혀지도록 형성한다. 이러한 공정을 실시함으로써, 스토리지 노드 콘택홀(122a 및 122b)의 내에는 하부전극(128), 유전체막(130) 및 상부전극(132)으로 이루어진 캐패시터가 형성된다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예들에서 구체적으로 기술되었으나, 상기한 실시예들은 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상 설명한 바와 같이, 본 발명에서는 MDL(Merged DRAM in Logic) 소자의 캐패시터 제조공정시 층간 절연막 내에 적어도 2개의 스토리지 노드 콘택홀을 형성한 후 세정공정을 실시하여 상기 스토리지 노드 콘택홀의 면적을 증가시키고, 상기 2개의 스토리지 노드 콘택홀 내에 순차적으로 하부전극, 유전체막 및 상부전극을 형성함으로써 캐패시터의 제조에 따른 단차를 감소시키고, 높은 정전용량을 갖는 캐패시터를 제조할 수 있다.

Claims (11)

  1. (a) 반도체 구조물층이 형성된 반도체 기판을 제공하는 단계;
    (b) 전체 구조 상부에 층간 절연막을 순차적으로 증착하는 단계;
    (c) 식각공정을 실시하여 상기 층간 절연막 내에 적어도 2개의 스토리지 노드 콘택홀을 형성하여 상기 반도체 구조물층의 스토리지 노드 콘택을 노출시키는 단계;
    (d) 세정공정을 실시하여 상기 스토리지 노드 콘택홀로 노출되는 상기 층간 절연막의 내측벽을 식각하고, 이로 인해 상기 스토리지 노드 콘택홀의 면적을 증가시키는 단계; 및
    (e) 상기 스토리지 노드 콘택홀의 내부면을 따라 하부전극, 유전체막 및 상부전극을 순차적으로 형성하는 단계를 포함하는 것을 특징으로 하는 캐패시터 제조방법.
  2. 제 1 항에 있어서,
    상기 (a) 단계와 상기 (b) 단계 사이에, 전체 구조 상부에 비트라인 콘택 질화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 캐패시터 제조방법.
  3. 제 1 항에 있어서,
    상기 (b) 단계와 상기 (c) 단계 사이에, 상기 층간 절연막 상부에 200 내지 400Å의 두께로 질화막을 증착하는 단계를 더 포함하는 것을 특징으로 하는 캐패시터 제조방법.
  4. 제 1 항에 있어서,
    상기 층간 절연막은 BPSG막, SOG막, USG막 및 PSG막 중 어느 하나의 물질을 이용하여 형성하는 것을 특징으로 하는 캐패시터 제조방법.
  5. 제 1 항에 있어서,
    상기 (d) 단계에서 상기 세정공정 후 스토리지 노드 콘택홀의 크기는 적어도 상기 하부전극, 상기 유전체막 및 상기 상부전극의 두께를 합한 총 두께의 두배가 되도록 형성하는 것을 특징으로 하는 캐패시터 제조방법.
  6. 제 1 항에 있어서,
    상기 세정공정은 산화막 식각용 용액을 이용하는 것을 특징으로 하는 캐패시터 제조방법.
  7. 제 6 항에 있어서,
    상기 산화막 식각용 용액은 불화수소 수용액 또는 BOE 용액인 것을 특징으로 하는 캐패시터 제조방법.
  8. 제 1 항에 있어서,
    상기 하부전극 및 상부전극은 도프트 폴리실리콘막으로 형성하는 것을 특징으로 하는 캐패시터 제조방법.
  9. 제 8 항에 있어서,
    상기 도프트 폴리실리콘막은 LPCVD 방식으로 형성하되, 상기 LPCVD 방식은 SiH4또는 Si2H6와 PH3가스를 이용하여 500 내지 550℃의 온도범위 내에서 실시하는 것을 특징으로 하는 캐패시터 제조방법.
  10. 제 1 항에 있어서,
    상기 하부전극은 200 내지 800Å의 두께로 증착하는 것을 특징으로 하는 캐패시터 제조방법.
  11. 제 1 항에 있어서, 상기 (e) 단계에서 상기 하부전극 형성은,
    상기 스토리지 노드 콘택홀의 내부면을 따라 도프트 폴리실리콘막을 증착하는 단계;
    상기 스토리지 노드 콘택홀 내로 침투하지 않도록 전체 구조 상부에 포토레지스트를 도포한 후 포토 마스크를 이용한 노광공정 및 현상공정을 순차적을 실시하여 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각 마스크로 이용한 식각공정을 실시하여 상기 도프트 폴리실리콘막을 패터닝하는 단계;
    상기 포토레지스트 패턴을 에숴 장비 또는 황산 수용액을 이용하여 제거하는 단계를 포함하는 것을 특징으로 하는 캐패시터 제조방법.
KR1020020084283A 2002-12-26 2002-12-26 반도체 소자의 캐패시터 제조방법 KR20040057525A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020020084283A KR20040057525A (ko) 2002-12-26 2002-12-26 반도체 소자의 캐패시터 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020020084283A KR20040057525A (ko) 2002-12-26 2002-12-26 반도체 소자의 캐패시터 제조방법

Publications (1)

Publication Number Publication Date
KR20040057525A true KR20040057525A (ko) 2004-07-02

Family

ID=37350095

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020084283A KR20040057525A (ko) 2002-12-26 2002-12-26 반도체 소자의 캐패시터 제조방법

Country Status (1)

Country Link
KR (1) KR20040057525A (ko)

Similar Documents

Publication Publication Date Title
KR100846099B1 (ko) 리세스 채널 트랜지스터를 포함하는 반도체 장치 제조 방법
US7476584B2 (en) Method of fabricating a semiconductor device with a bit line contact plug
KR100378200B1 (ko) 반도체 소자의 콘택 플러그 형성방법
JP2005159363A (ja) 階段形状のシリンダー型構造のキャパシタを有する半導体装置、及びその製造方法
US6037211A (en) Method of fabricating contact holes in high density integrated circuits using polysilicon landing plug and self-aligned etching processes
KR100434511B1 (ko) 다마신 배선을 이용한 반도체 소자의 제조방법
KR100348316B1 (ko) 반도체 소자의 제조방법
US6303431B1 (en) Method of fabricating bit lines
KR100911102B1 (ko) 반도체 소자의 캐패시터 제조 방법
KR100495576B1 (ko) 반도체 소자의 캐패시터 제조방법
KR100528803B1 (ko) 반도체 소자의 캐패시터 제조방법
KR20040057525A (ko) 반도체 소자의 캐패시터 제조방법
KR20020032784A (ko) 반도체 소자의 제조 방법
KR20070002783A (ko) 반도체 소자 제조방법
KR100721548B1 (ko) 반도체 소자의 캐패시터 스토리지 노드 형성방법
KR20050002315A (ko) 반도체 소자의 제조 방법
US6919246B2 (en) Semiconductor device and fabricating method thereof
JP4033728B2 (ja) コンタクトホール形成方法
KR20040057521A (ko) 반도체 소자의 캐패시터 제조방법
KR20020002574A (ko) 반도체 소자의 콘택플러그 형성방법
KR100277883B1 (ko) 반도체 소자의 제조 방법
KR100897249B1 (ko) 반도체 소자의 콘택홀 형성 방법
KR100701684B1 (ko) 반도체 소자의 워드라인의 절연 패턴 형성 방법
KR20070062026A (ko) 반도체 소자의 컨택홀 형성방법
KR20070002325A (ko) 반도체 소자 제조방법

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application