JP4667742B2 - キャパシタの製造方法 - Google Patents

キャパシタの製造方法 Download PDF

Info

Publication number
JP4667742B2
JP4667742B2 JP2003435043A JP2003435043A JP4667742B2 JP 4667742 B2 JP4667742 B2 JP 4667742B2 JP 2003435043 A JP2003435043 A JP 2003435043A JP 2003435043 A JP2003435043 A JP 2003435043A JP 4667742 B2 JP4667742 B2 JP 4667742B2
Authority
JP
Japan
Prior art keywords
oxide film
manufacturing
film
forming
capacitor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2003435043A
Other languages
English (en)
Other versions
JP2004253784A (ja
Inventor
昌録 宋
相浩 禹
東洙 朴
哲煥 朴
泰赫 李
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of JP2004253784A publication Critical patent/JP2004253784A/ja
Application granted granted Critical
Publication of JP4667742B2 publication Critical patent/JP4667742B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40Capacitors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02211Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound being a silane, e.g. disilane, methylsilane or chlorosilane
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02296Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02321Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02296Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02321Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer
    • H01L21/02323Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of oxygen
    • H01L21/02326Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of oxygen into a nitride layer, e.g. changing SiN to SiON
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02296Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02321Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer
    • H01L21/02329Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of nitrogen
    • H01L21/02332Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of nitrogen into an oxide layer, e.g. changing SiO to SiON
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02296Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314Inorganic layers
    • H01L21/3143Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers
    • H01L21/3144Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers on silicon
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/32105Oxidation of silicon-containing layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Formation Of Insulating Films (AREA)

Description

発明は、キャパシタの製造方法に関するもので、特にドーピングされたシリコン層を電極物質として用いて第一酸化膜−窒化膜−第二酸化膜構造の誘電膜を用い、窒化膜の厚さを減少させて、漏洩電流による破壊電圧を増加させる等のキャパシタの特性を向上させるキャパシタの製造方法に関する。
一般的にDRAMの記憶素子において、キャパシタは情報を記憶し判読するために一定量の電荷を格納する機能を行う。そのため、キャパシタは十分な静電容量を確保しなければならず、誘電体膜は漏洩電流の少ない絶縁特性を備えて、長期間繰り返して使用し続けることに対する信頼性をも共に有していなければならない。
また一方で、年々、素子が高集積化することによって単位素子に割り当てられる面積が減少し、キャパシタの静電容量の確保が徐々に難しくなっている。このため、キャパシタの高さは増加し、隣接セルとの製造の歩留まりも減少している。
しかしながら、DRAMの記憶素子におけるセル内のキャパシタは、25fF程度の静電容量を確保すべきであり、一般的にキャパシタの静電容量は表面積に比例し、誘電膜の厚さに反比例するので、静電容量を増加させるためにキャパシタの表面積を増加させたり、誘電物質を改良する方法が研究されている。
そこで従来では、誘電物質に、初期では誘電率が3.8の酸化膜を用いられてきたが、その後、より誘電率の高い誘電膜である誘電率7の窒化膜を用いられるようになり、現在では256M 以上の素子においてはTa25,Al23 または HfO2 などの新しい誘電物質が用いられている。また、キャパシタの構造は初期には誘電性を高めるようなスタック構造が使用されてきたが、素子の高集積化によりスタック構造の使用が難しくなったので、かわりに電荷格納電極の面積を1.7〜2倍程度増加させることができるMPS(メソポーラスシリカ、以下MPSと省略する)を使用して、MPSをコンケイブ状にしたり、シリンダー型構造に適用する方法が利用されている。
次に、従来技術によるキャパシタの製造方法でドーピングされたシリコン層を電極として用いるキャパシタの場合について説明する。
まず、半導体基板上に電荷格納電極コンタクトプラグが備えられた層間絶縁膜を形成させる。層間絶縁膜上に電荷格納電極を形成した後、電荷格納電極が大気に触れることにより電荷格納電極の表面上に生じた自然酸化膜をHF系列の洗浄溶液で取り除くとともに、その後、O2,H2OまたはO3を含む気相中で第一酸化膜の形成を行う。あるいは、NH4OHとH22混合物系列の洗浄溶液を用いて自然酸化膜を取り除いた後、第一酸化膜を湿式酸化方法により形成する。
そして次に、第一酸化膜上に窒化膜を形成させ、再びH2Oを含む気相中で窒化膜を酸化させて第二酸化膜を形成した後に、プレート電極をドーピングされたシリコンで形成させる。
上述したような従来技術によるキャパシタの製造方法では、自然酸化膜を取り除くために、HF系列の洗浄溶液で電荷格納電極の自然酸化膜を取り除くと、自然酸化膜とともに、ドーピングされたシリコンの表面のドーパメントが除去されて下部電極において電荷空乏が発生する。一方、誘電率を高めるために、窒化膜の厚さを減少させれば破壊電圧が低くなるという問題点が生じる。
特にこのような問題点は、鋳型酸化膜を取り除くためのエッチング工程時に、電荷格納電極の表面が長期間露出してドーパメントの損失が大きくなってしまうようなシリンダー型構造のキャパシタにおいては更に顕著になってしまう。
本発明は、前記のような問題点を解決するためのもので、電荷格納電極表面の自然酸化膜を取り除く工程で流失されるドーパメントを補う熱処理工程を追加して電荷格納電極の電荷空乏現象を防止し、破壊電圧を低下させることなく窒化膜の厚さを減少させることができるキャパシタの製造方法を提供することを目的とする。
前記課題を解決するため、請求項1に記載の発明に係るキャパシタの製造方法は、第一酸化膜―窒化膜―第二酸化膜構造の誘電膜を用いるキャパシタの製造方法において、
半導体基板上に層間絶縁膜を形成する段階と、前記層間絶縁膜上にドーピングされたシリコン層で電荷格納電極を形成する段階と、前記電荷格納電極上に第一酸化膜を形成する段階と、前記第一酸化膜をn型不純物を含む気体の気相中で熱処理することにより、前記第一酸化膜を前記n型不純物を含有した酸化材質に変化させる段階と、前記第一酸化膜上に窒化膜を形成する段階と、前記窒化膜上に第二酸化膜を形成する段階とを含むことを特徴とする。
請求項2に記載の発明に係るキャパシタの製造方法は、
請求項1において、
前記ドーピングされたシリコン層は、n型不純物が1E20〜5E21/cm3の濃度でドーピングされたシリコン層であることを特徴とする。
請求項3に記載の発明に係るキャパシタの製造方法は、
請求項1において、
前記第一酸化膜を形成する前に、電荷格納電極表面の自然酸化膜を取り除く段階を含むことを特徴とする。
請求項4に記載の発明に係るキャパシタの製造方法は、
請求項1において、
前記第一酸化膜の厚さは、5〜25Åであることを特徴とする。
請求項5に記載の発明に係るキャパシタの製造方法は、
請求項1において、
前記第一酸化膜を形成する段階は、常温〜80℃の温度でNH4OHとH22混合水溶液に1〜10分間前記半導体基板を沈積して形成する湿式酸化工程、及び酸素を含む気体の気相中で500〜800℃の温度及び6.67〜1.01x105Paの圧力下で3〜120分間前記半導体基板を熱処理する工程の中から選択されたいずれか一つであることを特徴とする。
請求項6に記載の発明に係るキャパシタの製造方法は、
請求項1において、
前記熱処理工程は、PH3またはAsH3 及びこれらの組合せの中から選択されたいずれか一つの気体の気相中、500〜800℃の温度及び6.67〜1.01x105Paの圧力で3〜180分間行われることを特徴とする。
請求項7に記載の発明に係るキャパシタの製造方法は、
請求項6において、
前記気体の気相中は、不活性ガスを含むことを特徴とする。
請求項8に記載の発明に係るキャパシタの製造方法は、
請求項1において、
前記窒化膜の厚さは30〜60Åであることを特徴とする。
請求項9に記載の発明に係るキャパシタの製造方法は、
請求項1において、
前記第二酸化膜を形成する段階は、酸素原子を含む気体の気相中、650〜800℃の温度及び6.67〜1.01x105Paの圧力で3〜120分間行われる熱処理工程であることを特徴とする。
本発明によるキャパシタの製造方法によれば、ドーピングされたシリコンを電極に用いて、酸化膜−窒化膜−酸化膜構造の誘電膜に用いるキャパシタで、厚さと品質が制御された酸化膜に熱処理で不純物をドーピングした後、後続工程の窒化膜形成工程で酸化膜に含まれた不純物を電荷格納電極との界面に拡散させて電荷空乏層を取り除き、破壊電圧を低下させることなく窒化膜の厚さを減少させることを可能にして、静電容量を増加させる等のキャパシタの特性を向上させて、製造の歩留まり及びキャパシタの動作の信頼性を向上させることができる。
以下、本発明によるキャパシタの製造方法に関して図1から図4の図面を参照して詳しく説明する。図1から図4は、本発明によるキャパシタの製造工程を示す断面図である。
図1に示すように、シリコンウェーハ等の半導体基板上(図示省略)には、所定の下部構造物、例えば素子分離酸化膜(図示省略)とMOSFET(図示省略) などを形成した後に、半導体基板の所定領域に電気的に接続する電荷格納電極用コンタクトプラグ(図示省略)を備えて平坦化した層間絶縁膜10を形成する。次に、層間絶縁膜10上に、例えば n型不純物であるPまたはAsなどの不純物を、望ましくは1E20〜5E21/cm3濃度でドーピングされたシリコン層である電荷格納電極12を形成する。ここで、電荷格納電極が大気に触れることにより電荷格納電極の表面上に自然酸化膜13が存在する場合、自然酸化膜13をHF系列の洗浄溶液で取り除く。
その後、図2に示すように、電荷格納電極12上に第一酸化膜14を5 〜25Å程度の厚さで形成する。 第一酸化膜14を形成する際、湿式酸化方法を利用する場合には、常温〜80℃の温度で、NH4OHとH22混合水溶液に1〜10分間沈積するような化学的な方法で形成することが望ましい。また第一酸化膜14を形成する際、乾式酸化方法を利用する場合には500〜800℃の温度及び6.67〜1.01x105Paの圧力下で酸素を含む気体、例えばO2,H2O,N2O,NOまたはO3等を用い、これらの気体を単独あるいは混合気体の気相中で、必要な場合にはArなどの不活性ガスも混合した気相中で、3〜120分間熱処理して形成することが望ましい。なお、ここで、第一酸化膜14の厚さを適切に調節すれば自然酸化膜13を除去することなく第一酸化膜14を形成することも可能である。
次に、第一 酸化膜14をシリコンより高い原子価を有するn型不純物を含む気体の気相中で熱処理を行う。熱処理工程は500〜800℃の温度でかつ、6.67〜1.01x105Paの圧力下でシリコンより高い原子価を有するn型不純物、例えばPH3またはAsH3等の単独または混合気体の気相中で、3〜180分間行うことが望ましい。このとき、必要に応じて、Ar等の不活性ガスを気相中に混合してもよい。前記熱処理工程によって第一 酸化膜14が不純物を含有した酸化材質、例えばPH3 を含む気相中ではPSG になり、Pが分子中に含まれたSiO2に変化する。
そして,次に、図3に示すように、第一酸化膜14上に窒化膜16を30〜60Å程度の厚さで形成する。窒化膜16の形成工程は先の熱処理工程より高い温度で行われ、第一酸化膜14に含まれた不純物は電荷格納電極12との界面に拡散して電荷空乏層は取り除かれる。
次に、窒化膜16上に第二酸化膜18を形成する。第二酸化膜18は酸素原子を含む気体、例えばO2,H2O,N2O,NOまたはO3等の単独または混合気体の気相中で、必要に応じてAr等の不活性ガスを混合した気相中で、650〜800℃、6.67〜1.01x105Paで3〜120分間熱処理して形成する。この時、第二酸化膜18の厚さは、HFを含む水溶液を用いて洗浄された単結晶ウェーハ上に50〜500Å程度の厚さとなるように形成させる。
そして、図4に示すように、第二酸化膜18上部にドーピングされたシリコンから成るプレート電極20を形成し、電荷格納電極の電荷空乏現象を防止し、破壊電圧を低下させることなく窒化膜の厚さを減少させることができるキャパシタを得る。
以上により、ドーピングされたシリコン層を電極物質として用いて第一酸化膜−窒化膜−第二酸化膜構造の誘電膜を用いるキャパシタ製造方法において、電荷格納電極表面の自然酸化膜を取り除く工程で流出されるドーパメントを補う熱処理工程を追加することで、後続過程で電荷格納電極の方へ不純物を拡散させてシリコン層と酸化膜との界面に不純物が位置するようにするので、第一酸化膜―窒化膜―第二酸化膜構造中、主なキャリアであるホールの空乏層によるホール電流を減少させて、電荷格納電極の電荷空乏現象を防止し、漏洩電流による破壊電圧を低下させることなく、窒化膜の厚さを減少させることができ、静電容量を増加させる等のようなキャパシタの特性を向上させて、製造の歩留まり及びキャパシタの動作の信頼性を向上させることができるキャパシタの製造方法を提供することができる。
本発明によるキャパシタの製造工程で半導体基板上に電荷格納電極が形成されるまでを示す断面図である。 本発明によるキャパシタの製造工程で電荷格納電極が形成されてから第一酸化膜に不純物を含有させるまでを示す断面図である。 本発明によるキャパシタの製造工程で第一酸化膜に不純物を含有させてから第二酸化膜が形成されるまでを示す断面図である。 本発明によるキャパシタの製造工程で第二酸化膜が形成されてからプレート電極が形成されるまでを示す断面図である。
符号の説明
10 層間絶縁膜
12 電荷格納電極
13 自然酸化膜
14 第一酸化膜
16 窒化膜
18 第二酸化膜
20 プレート電極

Claims (9)

  1. 第一酸化膜―窒化膜―第二酸化膜構造の誘電膜を用いるキャパシタの製造方法において、
    半導体基板上に層間絶縁膜を形成する段階と、
    前記層間絶縁膜上にドーピングされたシリコン層で電荷格納電極を形成する段階と、
    前記電荷格納電極上に第一酸化膜を形成する段階と、
    前記第一酸化膜をn型不純物を含む気体の気相中で熱処理することにより、前記第一酸化膜を前記n型不純物を含有した酸化材質に変化させる段階と、
    前記第一酸化膜上に窒化膜を形成する段階と、
    前記窒化膜上に第二酸化膜を形成する段階と
    を含むことを特徴とするキャパシタの製造方法
  2. 前記ドーピングされたシリコン層は、n型不純物が1E20〜5E21/cm3の濃度でドーピングされたシリコン層であることを特徴とする請求項1に記載のキャパシタの製造方法
  3. 前記第一酸化膜を形成する前に、電荷格納電極表面の自然酸化膜を取り除く段階を含むことを特徴とする請求項1に記載のキャパシタの製造方法
  4. 前記第一酸化膜の厚さは、5〜25Åであることを特徴とする請求項1に記載のキャパシタの製造方法
  5. 前記第一酸化膜を形成する段階は、常温〜80℃の温度でNH4OHとH22混合水溶液に1〜10分間前記半導体基板を沈積して形成する湿式酸化工程、及び酸素を含む気体の気相中で500〜800℃の温度及び6.67〜1.01x105Paの圧力下で3〜120分間前記半導体基板を熱処理する工程の中から選択されたいずれか一つであることを特徴とする請求項1に記載のキャパシタの製造方法
  6. 前記熱処理工程は、PH3またはAsH3 及びこれらの組合せの中から選択されたいずれか一つの気体の気相中、500〜800℃の温度及び6.67〜1.01x105Paの圧力で3〜180分間行われることを特徴とする請求項1に記載のキャパシタの製造方法
  7. 前記気体の気相中は、不活性ガスを含むことを特徴とする請求項6に記載のキャパシタの製造方法
  8. 前記窒化膜の厚さは30〜60Åであることを特徴とする請求項1に記載のキャパシタの製造方法
  9. 前記第二酸化膜を形成する段階は、酸素原子を含む気体の気相中、650〜800℃の温度及び6.67〜1.01x105Paの圧力で3〜120分間行われる熱処理工程であることを特徴とする請求項1に記載のキャパシタの製造方法
JP2003435043A 2003-02-17 2003-12-26 キャパシタの製造方法 Expired - Fee Related JP4667742B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2003-0009756A KR100520600B1 (ko) 2003-02-17 2003-02-17 반도체소자의 캐패시터 제조방법

Publications (2)

Publication Number Publication Date
JP2004253784A JP2004253784A (ja) 2004-09-09
JP4667742B2 true JP4667742B2 (ja) 2011-04-13

Family

ID=32844850

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003435043A Expired - Fee Related JP4667742B2 (ja) 2003-02-17 2003-12-26 キャパシタの製造方法

Country Status (4)

Country Link
US (1) US7153739B2 (ja)
JP (1) JP4667742B2 (ja)
KR (1) KR100520600B1 (ja)
TW (1) TWI242283B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8336308B2 (en) 2006-11-06 2012-12-25 Freni Brembo S.P.A. Lever device for operating a hydraulic actuator, particularly for motorcycles

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7611995B2 (en) * 2003-04-22 2009-11-03 Tokyo Electron Limited Method for removing silicon oxide film and processing apparatus
KR100568516B1 (ko) * 2004-02-24 2006-04-07 삼성전자주식회사 후처리 기술을 사용하여 아날로그 커패시터를 제조하는 방법
JP2006245415A (ja) * 2005-03-04 2006-09-14 Sharp Corp 半導体記憶装置及びその製造方法、並びに携帯電子機器
CN103594354B (zh) * 2013-11-08 2016-07-06 溧阳市江大技术转移中心有限公司 一种电介质层的制造方法
CN103606513B (zh) * 2013-11-08 2016-02-17 溧阳市江大技术转移中心有限公司 一种半导体电容器的制造方法
CN111312696B (zh) * 2018-12-12 2022-06-17 上海川土微电子有限公司 一种用于提高数字隔离器芯片耐压值的隔离电容

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02354A (ja) * 1989-02-08 1990-01-05 Hitachi Ltd 大規模半導体メモリ
JPH0344068A (ja) * 1989-07-12 1991-02-25 Oki Electric Ind Co Ltd 半導体装置の製造方法
JPH07240390A (ja) * 1994-02-28 1995-09-12 Fujitsu Ltd 半導体装置の製造方法
JPH0878543A (ja) * 1994-08-31 1996-03-22 Nkk Corp 不揮発性半導体メモリ装置及びその製造方法
JPH08306889A (ja) * 1995-05-08 1996-11-22 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JPH08330539A (ja) * 1995-05-31 1996-12-13 Nec Corp 半導体装置の製造方法
JPH11176959A (ja) * 1997-12-09 1999-07-02 Sony Corp 半導体装置の製造方法
JP2000150793A (ja) * 1998-11-11 2000-05-30 Nec Corp 容量素子の形成方法
JP2000200883A (ja) * 1998-12-30 2000-07-18 Anelva Corp メモリセル用キャパシタの製作方法及び基板処理装置
JP2001024165A (ja) * 1999-07-06 2001-01-26 Hitachi Ltd 半導体装置およびその製造方法ならびに半導体製造装置
JP2001085635A (ja) * 1999-09-10 2001-03-30 Nec Corp 半導体記憶装置の製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW367612B (en) * 1996-12-26 1999-08-21 Hitachi Ltd Semiconductor device having nonvolatile memory and method of manufacture thereof
US6528364B1 (en) * 1998-08-24 2003-03-04 Micron Technology, Inc. Methods to form electronic devices and methods to form a material over a semiconductive substrate
US6972436B2 (en) * 1998-08-28 2005-12-06 Cree, Inc. High voltage, high temperature capacitor and interconnection structures
US6313003B1 (en) * 2000-08-17 2001-11-06 Taiwan Semiconductor Manufacturing Company Fabrication process for metal-insulator-metal capacitor with low gate resistance
US6576526B2 (en) * 2001-07-09 2003-06-10 Chartered Semiconductor Manufacturing Ltd. Darc layer for MIM process integration

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02354A (ja) * 1989-02-08 1990-01-05 Hitachi Ltd 大規模半導体メモリ
JPH0344068A (ja) * 1989-07-12 1991-02-25 Oki Electric Ind Co Ltd 半導体装置の製造方法
JPH07240390A (ja) * 1994-02-28 1995-09-12 Fujitsu Ltd 半導体装置の製造方法
JPH0878543A (ja) * 1994-08-31 1996-03-22 Nkk Corp 不揮発性半導体メモリ装置及びその製造方法
JPH08306889A (ja) * 1995-05-08 1996-11-22 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JPH08330539A (ja) * 1995-05-31 1996-12-13 Nec Corp 半導体装置の製造方法
JPH11176959A (ja) * 1997-12-09 1999-07-02 Sony Corp 半導体装置の製造方法
JP2000150793A (ja) * 1998-11-11 2000-05-30 Nec Corp 容量素子の形成方法
JP2000200883A (ja) * 1998-12-30 2000-07-18 Anelva Corp メモリセル用キャパシタの製作方法及び基板処理装置
JP2001024165A (ja) * 1999-07-06 2001-01-26 Hitachi Ltd 半導体装置およびその製造方法ならびに半導体製造装置
JP2001085635A (ja) * 1999-09-10 2001-03-30 Nec Corp 半導体記憶装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8336308B2 (en) 2006-11-06 2012-12-25 Freni Brembo S.P.A. Lever device for operating a hydraulic actuator, particularly for motorcycles

Also Published As

Publication number Publication date
JP2004253784A (ja) 2004-09-09
TWI242283B (en) 2005-10-21
KR100520600B1 (ko) 2005-10-10
TW200417000A (en) 2004-09-01
KR20040074245A (ko) 2004-08-25
US7153739B2 (en) 2006-12-26
US20040161890A1 (en) 2004-08-19

Similar Documents

Publication Publication Date Title
US7700454B2 (en) Methods of forming integrated circuit electrodes and capacitors by wrinkling a layer that includes a high percentage of impurities
JP4111427B2 (ja) 半導体素子のキャパシタ製造方法
US7364965B2 (en) Semiconductor device and method of fabrication
JP4261267B2 (ja) 半導体素子のキャパシタ形成方法
KR100541682B1 (ko) 반도체 소자의 캐패시터 형성방법
US6468856B2 (en) High charge storage density integrated circuit capacitor
KR100417855B1 (ko) 반도체소자의 캐패시터 및 그 제조방법
JP4667742B2 (ja) キャパシタの製造方法
US20010006826A1 (en) Method for forming a capacitor for semiconductor devices
JP2007165733A (ja) 半導体装置及びその製造方法
KR100882090B1 (ko) 반도체소자의 캐패시터 제조방법
JP4357146B2 (ja) 酸化物誘電体膜の成膜方法及び半導体装置の製造方法
KR0172742B1 (ko) 반도체 소자의 유전체막 형성방법
JPH11214385A (ja) 半導体装置の製造方法
KR100569586B1 (ko) 고유전체 캐패시터의 제조 방법
KR100518235B1 (ko) 반도체소자의 캐패시터 제조방법
US20020058376A1 (en) Capacitor of a semiconductor device and method of manufacturing the same
KR100574476B1 (ko) 커패시터의 장벽산화층 형성방법
TW400647B (en) The DRAM capacitor with double layer dielectric structure
KR0123737B1 (ko) 커패시터 유전체막 형성방법
KR100618682B1 (ko) 반도체 메모리 소자의 캐패시터 제조방법
KR100506873B1 (ko) 반도체소자의 캐패시터 제조방법
KR100574473B1 (ko) 반도체장치의 커패시터 제조방법_
JP3302917B2 (ja) 半導体装置の製造方法
KR20060076340A (ko) 스토리지 커패시터의 제조방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060921

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090106

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100706

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20101006

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20101012

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101108

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20101214

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110112

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140121

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees