JPH0878543A - 不揮発性半導体メモリ装置及びその製造方法 - Google Patents
不揮発性半導体メモリ装置及びその製造方法Info
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- JPH0878543A JPH0878543A JP6207293A JP20729394A JPH0878543A JP H0878543 A JPH0878543 A JP H0878543A JP 6207293 A JP6207293 A JP 6207293A JP 20729394 A JP20729394 A JP 20729394A JP H0878543 A JPH0878543 A JP H0878543A
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Abstract
(57)【要約】
【目的】 不揮発性半導体メモリ素子が微細化に適し、
スケーリングが容易であって、ゲート・カップリング比
を大きく設定することができる不揮発性半導体メモリ装
置及びその製造方法を提供することを目的とする。 【構成】 浮遊ゲート１６がトンネル酸化膜１３に接す
るポリシリコン層１４ａとポリシリコン層１５ａからな
り、ソース・ドレイン領域１２の上に酸化膜１７が形成
されるとともに、ポリシリコン層１４ａのソース・ドレ
イン領域１２側に厚い酸化膜１８が成長することにより
ゲート長Ｗ1 を設定した不揮発性半導体メモリ装置であ
る。
スケーリングが容易であって、ゲート・カップリング比
を大きく設定することができる不揮発性半導体メモリ装
置及びその製造方法を提供することを目的とする。 【構成】 浮遊ゲート１６がトンネル酸化膜１３に接す
るポリシリコン層１４ａとポリシリコン層１５ａからな
り、ソース・ドレイン領域１２の上に酸化膜１７が形成
されるとともに、ポリシリコン層１４ａのソース・ドレ
イン領域１２側に厚い酸化膜１８が成長することにより
ゲート長Ｗ1 を設定した不揮発性半導体メモリ装置であ
る。
Description
【０００１】
【産業上の利用分野】本発明は、不揮発性半導体メモリ
装置及びその製造方法に関し、殊に、フローティングゲ
ートを備えるメモリ素子の微細化に好適であるととも
に、ゲート・カップリング比が大きく、カップリング比
の制御、及び、スケーリングの容易な不揮発性半導体メ
モリ装置及びその製造方法に係るものである。
装置及びその製造方法に関し、殊に、フローティングゲ
ートを備えるメモリ素子の微細化に好適であるととも
に、ゲート・カップリング比が大きく、カップリング比
の制御、及び、スケーリングの容易な不揮発性半導体メ
モリ装置及びその製造方法に係るものである。
【０００２】
【従来の技術】従来の不揮発性半導体メモリ装置につい
て説明する。図５は、不揮発性半導体メモリ装置の概要
を示すブロック図であり、４０はフローティングゲート
（以下、浮遊ゲートと称する）を備える不揮発性半導体
メモリ素子Ｍ11〜Ｍ24からなるメモリセルアレーであ
る。４６はワード線アドレス信号４１が入力される列デ
コーダであり、読み出し／書き込み制御回路４３からの
制御信号に基づいて、読み出し／書き込みの切り換えが
なされ、列デコーダ４６から引き出されているワード線
（列線）４４1 ，４４2 と、行デコーダ４８から引き出
される行線４５1 〜４５5 （仮想接地線，ソース線、ド
レイン線）をとうして所定の電圧がドレインとソース及
び制御ゲートに印加され、書き込み時は浮遊ゲートに電
子がチャージされ、読み出し時はメモリセルからの得ら
れる出力をセンスアンプで増幅して出力４７を導出して
いる。
て説明する。図５は、不揮発性半導体メモリ装置の概要
を示すブロック図であり、４０はフローティングゲート
（以下、浮遊ゲートと称する）を備える不揮発性半導体
メモリ素子Ｍ11〜Ｍ24からなるメモリセルアレーであ
る。４６はワード線アドレス信号４１が入力される列デ
コーダであり、読み出し／書き込み制御回路４３からの
制御信号に基づいて、読み出し／書き込みの切り換えが
なされ、列デコーダ４６から引き出されているワード線
（列線）４４1 ，４４2 と、行デコーダ４８から引き出
される行線４５1 〜４５5 （仮想接地線，ソース線、ド
レイン線）をとうして所定の電圧がドレインとソース及
び制御ゲートに印加され、書き込み時は浮遊ゲートに電
子がチャージされ、読み出し時はメモリセルからの得ら
れる出力をセンスアンプで増幅して出力４７を導出して
いる。
【０００３】このようなメモリセルアレー４０は、不揮
発性半導体メモリ素子Ｍ11〜Ｍ24が隣接して形成され、
ソース・ドレイン拡散層を共通として規則正しく配列さ
れている。メモリセルの集積度を高めようとすると、各
素子のチャネル領域は極めて微細なものとなり、フォト
リソグラフィ工程による露光精度やマスク合わせの誤差
に依存する製造限界でゲート幅及びゲート長が設定され
ている。このような不揮発性半導体メモリ素子は、ゲー
ト・カップリング比（以下、カップリング比と称する）
が大きい程、ホットエレクトロンの浮遊ゲートへの注入
効率が高められ、低電源電圧（約３．３Ｖ以下）の場
合、昇圧回路を用いるが、カップリング比が大きけれ
ば、昇圧回路を小さくできる。又、スタンバイ時のリー
ク電流やチップ面積を小さくできる。このような観点か
ら不揮発性半導体メモリ装置では、カップリング比を大
きく設定するように工夫がなされている。
発性半導体メモリ素子Ｍ11〜Ｍ24が隣接して形成され、
ソース・ドレイン拡散層を共通として規則正しく配列さ
れている。メモリセルの集積度を高めようとすると、各
素子のチャネル領域は極めて微細なものとなり、フォト
リソグラフィ工程による露光精度やマスク合わせの誤差
に依存する製造限界でゲート幅及びゲート長が設定され
ている。このような不揮発性半導体メモリ素子は、ゲー
ト・カップリング比（以下、カップリング比と称する）
が大きい程、ホットエレクトロンの浮遊ゲートへの注入
効率が高められ、低電源電圧（約３．３Ｖ以下）の場
合、昇圧回路を用いるが、カップリング比が大きけれ
ば、昇圧回路を小さくできる。又、スタンバイ時のリー
ク電流やチップ面積を小さくできる。このような観点か
ら不揮発性半導体メモリ装置では、カップリング比を大
きく設定するように工夫がなされている。
【０００４】浮遊ゲート電圧ＶFGについて、図６を参照
して説明すると、次式のように表される。 ＶFG＝（Ｃ2 ＶC ＋Ｃ3 ＶD ）／（Ｃ1 ＋Ｃ2 ＋Ｃ3 ）……（１） （但し、Ｃ1 は半導体基板と浮遊ゲート間容量，Ｃ2 は
浮遊ゲートと制御ゲート間容量，Ｃ3 は浮遊ゲートとド
レイン領域間容量，ＶC は制御ゲート電極に印加される
電圧，ＶD はドレイン電極に印加される電圧） 即ち、浮遊ゲート電圧ＶFGは、容量Ｃ1 ，Ｃ2 ，Ｃ3 の
合成容量と容量Ｃ2 及び容量Ｃ3 の比に依存している。
上記の（１）式から明らかなように、浮遊ゲートと制御
ゲート間容量Ｃ2 と浮遊ゲートとドレイン領域間容量Ｃ
3 が大きい程、浮遊ゲート電圧ＶFGの値は大きく設定す
ることができることを示しており、従来例の代表的な不
揮発性半導体メモリ装置を以下に説明する。
して説明すると、次式のように表される。 ＶFG＝（Ｃ2 ＶC ＋Ｃ3 ＶD ）／（Ｃ1 ＋Ｃ2 ＋Ｃ3 ）……（１） （但し、Ｃ1 は半導体基板と浮遊ゲート間容量，Ｃ2 は
浮遊ゲートと制御ゲート間容量，Ｃ3 は浮遊ゲートとド
レイン領域間容量，ＶC は制御ゲート電極に印加される
電圧，ＶD はドレイン電極に印加される電圧） 即ち、浮遊ゲート電圧ＶFGは、容量Ｃ1 ，Ｃ2 ，Ｃ3 の
合成容量と容量Ｃ2 及び容量Ｃ3 の比に依存している。
上記の（１）式から明らかなように、浮遊ゲートと制御
ゲート間容量Ｃ2 と浮遊ゲートとドレイン領域間容量Ｃ
3 が大きい程、浮遊ゲート電圧ＶFGの値は大きく設定す
ることができることを示しており、従来例の代表的な不
揮発性半導体メモリ装置を以下に説明する。
【０００５】図７は米国特許第４，８３３，５１４号に
開示されたものであり、図８は特開平４−２１５４８１
号公報に開示されたものである。図７の不揮発性半導体
メモリ装置は、ソース・ドレイン領域２が形成された半
導体基板１のチャネル領域を覆うゲート絶縁膜３上に浮
遊ゲートとなるポリシリコン層４が形成されている。ポ
リシリコン層４の周囲とソース・ドレイン領域２の表面
が酸化膜８で覆われた後、シリコン酸化膜を堆積してエ
ッチバックし、ポリシリコン層４と平坦な面を有する絶
縁領域９を形成する。その後、ポリシリコン層４に接す
る導電性のポリシリコン・キャツプ５が形成され、ソー
ス・ドレイン領域２を覆う絶縁領域９上に延在してい
る。更に、ポリシリコン・キャツプ５を覆うように容量
性絶縁膜６が設けられ、その上にワード線７が形成され
ている。
開示されたものであり、図８は特開平４−２１５４８１
号公報に開示されたものである。図７の不揮発性半導体
メモリ装置は、ソース・ドレイン領域２が形成された半
導体基板１のチャネル領域を覆うゲート絶縁膜３上に浮
遊ゲートとなるポリシリコン層４が形成されている。ポ
リシリコン層４の周囲とソース・ドレイン領域２の表面
が酸化膜８で覆われた後、シリコン酸化膜を堆積してエ
ッチバックし、ポリシリコン層４と平坦な面を有する絶
縁領域９を形成する。その後、ポリシリコン層４に接す
る導電性のポリシリコン・キャツプ５が形成され、ソー
ス・ドレイン領域２を覆う絶縁領域９上に延在してい
る。更に、ポリシリコン・キャツプ５を覆うように容量
性絶縁膜６が設けられ、その上にワード線７が形成され
ている。
【０００６】この不揮発性半導体メモリ装置では、浮遊
ゲートが二層のポリシリコン層からなり、第１層のポリ
シリコン層４に接するポリシリコン・キャツプ５が形成
されたものである。ポリシリコン・キャツプ５は、ソー
ス・ドレイン領域２を覆う絶縁領域９上まで延在させる
ことによって、ワード線（制御ゲート）７と浮遊ゲート
４との対向する表面積を拡大するようにして、制御ゲー
トと浮遊ゲート間容量Ｃ2 を大きく設定して、カップリ
ング比を大きく設定している。又、隣接するポリシリコ
ン・キャツプ５が接触しないように充分な距離を設ける
必要がある。
ゲートが二層のポリシリコン層からなり、第１層のポリ
シリコン層４に接するポリシリコン・キャツプ５が形成
されたものである。ポリシリコン・キャツプ５は、ソー
ス・ドレイン領域２を覆う絶縁領域９上まで延在させる
ことによって、ワード線（制御ゲート）７と浮遊ゲート
４との対向する表面積を拡大するようにして、制御ゲー
トと浮遊ゲート間容量Ｃ2 を大きく設定して、カップリ
ング比を大きく設定している。又、隣接するポリシリコ
ン・キャツプ５が接触しないように充分な距離を設ける
必要がある。
【０００７】図８の不揮発性半導体メモリ装置は、ソー
ス領域２ｓとドレイン領域２ｄが形成された半導体基板
１のチャネル領域を覆うゲート絶縁膜３上に浮遊ゲート
となるアスペクト比の高いポリシリコン層８が形成され
ており、その周囲が容量性絶縁膜９で覆われて、制御ゲ
ート（ワード線）となるポリシリコン層１０が被着され
ている。この不揮発性半導体メモリ装置では、半導体基
板１にゲート絶縁膜３が被着され、チャネル領域を可能
な限り、半導体基板１と浮遊ゲート８間容量Ｃ1 を小さ
な値とするとともに、浮遊ゲート８のアスペクト比を大
きくして、制御ゲート１０と浮遊ゲート８が容量性絶縁
膜９を介して向かい合う面積を増大させて制御ゲートと
浮遊ゲート間容量Ｃ2 を大きく設定することによって、
カップリング比を増大させるように設定している。この
従来例では浮遊ゲート８のアスペクト比を大きくするこ
とにより浮遊ゲート８の側面も容量Ｃ2 に寄与するよう
に工夫されている。
ス領域２ｓとドレイン領域２ｄが形成された半導体基板
１のチャネル領域を覆うゲート絶縁膜３上に浮遊ゲート
となるアスペクト比の高いポリシリコン層８が形成され
ており、その周囲が容量性絶縁膜９で覆われて、制御ゲ
ート（ワード線）となるポリシリコン層１０が被着され
ている。この不揮発性半導体メモリ装置では、半導体基
板１にゲート絶縁膜３が被着され、チャネル領域を可能
な限り、半導体基板１と浮遊ゲート８間容量Ｃ1 を小さ
な値とするとともに、浮遊ゲート８のアスペクト比を大
きくして、制御ゲート１０と浮遊ゲート８が容量性絶縁
膜９を介して向かい合う面積を増大させて制御ゲートと
浮遊ゲート間容量Ｃ2 を大きく設定することによって、
カップリング比を増大させるように設定している。この
従来例では浮遊ゲート８のアスペクト比を大きくするこ
とにより浮遊ゲート８の側面も容量Ｃ2 に寄与するよう
に工夫されている。
【０００８】
【発明が解決しようとする課題】前者の不揮発性半導体
メモリ装置では、浮遊ゲート４を二層のポリシリコン層
で形成して、カップリング比を高めているが、上層のポ
リシリコン・キャップ５を形成するフォト・エッチング
工程が増える欠点があり、このフォト・エッチング工程
による誤差を考慮してパターンを形成する必要があり、
その分、素子面積が増大する欠点がある。而も、ポリシ
リコン・キャップ５を形成する為のフォト・エッチング
工程におけるミス・アライメントの為に、ポリシリコン
・キャップ５と制御ゲート７とによる容量が不揃いとな
り、ソース・カップリング比、ドレイン・カップリング
比がチップ毎にばらつと欠点がある。即ち、同じ書き込
み／消去操作を行ったとしても、各メモリセルの閾値に
ばらつきが発生するおそれがあり、又、一括消去をした
場合に各メモリセルの閾値にばらつきが発生する欠点が
ある。更に、このような二層の浮遊ゲートを有する不揮
発性半導体メモリ装置の場合は、その上層のポリシリコ
ン・キャップ５を形成する為に、フォトリソグラフィ工
程が介在しており、このフォトリソグラフィ工程では±
δのずれが発生するので、そのずれ±δを考慮してメモ
リセルのパターンを設定しなければならない。即ち、隣
接するポリシリコン・キャップ５が接触しなように、メ
モリセルのサイズを大きく設定する必要があり、チップ
サイズが大きくなる欠点がある。
メモリ装置では、浮遊ゲート４を二層のポリシリコン層
で形成して、カップリング比を高めているが、上層のポ
リシリコン・キャップ５を形成するフォト・エッチング
工程が増える欠点があり、このフォト・エッチング工程
による誤差を考慮してパターンを形成する必要があり、
その分、素子面積が増大する欠点がある。而も、ポリシ
リコン・キャップ５を形成する為のフォト・エッチング
工程におけるミス・アライメントの為に、ポリシリコン
・キャップ５と制御ゲート７とによる容量が不揃いとな
り、ソース・カップリング比、ドレイン・カップリング
比がチップ毎にばらつと欠点がある。即ち、同じ書き込
み／消去操作を行ったとしても、各メモリセルの閾値に
ばらつきが発生するおそれがあり、又、一括消去をした
場合に各メモリセルの閾値にばらつきが発生する欠点が
ある。更に、このような二層の浮遊ゲートを有する不揮
発性半導体メモリ装置の場合は、その上層のポリシリコ
ン・キャップ５を形成する為に、フォトリソグラフィ工
程が介在しており、このフォトリソグラフィ工程では±
δのずれが発生するので、そのずれ±δを考慮してメモ
リセルのパターンを設定しなければならない。即ち、隣
接するポリシリコン・キャップ５が接触しなように、メ
モリセルのサイズを大きく設定する必要があり、チップ
サイズが大きくなる欠点がある。
【０００９】又、後者の場合は、セルフアライメント法
でチャネル長が決定されるので、浮遊ゲートがゲート絶
縁膜を介して接する半導体基板１の面積を小さくするこ
とができる。従って、カップリング比が稼げる利点があ
るが、ソース領域２ｓとドレイン領域２ｄの上には、ト
ンネル酸化膜９と容量性絶縁膜９（ＯＮＯ膜等）が形成
されているのみであり、ワード線１０をマスクとしてポ
リシリコン層８を切り出して浮遊ゲート８を形成するエ
ッチング工程で、トンネル酸化膜３と容量性絶縁膜９と
でソース領域２ｓとドレイン領域２ｄを保護するのは充
分ではない。即ち、エッチング工程でソース領域とドレ
イン領域がエッチングされて抵抗の増加や導通不良が発
生する要因になり易い欠点がある。
でチャネル長が決定されるので、浮遊ゲートがゲート絶
縁膜を介して接する半導体基板１の面積を小さくするこ
とができる。従って、カップリング比が稼げる利点があ
るが、ソース領域２ｓとドレイン領域２ｄの上には、ト
ンネル酸化膜９と容量性絶縁膜９（ＯＮＯ膜等）が形成
されているのみであり、ワード線１０をマスクとしてポ
リシリコン層８を切り出して浮遊ゲート８を形成するエ
ッチング工程で、トンネル酸化膜３と容量性絶縁膜９と
でソース領域２ｓとドレイン領域２ｄを保護するのは充
分ではない。即ち、エッチング工程でソース領域とドレ
イン領域がエッチングされて抵抗の増加や導通不良が発
生する要因になり易い欠点がある。
【００１０】このような問題点を解消する為の方法と
し、ＣＶＤ膜（酸化膜）を用いてソース・ドレイン領域
２ｓ，２ｄを保護することが考えられているが、ＣＶＤ
膜はポリシリコン層８を覆うように形成した場合、ＣＶ
Ｄ膜をエッチバックして除去しなければならなく、製造
工程が煩雑となる欠点がある。更に、制御ゲート１０が
容量性絶縁膜９と接触する面積、即ち、制御ゲート・浮
遊ゲート間容量Ｃ2 を小さな値にする欠点があり好まし
くない。更に、ドライエッチングだけでは、浮遊ゲート
の側壁に付着したＣＶＤ膜を除去することは困難であ
り、ウエット・エッチッグを付加しなけれはならず、製
造工程が極めて複雑になる欠点がある。
し、ＣＶＤ膜（酸化膜）を用いてソース・ドレイン領域
２ｓ，２ｄを保護することが考えられているが、ＣＶＤ
膜はポリシリコン層８を覆うように形成した場合、ＣＶ
Ｄ膜をエッチバックして除去しなければならなく、製造
工程が煩雑となる欠点がある。更に、制御ゲート１０が
容量性絶縁膜９と接触する面積、即ち、制御ゲート・浮
遊ゲート間容量Ｃ2 を小さな値にする欠点があり好まし
くない。更に、ドライエッチングだけでは、浮遊ゲート
の側壁に付着したＣＶＤ膜を除去することは困難であ
り、ウエット・エッチッグを付加しなけれはならず、製
造工程が極めて複雑になる欠点がある。
【００１１】又、非常に厚い浮遊ゲートを用いているの
で、少しでも浮遊ゲートの断面形状が台形となった場
合、即ち、半導体基板側が広く、上方が狭い形状となる
と、その側壁に付着した容量性絶縁膜９（ＯＮＯ膜等）
がエッチングマスクとなり、本来除去されるべき領域に
浮遊ゲート残渣が残る欠点がある。又、長時間の浮遊ゲ
ートのエッチングが必要な為に、高選択比で低損傷なエ
ッチングを行わなければならないことから、アスペクト
比の大きいメモリセルの場合は、層間膜で段差を埋める
必要があり、製造工程が極めて複雑になる欠点がある。
で、少しでも浮遊ゲートの断面形状が台形となった場
合、即ち、半導体基板側が広く、上方が狭い形状となる
と、その側壁に付着した容量性絶縁膜９（ＯＮＯ膜等）
がエッチングマスクとなり、本来除去されるべき領域に
浮遊ゲート残渣が残る欠点がある。又、長時間の浮遊ゲ
ートのエッチングが必要な為に、高選択比で低損傷なエ
ッチングを行わなければならないことから、アスペクト
比の大きいメモリセルの場合は、層間膜で段差を埋める
必要があり、製造工程が極めて複雑になる欠点がある。
【００１２】本発明は、上述の如き問題点に鑑みなされ
たものであり、不揮発性半導体メモリ素子の微細化に適
し、スケーリングが容易であって、ゲート・カップリン
グ比を増大させることができる不揮発性半導体メモリ装
置及びその製造方法を提供することを目的とする。
たものであり、不揮発性半導体メモリ素子の微細化に適
し、スケーリングが容易であって、ゲート・カップリン
グ比を増大させることができる不揮発性半導体メモリ装
置及びその製造方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】上述の課題を解消する為
になされたものであり、本発明の第１の不揮発性半導体
メモリ装置は、浮遊ゲートがゲート絶縁膜に接する第１
導電層と該第１導電層に接する第２導電層とからなり、
前記第１導電層のソース・ドレイン側の側壁に前記第２
導電層のソース・ドレイン側の側壁酸化膜に比して厚い
酸化膜を具備することを特徴とするものである。又、本
発明の第２の不揮発性半導体メモリ装置は、浮遊ゲート
がゲート絶縁膜に接する第１導電層と該第１導電層に接
する第２導電層とからなり、前記第１導電層のソース・
ドレイン側の側壁に前記第２導電層のソース・ドレイン
側の側壁酸化膜に比して厚い酸化膜を具備し、前記第２
導電層のソース・ドレイン側の側壁に導電性スペーサを
具備することを特徴とするものである。
になされたものであり、本発明の第１の不揮発性半導体
メモリ装置は、浮遊ゲートがゲート絶縁膜に接する第１
導電層と該第１導電層に接する第２導電層とからなり、
前記第１導電層のソース・ドレイン側の側壁に前記第２
導電層のソース・ドレイン側の側壁酸化膜に比して厚い
酸化膜を具備することを特徴とするものである。又、本
発明の第２の不揮発性半導体メモリ装置は、浮遊ゲート
がゲート絶縁膜に接する第１導電層と該第１導電層に接
する第２導電層とからなり、前記第１導電層のソース・
ドレイン側の側壁に前記第２導電層のソース・ドレイン
側の側壁酸化膜に比して厚い酸化膜を具備し、前記第２
導電層のソース・ドレイン側の側壁に導電性スペーサを
具備することを特徴とするものである。
【００１４】又、前記第１と第２の不揮発性半導体メモ
リ装置は、前記第１と第２導電層がポリシリコン層から
なり、前記第２導電層のポリシリコン層の不純物濃度に
対し、前記第１導電層のポリシリコン層の不純物濃度を
高濃度に設定したことを特徴とするものである。又、前
記第１と第２の不揮発性半導体メモリ装置は、前記第１
導電層がポリシリコン層からなり、前記第２導電層が他
の導電性材料からなることを特徴とするものである。
リ装置は、前記第１と第２導電層がポリシリコン層から
なり、前記第２導電層のポリシリコン層の不純物濃度に
対し、前記第１導電層のポリシリコン層の不純物濃度を
高濃度に設定したことを特徴とするものである。又、前
記第１と第２の不揮発性半導体メモリ装置は、前記第１
導電層がポリシリコン層からなり、前記第２導電層が他
の導電性材料からなることを特徴とするものである。
【００１５】又、本発明の第１の不揮発性半導体メモリ
装置の製造方法は、浮遊ゲートがゲート絶縁膜に接する
第１導電層と該第１導電層に接する第２導電層とからな
り、酸化工程により前記第２導電層の側壁に側壁酸化膜
を形成するとともに、前記第１導電層の側壁に前記側壁
酸化膜より厚い酸化膜を形成してゲート長を設定するこ
とを特徴とする不揮発性半導体メモリ装置の製造方法で
ある。又、本発明の第２の不揮発性半導体メモリ装置の
製造方法は、浮遊ゲートがゲート絶縁膜に接する第１導
電層と該第１導電層に接する第２導電層とからなり、酸
化工程により前記第２導電層の側壁に側壁酸化膜を形成
するとともに、前記第１導電層の側壁に、前記側壁酸化
膜に比して厚い酸化膜を形成し、その後、前記側壁酸化
膜を除去するとともに、前記第１導電層の厚い酸化膜と
ソース・ドレイン領域上に形成された酸化膜を夫々僅か
に除去し、その後、容量性絶縁膜を形成して、制御ゲー
トとなる導電層を形成することを特徴とする不揮発性半
導体メモリ装置の製造方法である。
装置の製造方法は、浮遊ゲートがゲート絶縁膜に接する
第１導電層と該第１導電層に接する第２導電層とからな
り、酸化工程により前記第２導電層の側壁に側壁酸化膜
を形成するとともに、前記第１導電層の側壁に前記側壁
酸化膜より厚い酸化膜を形成してゲート長を設定するこ
とを特徴とする不揮発性半導体メモリ装置の製造方法で
ある。又、本発明の第２の不揮発性半導体メモリ装置の
製造方法は、浮遊ゲートがゲート絶縁膜に接する第１導
電層と該第１導電層に接する第２導電層とからなり、酸
化工程により前記第２導電層の側壁に側壁酸化膜を形成
するとともに、前記第１導電層の側壁に、前記側壁酸化
膜に比して厚い酸化膜を形成し、その後、前記側壁酸化
膜を除去するとともに、前記第１導電層の厚い酸化膜と
ソース・ドレイン領域上に形成された酸化膜を夫々僅か
に除去し、その後、容量性絶縁膜を形成して、制御ゲー
トとなる導電層を形成することを特徴とする不揮発性半
導体メモリ装置の製造方法である。
【００１６】又、本発明の第３の不揮発性半導体メモリ
装置の製造方法は、浮遊ゲートがゲート絶縁膜に接する
第１導電層と該第１導電層に接する第２導電層とからな
り、前記第２導電層の側壁に側壁酸化膜を形成するとと
もに、前記第１導電層の側壁に厚い酸化膜を形成し、そ
の後、前記側壁酸化膜を除去するとともに、前記第２導
電層の側壁に形成された厚い酸化膜とソース・ドレイン
領域上に形成された絶縁膜とを夫々僅かに除去した後
に、前記第２導電層に接する導電性スペーサを形成し、
前記第２導電層と前記導電性スペーサを覆う容量性絶縁
膜と制御ゲートとなる導電層を形成することを特徴とす
る不揮発性半導体メモリ装置の製造方法である。
装置の製造方法は、浮遊ゲートがゲート絶縁膜に接する
第１導電層と該第１導電層に接する第２導電層とからな
り、前記第２導電層の側壁に側壁酸化膜を形成するとと
もに、前記第１導電層の側壁に厚い酸化膜を形成し、そ
の後、前記側壁酸化膜を除去するとともに、前記第２導
電層の側壁に形成された厚い酸化膜とソース・ドレイン
領域上に形成された絶縁膜とを夫々僅かに除去した後
に、前記第２導電層に接する導電性スペーサを形成し、
前記第２導電層と前記導電性スペーサを覆う容量性絶縁
膜と制御ゲートとなる導電層を形成することを特徴とす
る不揮発性半導体メモリ装置の製造方法である。
【００１７】又、本発明の第４の不揮発性半導体メモリ
装置の製造方法は、ゲート絶縁膜上に、相対的に高不純
物濃度の第１導電層と相対的に低不純物濃度の第２導電
層と保護膜とを順次堆積した積層領域を形成する工程
と、前記積層領域をパターニングして除いた領域に不純
物を導入してソース・ドレイン領域を形成する拡散工程
と、前記ソース・ドレイン領域と前記第１導電層及び第
２導電層の側壁部を酸化して、前記ソース・ドレイン領
域上に絶縁領域を形成するとともに、前記第１導電層の
側壁に厚い酸化膜を形成し、前記第２導電層の側壁に薄
い側壁酸化膜を形成する工程と、前記保護膜を除去する
工程と、前記積層領域上部を覆う絶縁膜を形成する工程
と、前記積層領域上に前記絶縁膜を挟んで配置した第３
導電層を形成する工程と、を有することを特徴とする不
揮発性半導体メモリ装置の製造方法である。
装置の製造方法は、ゲート絶縁膜上に、相対的に高不純
物濃度の第１導電層と相対的に低不純物濃度の第２導電
層と保護膜とを順次堆積した積層領域を形成する工程
と、前記積層領域をパターニングして除いた領域に不純
物を導入してソース・ドレイン領域を形成する拡散工程
と、前記ソース・ドレイン領域と前記第１導電層及び第
２導電層の側壁部を酸化して、前記ソース・ドレイン領
域上に絶縁領域を形成するとともに、前記第１導電層の
側壁に厚い酸化膜を形成し、前記第２導電層の側壁に薄
い側壁酸化膜を形成する工程と、前記保護膜を除去する
工程と、前記積層領域上部を覆う絶縁膜を形成する工程
と、前記積層領域上に前記絶縁膜を挟んで配置した第３
導電層を形成する工程と、を有することを特徴とする不
揮発性半導体メモリ装置の製造方法である。
【００１８】又、本発明の第５の不揮発性半導体メモリ
装置の製造方法は、ゲート絶縁膜上に、相対的に高不純
物濃度の第１導電層と相対的に低不純物濃度の第２導電
層と保護膜とを順次堆積した積層領域を形成する工程
と、前記積層領域をパターニングして除いた領域に不純
物を導入してソース・ドレイン領域を形成する拡散工程
と、前記ソース・ドレイン領域と前記第１導電層及び第
２導電層の側壁部を酸化することで、前記ソース・ドレ
イン領域上に絶縁領域を形成するとともに、前記第１導
電層の側壁に厚い酸化膜と第２導電層の側壁に薄い酸化
膜を形成する工程と、前記保護膜を除去する工程と、前
記第２導電層の側壁に形成された薄い酸化膜を除去する
とともに、前記ソース・ドレイン領域上の絶縁領域と前
記第１導電層の厚い酸化膜を僅かに除去する工程と、前
記積層領域上部を覆う絶縁膜を形成する工程と、前記積
層領域上に前記絶縁膜を挟んで配置した第３導電層を形
成する工程と、を有することを特徴とする不揮発性半導
体メモリ装置の製造方法。
装置の製造方法は、ゲート絶縁膜上に、相対的に高不純
物濃度の第１導電層と相対的に低不純物濃度の第２導電
層と保護膜とを順次堆積した積層領域を形成する工程
と、前記積層領域をパターニングして除いた領域に不純
物を導入してソース・ドレイン領域を形成する拡散工程
と、前記ソース・ドレイン領域と前記第１導電層及び第
２導電層の側壁部を酸化することで、前記ソース・ドレ
イン領域上に絶縁領域を形成するとともに、前記第１導
電層の側壁に厚い酸化膜と第２導電層の側壁に薄い酸化
膜を形成する工程と、前記保護膜を除去する工程と、前
記第２導電層の側壁に形成された薄い酸化膜を除去する
とともに、前記ソース・ドレイン領域上の絶縁領域と前
記第１導電層の厚い酸化膜を僅かに除去する工程と、前
記積層領域上部を覆う絶縁膜を形成する工程と、前記積
層領域上に前記絶縁膜を挟んで配置した第３導電層を形
成する工程と、を有することを特徴とする不揮発性半導
体メモリ装置の製造方法。
【００１９】又、本発明の第５の不揮発性半導体メモリ
装置の製造方法は、ゲート絶縁膜上に、相対的に高不純
物濃度の第１導電層と相対的に低不純物濃度の第２導電
層と保護膜とを順次堆積した積層領域を形成する工程
と、前記積層領域をパターニングして除いた領域に不純
物を導入してソース・ドレイン領域を形成する拡散工程
と、前記拡散工程で不純物が導入された前記ソース・ド
レイン領域と前記第１導電層及び第２導電層の側壁部を
酸化して、前記ソース・ドレイン領域上に絶縁領域を形
成するとともに、前記第１導電層の側壁に厚い酸化膜と
第２導電層の側壁に薄い酸化膜を形成する工程と、前記
保護膜を除去する工程と、前記第２導電層の薄い酸化膜
を除去するとともに、前記ソース・ドレイン領域上の絶
縁領域と前記第１導電層の酸化膜を僅かに除去する工程
と、前記第２導電層の側壁に導電性スペーサを形成する
工程と、前記積層領域と前記導電性スペーサを覆う絶縁
膜を形成する工程と、前記積層領域上に前記絶縁膜を介
してソース・ドレイン領域に延在して配置する第３導電
層を形成する工程と、を有することを特徴とする不揮発
性半導体メモリ装置の製造方法である。
装置の製造方法は、ゲート絶縁膜上に、相対的に高不純
物濃度の第１導電層と相対的に低不純物濃度の第２導電
層と保護膜とを順次堆積した積層領域を形成する工程
と、前記積層領域をパターニングして除いた領域に不純
物を導入してソース・ドレイン領域を形成する拡散工程
と、前記拡散工程で不純物が導入された前記ソース・ド
レイン領域と前記第１導電層及び第２導電層の側壁部を
酸化して、前記ソース・ドレイン領域上に絶縁領域を形
成するとともに、前記第１導電層の側壁に厚い酸化膜と
第２導電層の側壁に薄い酸化膜を形成する工程と、前記
保護膜を除去する工程と、前記第２導電層の薄い酸化膜
を除去するとともに、前記ソース・ドレイン領域上の絶
縁領域と前記第１導電層の酸化膜を僅かに除去する工程
と、前記第２導電層の側壁に導電性スペーサを形成する
工程と、前記積層領域と前記導電性スペーサを覆う絶縁
膜を形成する工程と、前記積層領域上に前記絶縁膜を介
してソース・ドレイン領域に延在して配置する第３導電
層を形成する工程と、を有することを特徴とする不揮発
性半導体メモリ装置の製造方法である。
【００２０】
【作用】請求項１は、浮遊ゲートが第１と第２導電層か
らなり、ゲート絶縁膜に接する第１導電層の側壁に食い
込む厚い酸化膜を形成することで、ゲート長をフォトリ
ソグラフィ工程の限界精度で形成したとしても、フォト
リソグラフィ工程に制約されることなく、自己整合的に
より微細な構造である第１導電層の厚い酸化膜によって
ゲート長を狭めることが可能であり、半導体基板と浮遊
ゲート間容量Ｃ1を小さな値に設定することができる。
請求項２は、浮遊ゲートが第１と第２導電層からなり、
ゲート絶縁膜に接する第１導電層の側壁に食い込む厚い
酸化膜を形成することで、ゲート長がフォトリソグラフ
ィ工程の限界精度で形成したとしても、フォトリソグラ
フィ工程に制約されることなく、自己整合的により微細
な構造である第１導電層の側壁の厚い酸化膜でゲート長
を狭めることが可能であり、半導体基板と浮遊ゲート間
容量Ｃ1を小さな値に設定することができるとともに、
第２導電層に導電性スペーサを形成することで、浮遊ゲ
ートと制御ゲート間容量Ｃ2 を大きく設定することがで
きる。
らなり、ゲート絶縁膜に接する第１導電層の側壁に食い
込む厚い酸化膜を形成することで、ゲート長をフォトリ
ソグラフィ工程の限界精度で形成したとしても、フォト
リソグラフィ工程に制約されることなく、自己整合的に
より微細な構造である第１導電層の厚い酸化膜によって
ゲート長を狭めることが可能であり、半導体基板と浮遊
ゲート間容量Ｃ1を小さな値に設定することができる。
請求項２は、浮遊ゲートが第１と第２導電層からなり、
ゲート絶縁膜に接する第１導電層の側壁に食い込む厚い
酸化膜を形成することで、ゲート長がフォトリソグラフ
ィ工程の限界精度で形成したとしても、フォトリソグラ
フィ工程に制約されることなく、自己整合的により微細
な構造である第１導電層の側壁の厚い酸化膜でゲート長
を狭めることが可能であり、半導体基板と浮遊ゲート間
容量Ｃ1を小さな値に設定することができるとともに、
第２導電層に導電性スペーサを形成することで、浮遊ゲ
ートと制御ゲート間容量Ｃ2 を大きく設定することがで
きる。
【００２１】前記請求項１，２に於いて、第１と第２導
電層がポリシリコン層からなり、第１導電層のポリシリ
コン層の不純物濃度を第２導電層がポリシリコン層の不
純物濃度より相対的に高濃度とすることによって、第１
導電層のポリシリコン層に厚い酸化膜が成長するように
したものである。又、第２導電層としてポリシリコン層
以外の導電層で形成することにより、浮遊ゲートと制御
ゲート間容量Ｃ2 を大きく設定したものである。
電層がポリシリコン層からなり、第１導電層のポリシリ
コン層の不純物濃度を第２導電層がポリシリコン層の不
純物濃度より相対的に高濃度とすることによって、第１
導電層のポリシリコン層に厚い酸化膜が成長するように
したものである。又、第２導電層としてポリシリコン層
以外の導電層で形成することにより、浮遊ゲートと制御
ゲート間容量Ｃ2 を大きく設定したものである。
【００２２】請求項５は、浮遊ゲートを形成する第１と
第２導電層を酸化工程を経て第１導電層に自己整合的に
厚い酸化膜を形成することによってゲート長を設定する
製造方法であり、ゲート長はフォトリソグラフィ工程の
製造限界より微細な寸法を形成することができるととも
に、スケーリングが容易な製造工程である。請求項６
は、浮遊ゲートを形成する第１と第２導電層を酸化工程
を経て第１導電層に自己整合的に厚い酸化膜を形成する
ことによってゲート長を設定し、制御ゲートで浮遊ゲー
トを切り出してメモリセルを形成するものであり、その
ゲート長はフォトリソグラフィ工程の製造限界より微細
な寸法を形成することができるとともに、スケーリング
が容易な製造工程である。請求項７は、スケーリングが
容易であるとともに、第２導電層に形成される極薄い側
壁酸化膜を除去して、第２導電層に導電性スペーサを形
成して、浮遊ゲートと制御ゲート間容量Ｃ2 を増加させ
る製造工程である。請求項８は、第２導電層の不純物濃
度に対して第１導電層の不純物濃度を相対的に高濃度に
することによって、次の酸化工程で第１導電層の側壁に
食い込む厚い酸化膜が容易に形成し得るようにしてゲー
ト長を設定するものであり、フォトリソグラフィ工程の
製造限界より微細な寸法を形成することができるととも
に、スケーリングが容易な製造工程である。請求項９
は、第２導電層の側壁に形成された側壁酸化膜を除去す
る工程により、制御ゲートと浮遊ゲートが対向する面積
を拡大して、浮遊ゲートと制御ゲート間容量Ｃ2 を大き
く設定する製造工程であり、フォトリソグラフィ工程の
製造限界より微細な寸法を形成することができるととも
に、スケーリングが容易な製造工程である。請求項１０
は、第２導電層の側壁に導電性スペーサを形成する工程
によって、浮遊ゲートと制御ゲート間容量Ｃ2 を一層大
きく設定する製造工程であり、フォトリソグラフィ工程
の製造限界より微細な寸法を形成することができるとと
もに、スケーリングが容易な製造工程である。
第２導電層を酸化工程を経て第１導電層に自己整合的に
厚い酸化膜を形成することによってゲート長を設定する
製造方法であり、ゲート長はフォトリソグラフィ工程の
製造限界より微細な寸法を形成することができるととも
に、スケーリングが容易な製造工程である。請求項６
は、浮遊ゲートを形成する第１と第２導電層を酸化工程
を経て第１導電層に自己整合的に厚い酸化膜を形成する
ことによってゲート長を設定し、制御ゲートで浮遊ゲー
トを切り出してメモリセルを形成するものであり、その
ゲート長はフォトリソグラフィ工程の製造限界より微細
な寸法を形成することができるとともに、スケーリング
が容易な製造工程である。請求項７は、スケーリングが
容易であるとともに、第２導電層に形成される極薄い側
壁酸化膜を除去して、第２導電層に導電性スペーサを形
成して、浮遊ゲートと制御ゲート間容量Ｃ2 を増加させ
る製造工程である。請求項８は、第２導電層の不純物濃
度に対して第１導電層の不純物濃度を相対的に高濃度に
することによって、次の酸化工程で第１導電層の側壁に
食い込む厚い酸化膜が容易に形成し得るようにしてゲー
ト長を設定するものであり、フォトリソグラフィ工程の
製造限界より微細な寸法を形成することができるととも
に、スケーリングが容易な製造工程である。請求項９
は、第２導電層の側壁に形成された側壁酸化膜を除去す
る工程により、制御ゲートと浮遊ゲートが対向する面積
を拡大して、浮遊ゲートと制御ゲート間容量Ｃ2 を大き
く設定する製造工程であり、フォトリソグラフィ工程の
製造限界より微細な寸法を形成することができるととも
に、スケーリングが容易な製造工程である。請求項１０
は、第２導電層の側壁に導電性スペーサを形成する工程
によって、浮遊ゲートと制御ゲート間容量Ｃ2 を一層大
きく設定する製造工程であり、フォトリソグラフィ工程
の製造限界より微細な寸法を形成することができるとと
もに、スケーリングが容易な製造工程である。
【００２３】
【実施例】以下、本発明の不揮発性半導体メモリ装置及
びその製造方法の実施例について図を参照して説明す
る。 （実施例１）図１は、本発明の一実施例を説明するもの
であり、一メモリ素子が示され、（ａ）はその平面図で
あり、そのＸ−Ｘ線及びＹ−Ｙ線に沿った断面図が夫々
（ｂ），（ｃ）に示されている。図１（ｂ）を主に、図
１（ａ），（ｃ）を参照しながら説明すると、１１は半
導体基板（又はウエル）、１２はソース・ドレイン拡散
層、１３はトンネル酸化膜（或いはゲート絶縁膜）であ
る。トンネル酸化膜１３の直上にはポリシリコン層１４
ａが形成され、更に、その上にはポリシリコン層１５ａ
が形成されている。浮遊ゲートは積層構造のポリシリコ
ン層１４ａ，１５ａからなる。
びその製造方法の実施例について図を参照して説明す
る。 （実施例１）図１は、本発明の一実施例を説明するもの
であり、一メモリ素子が示され、（ａ）はその平面図で
あり、そのＸ−Ｘ線及びＹ−Ｙ線に沿った断面図が夫々
（ｂ），（ｃ）に示されている。図１（ｂ）を主に、図
１（ａ），（ｃ）を参照しながら説明すると、１１は半
導体基板（又はウエル）、１２はソース・ドレイン拡散
層、１３はトンネル酸化膜（或いはゲート絶縁膜）であ
る。トンネル酸化膜１３の直上にはポリシリコン層１４
ａが形成され、更に、その上にはポリシリコン層１５ａ
が形成されている。浮遊ゲートは積層構造のポリシリコ
ン層１４ａ，１５ａからなる。
【００２４】ソース・ドレイン拡散層１２の上には、増
速酸化法によって酸化膜１７が形成され、ポリシリコン
層１４ａの側壁にはポリシリコン層に食い込む厚い酸化
膜１８が形成され、酸化膜１７と酸化膜１８は接してい
る。ポリシリコン層１５ａの側壁にも薄い側壁酸化膜１
８ａが形成される。更に、側壁酸化膜１８ａと酸化膜１
８及びポリシリコン層１４ａ，１５ａからなる浮遊ゲー
ト１６を覆うように容量性絶縁膜（例えば、ＯＮＯ膜）
１９が被着され、ポリシリコン層２０とタングステンシ
リサイド層２１からなる制御ゲート（ワード線）２２が
形成されている。無論、制御ゲート２２はポリシリコン
層のみで形成してもよい。
速酸化法によって酸化膜１７が形成され、ポリシリコン
層１４ａの側壁にはポリシリコン層に食い込む厚い酸化
膜１８が形成され、酸化膜１７と酸化膜１８は接してい
る。ポリシリコン層１５ａの側壁にも薄い側壁酸化膜１
８ａが形成される。更に、側壁酸化膜１８ａと酸化膜１
８及びポリシリコン層１４ａ，１５ａからなる浮遊ゲー
ト１６を覆うように容量性絶縁膜（例えば、ＯＮＯ膜）
１９が被着され、ポリシリコン層２０とタングステンシ
リサイド層２１からなる制御ゲート（ワード線）２２が
形成されている。無論、制御ゲート２２はポリシリコン
層のみで形成してもよい。
【００２５】浮遊ゲート１６のポリシリコン層１４ａに
は、酸化膜１８によってポリシリコン層１４ａの幅が狭
められ、ゲート長Ｗ1 が設定されている。そのゲート絶
縁膜１３に接するポリシリコン層１４ａの幅Ｗ1 に対し
て上方のポリシリコン層１５ａの幅Ｗ2 は酸化膜の成長
が少ないので、ポリシリコン層１５ａの幅Ｗ2 は略初期
の幅から僅かに狭くなるのみである。このようにポリシ
リコン層１４ａがトンネル酸化膜１３に接触する接触面
積を初期状態より小さくすることによって、浮遊ゲート
１６と制御ゲート２２間の容量Ｃ2 が一定であったとし
ても、半導体基板１１と浮遊ゲート１６間の容量Ｃ1を
小さな値にすることができる。従って、カップリング比
は大きな値に設定することができる。即ち、低電圧であ
っても浮遊ゲート電圧ＶFGを大きな値にすることができ
る。又、ポリシリコン層１５ａの幅Ｗ2 は、フォトリソ
グラフィ工程等における分解能等によって設定できる製
造限界で設定してもそれより微細なゲート幅Ｗ1 を形成
することができ、素子のスケーリングが極めて良好な構
造である。
は、酸化膜１８によってポリシリコン層１４ａの幅が狭
められ、ゲート長Ｗ1 が設定されている。そのゲート絶
縁膜１３に接するポリシリコン層１４ａの幅Ｗ1 に対し
て上方のポリシリコン層１５ａの幅Ｗ2 は酸化膜の成長
が少ないので、ポリシリコン層１５ａの幅Ｗ2 は略初期
の幅から僅かに狭くなるのみである。このようにポリシ
リコン層１４ａがトンネル酸化膜１３に接触する接触面
積を初期状態より小さくすることによって、浮遊ゲート
１６と制御ゲート２２間の容量Ｃ2 が一定であったとし
ても、半導体基板１１と浮遊ゲート１６間の容量Ｃ1を
小さな値にすることができる。従って、カップリング比
は大きな値に設定することができる。即ち、低電圧であ
っても浮遊ゲート電圧ＶFGを大きな値にすることができ
る。又、ポリシリコン層１５ａの幅Ｗ2 は、フォトリソ
グラフィ工程等における分解能等によって設定できる製
造限界で設定してもそれより微細なゲート幅Ｗ1 を形成
することができ、素子のスケーリングが極めて良好な構
造である。
【００２６】例えば、０．５μｍルールによる配線幅で
ある場合、酸化膜１８の幅が２５００Åであるとする
と、ゲート長Ｗ1 は０．３μｍであり、その上層のポリ
シリコン層１５ａはその側壁に５００Åの側壁酸化膜が
形成されるので、その幅Ｗ2 は０．４６μｍである。従
って、その表面積比（Ｗ2 ／Ｗ1 ）は、約１．５３
（０．４６／０．３）となる。又、０．３μｍルールに
よる配線幅である場合、酸化膜１８の幅は０．５μｍル
ールと同様に２５００Å成長するので、ゲート長Ｗ1 は
０．１μｍとなり、その上層のポリシリコン層１５ａに
も同様にその側壁に５００Åの側壁酸化膜が形成され、
その幅Ｗ2 は０．４６μｍとなる。従って、その表面積
比（Ｗ2 ／Ｗ1）は、約２．６（０．２６／０．１）と
なる。表面積比（Ｗ2 ／Ｗ1 ）は、カップリング比に対
応するので、素子を微細化する方向にスケーリングする
と、カップリング比が増大する傾向にあることを示して
いる。
ある場合、酸化膜１８の幅が２５００Åであるとする
と、ゲート長Ｗ1 は０．３μｍであり、その上層のポリ
シリコン層１５ａはその側壁に５００Åの側壁酸化膜が
形成されるので、その幅Ｗ2 は０．４６μｍである。従
って、その表面積比（Ｗ2 ／Ｗ1 ）は、約１．５３
（０．４６／０．３）となる。又、０．３μｍルールに
よる配線幅である場合、酸化膜１８の幅は０．５μｍル
ールと同様に２５００Å成長するので、ゲート長Ｗ1 は
０．１μｍとなり、その上層のポリシリコン層１５ａに
も同様にその側壁に５００Åの側壁酸化膜が形成され、
その幅Ｗ2 は０．４６μｍとなる。従って、その表面積
比（Ｗ2 ／Ｗ1）は、約２．６（０．２６／０．１）と
なる。表面積比（Ｗ2 ／Ｗ1 ）は、カップリング比に対
応するので、素子を微細化する方向にスケーリングする
と、カップリング比が増大する傾向にあることを示して
いる。
【００２７】次に、上記実施例の製造方法について、図
２を参照して説明する。図２（ａ）に示すように、半導
体基板１１の表面にトンネル酸化膜１３とポリシリコン
層１４，１５及び窒化シリコン層３０が順次堆積された
積層体が形成されている。その積層体の製造条件につい
て説明する。トンネル酸化膜１３は、公知の方法で形成
されるが、一例として、約８００℃でＯ2 ／Ｈ2 ／Ｎ2
混合ガス中にＨＣｌを４．２％混入して酸化させ、更
に、約９００℃でＯ2 ／Ｎ2 混合ガス中でアニール工程
を行って約９０Åの厚さに形成する。その後、減圧（Ｌ
Ｐ）ＣＶＤ法によって、トンネル酸化膜１３上にポリシ
リコン層１４を約１０００Åの厚さに堆積する。その製
造条件は、モノシランガス（ＳｉＨ4 ）を約６３０℃で
行う。続いて、加速エネルギーが３０ＫｅＶで、ドーズ
量を５Ｅ１４／cm2 として燐（Ｐ）をイオン注入した
後、約９００℃の窒素ガス（Ｎ2 ）雰囲気中でアニール
してポリシリコン層に導電性が付与される。続いて、ア
モルファス状のポリシリコン層（Non-Dope) １５を、Ｌ
ＰＣＶＤ法によってモノシランガス（ＳｉＨ4 ）を約５
５０℃の温度条件で約５００Åの厚さに堆積させて形成
する。
２を参照して説明する。図２（ａ）に示すように、半導
体基板１１の表面にトンネル酸化膜１３とポリシリコン
層１４，１５及び窒化シリコン層３０が順次堆積された
積層体が形成されている。その積層体の製造条件につい
て説明する。トンネル酸化膜１３は、公知の方法で形成
されるが、一例として、約８００℃でＯ2 ／Ｈ2 ／Ｎ2
混合ガス中にＨＣｌを４．２％混入して酸化させ、更
に、約９００℃でＯ2 ／Ｎ2 混合ガス中でアニール工程
を行って約９０Åの厚さに形成する。その後、減圧（Ｌ
Ｐ）ＣＶＤ法によって、トンネル酸化膜１３上にポリシ
リコン層１４を約１０００Åの厚さに堆積する。その製
造条件は、モノシランガス（ＳｉＨ4 ）を約６３０℃で
行う。続いて、加速エネルギーが３０ＫｅＶで、ドーズ
量を５Ｅ１４／cm2 として燐（Ｐ）をイオン注入した
後、約９００℃の窒素ガス（Ｎ2 ）雰囲気中でアニール
してポリシリコン層に導電性が付与される。続いて、ア
モルファス状のポリシリコン層（Non-Dope) １５を、Ｌ
ＰＣＶＤ法によってモノシランガス（ＳｉＨ4 ）を約５
５０℃の温度条件で約５００Åの厚さに堆積させて形成
する。
【００２８】続いて、プラズマＣＶＤ法により、窒化シ
リコン層を約５００Åの厚さに形成する。その製造条件
は、Ｓｉ／ＮＨ4 ガスを約３５０℃で処理して窒化シリ
コン層３０を堆積させる。その後、フローティングゲー
トアレイをエッチング工程によって切り出す為に窒化シ
リコン層をパターニングして、マスクとしての窒化シリ
コン層３０を形成する。続いて、図２（ｂ）に示すよう
に、レジスト膜を塗布してレジストマスク３１を形成す
る。続いて、図２（ｃ）に示すように、浮遊ゲートをエ
ッチング工程によって切り出すパターニング工程に進
む。このエッチング工程は、レジストマスク３１を用い
て、窒化シリコン層３０をＣＨＦ3 ガスでエッチング
し、更に、ポリシリコン層１５，１４をＣｌ／ＨＢｒ混
合ガスで、ＲＩＥ（ Reactive Ion Etching ）法によっ
て連続的にエッチングして、積層された窒化シリコン層
３０ａとポリシリコン層（Non-Dope) １５ａ及びポリシ
リコン層（Dope) １４ａを形成する。窒化シリコン層３
０ａは、後工程のイオン注入工程や熱処理工程によって
不純物がポリシリコン層１５ａに拡散するのを防止する
目的を有する。
リコン層を約５００Åの厚さに形成する。その製造条件
は、Ｓｉ／ＮＨ4 ガスを約３５０℃で処理して窒化シリ
コン層３０を堆積させる。その後、フローティングゲー
トアレイをエッチング工程によって切り出す為に窒化シ
リコン層をパターニングして、マスクとしての窒化シリ
コン層３０を形成する。続いて、図２（ｂ）に示すよう
に、レジスト膜を塗布してレジストマスク３１を形成す
る。続いて、図２（ｃ）に示すように、浮遊ゲートをエ
ッチング工程によって切り出すパターニング工程に進
む。このエッチング工程は、レジストマスク３１を用い
て、窒化シリコン層３０をＣＨＦ3 ガスでエッチング
し、更に、ポリシリコン層１５，１４をＣｌ／ＨＢｒ混
合ガスで、ＲＩＥ（ Reactive Ion Etching ）法によっ
て連続的にエッチングして、積層された窒化シリコン層
３０ａとポリシリコン層（Non-Dope) １５ａ及びポリシ
リコン層（Dope) １４ａを形成する。窒化シリコン層３
０ａは、後工程のイオン注入工程や熱処理工程によって
不純物がポリシリコン層１５ａに拡散するのを防止する
目的を有する。
【００２９】続いて、浮遊ゲートの上に形成された窒化
シリコン層３０ａをマスクとして、ソース・ドレイン拡
散層を形成する為の砒素（Ａｓ）を加速エネルギー４０
ＫｅＶで、ドーズ量を２〜２．５Ｅ１５／ｃｍ2 でイオ
ン注入する。その後、約８００℃でウエット酸化法を行
って酸化膜を形成する。又、Ｈ2 ／Ｏ2 燃焼酸化の後、
約９００℃でＮ2 ／Ｏ2 混合ガス中でアニール酸化を行
って形成する。この増速酸化工程で、図２（ｄ）に示す
ように、ソース・ドレイン拡散層上には１３００Å以下
の酸化膜１７が形成され、ポリシリコン層１４ａには約
１１００Å以下の幅の比較的厚い酸化層１８が形成され
る。ポリシリコン層１５ａの側壁には、側壁酸化膜１８
ａが形成される。尚、窒化シリコン層３０ａの上には３
００Å程度の酸化膜が形成される。因に、増速酸化工程
は、ポリシリコン層の不純物の濃度差によって酸化速度
が変わることを利用して所定のポリシリコン層の側壁に
酸化膜を形成する方法であり、低温酸化でこの傾向が強
く現れる。又、この現象は、ドライ酸化よりもウエット
酸化が良好であり、例えば、水蒸気を利用し、７８０℃
でＯ2 ／Ｈ2 ／Ｎ2混合ガス（容積比＝４／１０／１
０）にＨＣｌが４．２％混入させて行う。尚、ＨＣｌは
必ずしも混入させる必要はない。
シリコン層３０ａをマスクとして、ソース・ドレイン拡
散層を形成する為の砒素（Ａｓ）を加速エネルギー４０
ＫｅＶで、ドーズ量を２〜２．５Ｅ１５／ｃｍ2 でイオ
ン注入する。その後、約８００℃でウエット酸化法を行
って酸化膜を形成する。又、Ｈ2 ／Ｏ2 燃焼酸化の後、
約９００℃でＮ2 ／Ｏ2 混合ガス中でアニール酸化を行
って形成する。この増速酸化工程で、図２（ｄ）に示す
ように、ソース・ドレイン拡散層上には１３００Å以下
の酸化膜１７が形成され、ポリシリコン層１４ａには約
１１００Å以下の幅の比較的厚い酸化層１８が形成され
る。ポリシリコン層１５ａの側壁には、側壁酸化膜１８
ａが形成される。尚、窒化シリコン層３０ａの上には３
００Å程度の酸化膜が形成される。因に、増速酸化工程
は、ポリシリコン層の不純物の濃度差によって酸化速度
が変わることを利用して所定のポリシリコン層の側壁に
酸化膜を形成する方法であり、低温酸化でこの傾向が強
く現れる。又、この現象は、ドライ酸化よりもウエット
酸化が良好であり、例えば、水蒸気を利用し、７８０℃
でＯ2 ／Ｈ2 ／Ｎ2混合ガス（容積比＝４／１０／１
０）にＨＣｌが４．２％混入させて行う。尚、ＨＣｌは
必ずしも混入させる必要はない。
【００３０】次に、窒化シリコン層３０ａを１８０℃の
リン酸液に浸漬して除去し、その後、容量性絶縁膜１９
としてのＯＮＯ（ＳｉＯ2 ／ＳｉＮ／ＳｉＯ2 ）膜をＬ
ＰＣＶＤ法によって形成する。ＯＮＯ膜は、厚さが約６
０ÅのＨＴＯ（High-temperature oxid)膜と８０Åの窒
化シリコン膜と約６０ÅのＨＴＯ膜を積層して形成す
る。次に、ＬＰＣＶＤ法によってポリシリコン層を２０
００Åの厚さに堆積した後に、燐（Ｐ）をドープして、
タングステンシリサンド（ＷＳｉx ）層を堆積してポリ
サイドを形成する。
リン酸液に浸漬して除去し、その後、容量性絶縁膜１９
としてのＯＮＯ（ＳｉＯ2 ／ＳｉＮ／ＳｉＯ2 ）膜をＬ
ＰＣＶＤ法によって形成する。ＯＮＯ膜は、厚さが約６
０ÅのＨＴＯ（High-temperature oxid)膜と８０Åの窒
化シリコン膜と約６０ÅのＨＴＯ膜を積層して形成す
る。次に、ＬＰＣＶＤ法によってポリシリコン層を２０
００Åの厚さに堆積した後に、燐（Ｐ）をドープして、
タングステンシリサンド（ＷＳｉx ）層を堆積してポリ
サイドを形成する。
【００３１】無論、この実施例では、ポリシリコン層１
５ａ上にマスクとして窒化シリコン層３０ａが形成され
ているが、必ずしも窒化シリコン層を用いる必要はな
い。窒化シリコン層をマスクとして用いない場合は、レ
ジストマスクを用いてソース・ドレインのイオン注入工
程を行えばよいことは明らかである。又、この場合、ソ
ース・ドレイン拡散層上に酸化膜を形成する酸化工程
で、ポリシリコン層１５ａ上には、２５０Å以下の酸化
膜が形成される。この酸化膜はバッファード・オキサイ
ド・エッチング（Ｂ．Ｏ．Ｅ）によって除去する。更
に、ポリシリコン層１５ａは、製造段階の初期ではノン
ドープ・ポリシリコン層であるが、酸化層１８が形成さ
れた後に、ポリシリコン層１５ａの空乏化を防ぐ為に、
燐（Ｐ）をイオン注入し、アニール工程を経て、ポリシ
リコン層１５ａに導電性が付与される。そのイオン注入
条件は、一例として、加速エネルギーが約３０ＫｅＶ、
ドーズ量が３Ｅ１４／cm2 の条件で行う。
５ａ上にマスクとして窒化シリコン層３０ａが形成され
ているが、必ずしも窒化シリコン層を用いる必要はな
い。窒化シリコン層をマスクとして用いない場合は、レ
ジストマスクを用いてソース・ドレインのイオン注入工
程を行えばよいことは明らかである。又、この場合、ソ
ース・ドレイン拡散層上に酸化膜を形成する酸化工程
で、ポリシリコン層１５ａ上には、２５０Å以下の酸化
膜が形成される。この酸化膜はバッファード・オキサイ
ド・エッチング（Ｂ．Ｏ．Ｅ）によって除去する。更
に、ポリシリコン層１５ａは、製造段階の初期ではノン
ドープ・ポリシリコン層であるが、酸化層１８が形成さ
れた後に、ポリシリコン層１５ａの空乏化を防ぐ為に、
燐（Ｐ）をイオン注入し、アニール工程を経て、ポリシ
リコン層１５ａに導電性が付与される。そのイオン注入
条件は、一例として、加速エネルギーが約３０ＫｅＶ、
ドーズ量が３Ｅ１４／cm2 の条件で行う。
【００３２】（実施例２）次に、本発明の他の実施例に
ついて、図３を参照して説明する。尚、図３（ａ）〜
（ｃ）は、図２（ａ）〜（ｃ）の製造工程と同じ製造工
程であるので、図３（ｄ）の製造工程から説明する。図
３（ｄ）に示すように、先に製造工程と同様に、ポリシ
リコン層１４ａ，１５ａの上に形成された窒化シリコン
層３０ａをマスクした状態で、増速酸化工程を行ってソ
ース・ドレイン拡散層１２の上に酸化膜１７を形成する
とともに、ポリシリコン層１５ａの側壁に側壁酸化膜１
８ａが形成され、ポリシリコン層１４ａの側壁には側壁
酸化膜１８ａより厚い酸化膜１８がポリシリコン層１４
ａに食い込むように形成される。
ついて、図３を参照して説明する。尚、図３（ａ）〜
（ｃ）は、図２（ａ）〜（ｃ）の製造工程と同じ製造工
程であるので、図３（ｄ）の製造工程から説明する。図
３（ｄ）に示すように、先に製造工程と同様に、ポリシ
リコン層１４ａ，１５ａの上に形成された窒化シリコン
層３０ａをマスクした状態で、増速酸化工程を行ってソ
ース・ドレイン拡散層１２の上に酸化膜１７を形成する
とともに、ポリシリコン層１５ａの側壁に側壁酸化膜１
８ａが形成され、ポリシリコン層１４ａの側壁には側壁
酸化膜１８ａより厚い酸化膜１８がポリシリコン層１４
ａに食い込むように形成される。
【００３３】その後、図３（ｅ）に示すように、ポリシ
リコン層１５ａの側壁に形成された側壁酸化膜１８ａを
除去するとともに、ソース・ドレイン拡散層１２の上に
酸化膜１７とポリシリコン層１４ａの側壁に形成された
酸化膜１８を僅かに除去して、酸化膜１７ａと酸化膜１
８ｂを形成する。その後、図３（ｆ）に示すように、窒
化シリコン層３０ａを除去した後、容量性絶縁膜１９を
形成し、制御ゲート（ワード線）となる導電層２２を形
成し、導電性ポリシリコン層からなる導電層（制御ゲー
ト，ワード線）２２をソース・ドレイン拡散層方向に延
在させるようにエッチングして形成する。続いて、この
導電層２２をマスクとしてポリシリコン層１４ａ，１５
ａをエッチングして切り出して浮遊ゲート１６を形成す
る。尚、図２の実施例に示したように、導電層２２はポ
リシリコン層に限ることなく、高融点金属層やシリサイ
ド層やポリサイド層で形成してもよい。
リコン層１５ａの側壁に形成された側壁酸化膜１８ａを
除去するとともに、ソース・ドレイン拡散層１２の上に
酸化膜１７とポリシリコン層１４ａの側壁に形成された
酸化膜１８を僅かに除去して、酸化膜１７ａと酸化膜１
８ｂを形成する。その後、図３（ｆ）に示すように、窒
化シリコン層３０ａを除去した後、容量性絶縁膜１９を
形成し、制御ゲート（ワード線）となる導電層２２を形
成し、導電性ポリシリコン層からなる導電層（制御ゲー
ト，ワード線）２２をソース・ドレイン拡散層方向に延
在させるようにエッチングして形成する。続いて、この
導電層２２をマスクとしてポリシリコン層１４ａ，１５
ａをエッチングして切り出して浮遊ゲート１６を形成す
る。尚、図２の実施例に示したように、導電層２２はポ
リシリコン層に限ることなく、高融点金属層やシリサイ
ド層やポリサイド層で形成してもよい。
【００３４】（実施例３）次に、本発明の他の実施例を
図４に基づいて説明する。尚、図４（ａ）〜（ｅ）は、
図３（ａ）〜（ｅ）の製造工程と同じ製造工程であるの
で、図４（ｆ）の製造工程から説明することにする。図
４（ｆ）に示すように、不純物がドープされたポリシリ
コン層２３がＣＶＤ法によって堆積された後に、図４
（ｇ）に示すように、ポリシリコン層２３は、ＲＩＥ法
による異方性エッチングされて、ポリシリコン層１５ａ
の側壁にスペーサ２３ａが形成される。続いて、スペー
サ２３ａには、矢印で示すような斜めイオン注入工程で
導電性が付与される。
図４に基づいて説明する。尚、図４（ａ）〜（ｅ）は、
図３（ａ）〜（ｅ）の製造工程と同じ製造工程であるの
で、図４（ｆ）の製造工程から説明することにする。図
４（ｆ）に示すように、不純物がドープされたポリシリ
コン層２３がＣＶＤ法によって堆積された後に、図４
（ｇ）に示すように、ポリシリコン層２３は、ＲＩＥ法
による異方性エッチングされて、ポリシリコン層１５ａ
の側壁にスペーサ２３ａが形成される。続いて、スペー
サ２３ａには、矢印で示すような斜めイオン注入工程で
導電性が付与される。
【００３５】又、イオン注入の際に、窒化シリコン膜３
０ａを除去して、スペーサ２３ａと同時にポリシリコン
層１５ａにイオン注入して導電性を付与してもよいこと
は明らかである。続いて、図４（ｈ）に示すように、窒
化シリコン層３０ａを除去して、全面にＯＮＯ膜等の容
量性絶縁膜１９が被着され、更に、ポリシリコン層やポ
リシリコン層とシリサイド層等による導電層（制御ゲー
ト，ワード線）２２がＣＶＤ法或いはスパッタリング法
によって形成される。
０ａを除去して、スペーサ２３ａと同時にポリシリコン
層１５ａにイオン注入して導電性を付与してもよいこと
は明らかである。続いて、図４（ｈ）に示すように、窒
化シリコン層３０ａを除去して、全面にＯＮＯ膜等の容
量性絶縁膜１９が被着され、更に、ポリシリコン層やポ
リシリコン層とシリサイド層等による導電層（制御ゲー
ト，ワード線）２２がＣＶＤ法或いはスパッタリング法
によって形成される。
【００３６】この実施例の不揮発性半導体メモリ装置で
は、ポリシリコン層１４ａには酸化膜１８ｂが形成さ
れ、半導体基板と浮遊ゲート間容量Ｃ1 は極めて小さな
値となり、且つ、ポリシリコン層１５ａの側壁にはスペ
ーサ２３ａが形成されて電気的に導通しているので、浮
遊ゲートと制御ゲート間容量Ｃ2 を極めて大きなものと
することができる。従って、カップリング比を大きな値
にすることが可能であり、浮遊ゲート電圧ＶFGを極めて
大きな値に設定することが可能である。無論、ポリシリ
コン層１５ａの幅を製造装置の製造限界でパターンを設
定したとしても、ゲート幅を更に狭く形成することが可
能であり、ポリシリコン層１５ａの幅Ｗ2 を設定するこ
とにより、自己整合的に幅Ｗ2 より狭いゲート幅Ｗ1 が
設定できる。而も、自己整合的にゲート幅Ｗ1 が設定で
きるので、スケーリングが極めて容易である。又、図１
の実施例で説明したように、浮遊ゲート幅を狭めること
によって、カップリング比を一層高めることが可能であ
る。
は、ポリシリコン層１４ａには酸化膜１８ｂが形成さ
れ、半導体基板と浮遊ゲート間容量Ｃ1 は極めて小さな
値となり、且つ、ポリシリコン層１５ａの側壁にはスペ
ーサ２３ａが形成されて電気的に導通しているので、浮
遊ゲートと制御ゲート間容量Ｃ2 を極めて大きなものと
することができる。従って、カップリング比を大きな値
にすることが可能であり、浮遊ゲート電圧ＶFGを極めて
大きな値に設定することが可能である。無論、ポリシリ
コン層１５ａの幅を製造装置の製造限界でパターンを設
定したとしても、ゲート幅を更に狭く形成することが可
能であり、ポリシリコン層１５ａの幅Ｗ2 を設定するこ
とにより、自己整合的に幅Ｗ2 より狭いゲート幅Ｗ1 が
設定できる。而も、自己整合的にゲート幅Ｗ1 が設定で
きるので、スケーリングが極めて容易である。又、図１
の実施例で説明したように、浮遊ゲート幅を狭めること
によって、カップリング比を一層高めることが可能であ
る。
【００３７】上記実施例に於いて、浮遊ゲートのポリシ
リコン層１５ａは、ノンドープ或いは極めて低不純物濃
度のポリシリコン層で形成され、燐（Ｐ）を加速エネル
ギーが３０ＫｅＶ、ドーズ量を４Ｅ１４／cm2 でイオン
注入することによって導電性を与えることが可能であ
る。更に、約９００℃で窒素（Ｎ2 ）ガス中でアニール
工程を３０分程度長くすることで、容易に浮遊ゲート全
体に不純物を行き渡らせることができる。
リコン層１５ａは、ノンドープ或いは極めて低不純物濃
度のポリシリコン層で形成され、燐（Ｐ）を加速エネル
ギーが３０ＫｅＶ、ドーズ量を４Ｅ１４／cm2 でイオン
注入することによって導電性を与えることが可能であ
る。更に、約９００℃で窒素（Ｎ2 ）ガス中でアニール
工程を３０分程度長くすることで、容易に浮遊ゲート全
体に不純物を行き渡らせることができる。
【００３８】上記実施例に於いて、浮遊ゲートとなるゲ
ート絶縁膜に接する第１の導電層と第１の導電層に接す
る第２の導電層は、上記実施例のようにアモルファス・
ポリシリコン層で形成してもよいが、第２の導電層をポ
リシリコン層として、第２の導電層をシリサイド層やポ
リサイド層或いは高融点金属層で形成してもよい。この
場合、第１の導電層のポリシリコン層に食い込むように
厚い酸化膜を形成することができるので、カップリング
比を高く設定することができる。又、浮遊ゲートの第１
の導電層がポリシリコン層である場合に、予め不純物を
高濃度にドープして導電性のポリシリコン層を形成する
ようにしてもよいことは明らかである。
ート絶縁膜に接する第１の導電層と第１の導電層に接す
る第２の導電層は、上記実施例のようにアモルファス・
ポリシリコン層で形成してもよいが、第２の導電層をポ
リシリコン層として、第２の導電層をシリサイド層やポ
リサイド層或いは高融点金属層で形成してもよい。この
場合、第１の導電層のポリシリコン層に食い込むように
厚い酸化膜を形成することができるので、カップリング
比を高く設定することができる。又、浮遊ゲートの第１
の導電層がポリシリコン層である場合に、予め不純物を
高濃度にドープして導電性のポリシリコン層を形成する
ようにしてもよいことは明らかである。
【００３９】尚、実施例では、浮遊ゲートがトンネル酸
化膜に接するポリシリコン層とそのポリシリコン層に接
するシリサイド層等の導電層で形成されている場合に
は、不純物が高濃度にドープされたポリシリコン層の側
壁に厚い酸化膜が形成されるので、半導体基板と浮遊ゲ
ート間容量Ｃ1 は大きく設定することができる。更に、
上記の実施例で示した製造条件に限定するものではな
く、一例に過ぎず、公知の種々の製造条件で形成するこ
とができるものである。無論、実施例では、基本的な製
造工程を示すものであり、実際の製造工程では更に他の
製造工程を含む場合があり、又、製造工程を前後して行
う場合があり、実施例の製造工程に限定するものではな
い。
化膜に接するポリシリコン層とそのポリシリコン層に接
するシリサイド層等の導電層で形成されている場合に
は、不純物が高濃度にドープされたポリシリコン層の側
壁に厚い酸化膜が形成されるので、半導体基板と浮遊ゲ
ート間容量Ｃ1 は大きく設定することができる。更に、
上記の実施例で示した製造条件に限定するものではな
く、一例に過ぎず、公知の種々の製造条件で形成するこ
とができるものである。無論、実施例では、基本的な製
造工程を示すものであり、実際の製造工程では更に他の
製造工程を含む場合があり、又、製造工程を前後して行
う場合があり、実施例の製造工程に限定するものではな
い。
【００４０】
【発明の効果】上述のように、本発明は、浮遊ゲートが
二層の導電層からなり、下層の導電層に食い込むように
厚い酸化膜を形成することで、カップリング比を高める
ことが可能であり、低電圧であっても浮遊ゲート電圧Ｖ
FGを高電位に設定することができる利点がある。又、本
発明は、浮遊ゲートが二層のポリシリコン層で形成さ
れ、下層のトンネル絶縁膜に接する第１のポリシリコン
層の不純物濃度を第２のポリシリコン層の不純物濃度よ
り相対的に高濃度に設定し、不純物濃度の高いポリシリ
コン層に酸化膜が形成され易いのを利用した増速酸化法
により、第１のポリシリコン層に食い込むように厚い酸
化膜を形成してゲート長を設定した不揮発性半導体メモ
リ装置の製造方法であり、ポリシリコン層の幅を製造限
界で設定したとしても、自己整合的に厚い酸化膜を形成
することにより微細なゲート長を設定することが可能で
ある利点がある。
二層の導電層からなり、下層の導電層に食い込むように
厚い酸化膜を形成することで、カップリング比を高める
ことが可能であり、低電圧であっても浮遊ゲート電圧Ｖ
FGを高電位に設定することができる利点がある。又、本
発明は、浮遊ゲートが二層のポリシリコン層で形成さ
れ、下層のトンネル絶縁膜に接する第１のポリシリコン
層の不純物濃度を第２のポリシリコン層の不純物濃度よ
り相対的に高濃度に設定し、不純物濃度の高いポリシリ
コン層に酸化膜が形成され易いのを利用した増速酸化法
により、第１のポリシリコン層に食い込むように厚い酸
化膜を形成してゲート長を設定した不揮発性半導体メモ
リ装置の製造方法であり、ポリシリコン層の幅を製造限
界で設定したとしても、自己整合的に厚い酸化膜を形成
することにより微細なゲート長を設定することが可能で
ある利点がある。
【００４１】又、このような微細な構造が自己整合的に
形成することが可能であり、製造が容易であるととも
に、メモリ素子を微細化した不揮発性半導体メモリ装置
を形成することができる利点があり、不揮発性半導体メ
モリ装置のチップサイズをより小型にすることが可能で
あり、カップリング比を高めることができる。従って、
電源電圧が低電圧であったとしても、浮遊ゲート電圧Ｖ
FGを大きな値に設定することが可能である。
形成することが可能であり、製造が容易であるととも
に、メモリ素子を微細化した不揮発性半導体メモリ装置
を形成することができる利点があり、不揮発性半導体メ
モリ装置のチップサイズをより小型にすることが可能で
あり、カップリング比を高めることができる。従って、
電源電圧が低電圧であったとしても、浮遊ゲート電圧Ｖ
FGを大きな値に設定することが可能である。
【００４２】又、本発明は、浮遊ゲートのポリシリコン
層が二層であって、トンネル酸化膜に接するポリシリコ
ン層が制御ゲート側のポリシリコン層より速く酸化され
ることを利用して、自己整合的にゲート長が設定でき、
所望のカップリング比を持つメモリセルを精度よく形成
することができる利点がある。更に、ポリシリコン層に
食い込むように厚い酸化膜が形成される場合、その酸化
膜が成長する速度はポリシリコン層の製造条件が同一で
あれば、成長速度が一定である。従って、線幅が一定で
あれば、この厚い酸化膜によって狭まるゲート長は、極
めて微細なものとすることができるので、カップリング
比は極めて大きな値となり、セルサイズを微細化すると
ポリシリコン層の表面積比（Ｗ2 ／Ｗ1）は自然にカッ
プル比が大きくなる方向に変化する為に、スケーリング
に対しても大きな効果を有する製造方法である。
層が二層であって、トンネル酸化膜に接するポリシリコ
ン層が制御ゲート側のポリシリコン層より速く酸化され
ることを利用して、自己整合的にゲート長が設定でき、
所望のカップリング比を持つメモリセルを精度よく形成
することができる利点がある。更に、ポリシリコン層に
食い込むように厚い酸化膜が形成される場合、その酸化
膜が成長する速度はポリシリコン層の製造条件が同一で
あれば、成長速度が一定である。従って、線幅が一定で
あれば、この厚い酸化膜によって狭まるゲート長は、極
めて微細なものとすることができるので、カップリング
比は極めて大きな値となり、セルサイズを微細化すると
ポリシリコン層の表面積比（Ｗ2 ／Ｗ1）は自然にカッ
プル比が大きくなる方向に変化する為に、スケーリング
に対しても大きな効果を有する製造方法である。
【図１】本発明に係る不揮発性半導体メモリ装置の一実
施例を示し、（ａ）はその平面図であり、（ｂ）はＸ−
Ｘ線に沿った断面図であり、（ｃ）はＹ−Ｙ線に沿った
断面図である。
施例を示し、（ａ）はその平面図であり、（ｂ）はＸ−
Ｘ線に沿った断面図であり、（ｃ）はＹ−Ｙ線に沿った
断面図である。
【図２】（ａ）〜（ｄ）は、図１に示した不揮発性半導
体メモリ装置及びその製造方法の一実施例を示す断面図
である。
体メモリ装置及びその製造方法の一実施例を示す断面図
である。
【図３】（ａ）〜（ｆ）は、本発明の不揮発性半導体メ
モリ装置及びその製造方法の他の実施例を示す断面図で
ある。
モリ装置及びその製造方法の他の実施例を示す断面図で
ある。
【図４】（ａ）〜（ｈ）は、本発明の不揮発性半導体メ
モリ装置及びその製造方法の他の実施例を示す断面図で
ある。
モリ装置及びその製造方法の他の実施例を示す断面図で
ある。
【図５】従来の不揮発性半導体メモリ装置の等価回路図
である。
である。
【図６】不揮発性メモリ素子の模式的な説明図である。
【図７】従来の不揮発性メモリ素子の一断面図である。
【図８】従来の不揮発性メモリ素子の他の例を示す断面
図である。
図である。
１１ 半導体基板 １２ ソース・ドレイン領域 １３ トンネル絶縁膜 １４，１５，１４ａ，１５ａ ポリシリコン層 １６ 浮遊ゲート １７，１７ａ 酸化膜 １８，１８ｂ 酸化膜 １８ａ 側壁酸化膜 １９ 容量性絶縁膜 ２０ ポリシリコン層 ２１ シリサイド層 ２２ 制御ゲート層 ３０，３０ａ 窒化シリコン層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115
Claims (10)
- 【請求項１】 浮遊ゲートがゲート絶縁膜に接する第１
導電層と該第１導電層に接する第２導電層とからなり、
前記第１導電層のソース・ドレイン側の側壁に前記第２
導電層のソース・ドレイン側の側壁酸化膜に比して厚い
酸化膜を具備することを特徴とする不揮発性半導体メモ
リ装置。 - 【請求項２】 浮遊ゲートがゲート絶縁膜に接する第１
導電層と該第１導電層に接する第２導電層とからなり、
前記第１導電層のソース・ドレイン側の側壁に前記第２
導電層のソース・ドレイン側の側壁酸化膜に比して厚い
酸化膜を具備し、前記第２導電層のソース・ドレイン側
の側壁に導電性スペーサを具備することを特徴とする不
揮発性半導体メモリ装置。 - 【請求項３】 前記第１と第２導電層がポリシリコン層
からなり、前記第２導電層のポリシリコン層の不純物濃
度に対し、前記第１導電層のポリシリコン層の不純物濃
度を高濃度に設定したことを特徴とする請求項１又は２
に記載の不揮発性半導体メモリ装置。 - 【請求項４】 前記第１導電層がポリシリコン層からな
り、前記第２導電層が他の導電性材料からなることを特
徴とする請求項１又は２に記載の不揮発性半導体メモリ
装置。 - 【請求項５】 浮遊ゲートがゲート絶縁膜に接する第１
導電層と該第１導電層に接する第２導電層とからなり、
酸化工程により前記第２導電層の側壁に側壁酸化膜を形
成するとともに、前記第１導電層の側壁に前記側壁酸化
膜より厚い酸化膜を形成してゲート長を設定することを
特徴とする不揮発性半導体メモリ装置の製造方法。 - 【請求項６】 浮遊ゲートがゲート絶縁膜に接する第１
導電層と該第１導電層に接する第２導電層とからなり、
酸化工程により前記第２導電層の側壁に側壁酸化膜を形
成するとともに、前記第１導電層の側壁に、前記側壁酸
化膜に比して厚い酸化膜を形成し、その後、前記側壁酸
化膜を除去するとともに、前記第１導電層の厚い酸化膜
とソース・ドレイン領域上に形成された酸化膜を夫々僅
かに除去し、その後、容量性絶縁膜を形成して、制御ゲ
ートとなる導電層を形成することを特徴とする不揮発性
半導体メモリ装置の製造方法。 - 【請求項７】 浮遊ゲートがゲート絶縁膜に接する第１
導電層と該第１導電層に接する第２導電層とからなり、
前記第２導電層の側壁に側壁酸化膜を形成するととも
に、前記第１導電層の側壁に厚い酸化膜を形成し、その
後、前記側壁酸化膜を除去するとともに、前記第２導電
層の側壁に形成された厚い酸化膜とソース・ドレイン領
域上に形成された絶縁膜とを夫々僅かに除去した後に、
前記第２導電層に接する導電性スペーサを形成し、前記
第２導電層と前記導電性スペーサを覆う容量性絶縁膜と
制御ゲートとなる導電層を形成することを特徴とする不
揮発性半導体メモリ装置の製造方法。 - 【請求項８】 浮遊ゲート電極を有する不揮発性半導体
メモリ装置の製造方法に於いて、 ゲート絶縁膜上に、相対的に高不純物濃度の第１導電層
と相対的に低不純物濃度の第２導電層と保護膜とを順次
堆積した積層領域を形成する工程と、 前記積層領域をパターニングして除いた領域に不純物を
導入してソース・ドレイン領域を形成する拡散工程と、 前記ソース・ドレイン領域と前記第１導電層及び第２導
電層の側壁部を酸化して、前記ソース・ドレイン領域上
に絶縁領域を形成し、前記第１導電層の側壁に厚い酸化
膜を形成するとともに、前記第２導電層の側壁に薄い側
壁酸化膜を形成する工程と、 前記保護膜を除去する工程と、 前記積層領域上部を覆う絶縁膜を形成する工程と、 前記積層領域上に前記絶縁膜を挟んで配置した第３導電
層を形成する工程と、 を有することを特徴とする不揮発性半導体メモリ装置の
製造方法。 - 【請求項９】 浮遊ゲート電極を有する不揮発性半導体
メモリ装置の製造方法に於いて、 ゲート絶縁膜上に、相対的に高不純物濃度の第１導電層
と相対的に低不純物濃度の第２導電層と保護膜とを順次
堆積した積層領域を形成する工程と、 前記積層領域をパターニングして除いた領域に不純物を
導入してソース・ドレイン領域を形成する拡散工程と、 前記ソース・ドレイン領域と前記第１導電層及び第２導
電層の側壁部を酸化することで、前記ソース・ドレイン
領域上に絶縁領域を形成するとともに、前記第１導電層
の側壁に厚い酸化膜と第２導電層の側壁に薄い酸化膜を
形成する工程と、 前記保護膜を除去する工程と、 前記第２導電層の側壁に形成された薄い酸化膜を除去す
るとともに、前記ソース・ドレイン領域上の絶縁領域と
前記第１導電層の厚い酸化膜を僅かに除去する工程と、 前記積層領域上部を覆う絶縁膜を形成する工程と、 前記積層領域上に前記絶縁膜を挟んで配置した第３導電
層を形成する工程と、 を有することを特徴とする不揮発性半導体メモリ装置の
製造方法。 - 【請求項１０】 浮遊ゲート電極を有する不揮発性半導
体メモリ装置の製造方法に於いて、 ゲート絶縁膜上に、相対的に高不純物濃度の第１導電層
と相対的に低不純物濃度の第２導電層と保護膜とを順次
堆積した積層領域を形成する工程と、 前記積層領域をパターニングして除いた領域に不純物を
導入してソース・ドレイン領域を形成する拡散工程と、 前記拡散工程で不純物が導入された前記ソース・ドレイ
ン領域と前記第１導電層及び第２導電層の側壁部を酸化
して、前記ソース・ドレイン領域上に絶縁領域を形成す
るとともに、前記第１導電層の側壁に厚い酸化膜と第２
導電層の側壁に薄い酸化膜を形成する工程と、 前記保護膜を除去する工程と、 前記第２導電層の薄い酸化膜を除去するとともに、前記
ソース・ドレイン領域上の絶縁領域と前記第１導電層の
酸化膜を僅かに除去する工程と、 前記第２導電層の側壁に導電性スペーサを形成する工程
と、 前記積層領域と前記導電性スペーサを覆う絶縁膜を形成
する工程と、 前記積層領域上に前記絶縁膜を介してソース・ドレイン
領域に延在して配置する第３導電層を形成する工程と、 を有することを特徴とする不揮発性半導体メモリ装置の
製造方法。
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|---|---|---|---|
| JP20729394A JP3876390B2 (ja) | 1994-08-31 | 1994-08-31 | 不揮発性半導体メモリ装置の製造方法 |
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| JPH0878543A true JPH0878543A (ja) | 1996-03-22 |
| JP3876390B2 JP3876390B2 (ja) | 2007-01-31 |
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ID=16537396
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| JP20729394A Expired - Lifetime JP3876390B2 (ja) | 1994-08-31 | 1994-08-31 | 不揮発性半導体メモリ装置の製造方法 |
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| JP (1) | JP3876390B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100277886B1 (ko) * | 1998-06-25 | 2001-02-01 | 김영환 | 비휘발성메모리장치및그제조방법 |
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| JP2014036048A (ja) * | 2012-08-07 | 2014-02-24 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
-
1994
- 1994-08-31 JP JP20729394A patent/JP3876390B2/ja not_active Expired - Lifetime
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| JP2009049407A (ja) * | 2007-08-14 | 2009-03-05 | Dongbu Hitek Co Ltd | Ｎｏｒ型フラッシュメモリ素子及びその製造方法 |
| JP2014036048A (ja) * | 2012-08-07 | 2014-02-24 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
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