JPH02354A - 大規模半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路メモリに係わり、特に平面面
積を増大することなく大容量を実現し、大規模化に好適
な半導体集積回路メモリ及びその製造方法に関する。

〔従来の技術〕

半導体集積回路メモリの１つとして、ＭＯＳダイナミッ
クメモリは、１９７０年代初頭にＩＫｂのダイナミック
ランダムアクセスメモリ（以下ｄＲＡＭと略す）が発売
されてから、３年に４倍の大規模化が達成されてきた。

しかるに、このメモリチップを入れるパッケージは、主
に１６ピンＤＩＰ（デュアルインパッケージ）が用いら
れてきており、チップを入れるキャビティサイズも制限
されていることから、メモリチップも４倍の大規模化に
伴なってもたかだか１．４倍にしか増大していない。従
って、１記憶容量たる１ビット分のメモリセル面積も大
規模化に伴なって、大きく減少しており、４倍の大規模
化に伴なって約１７３に微小化している。キャパシタの
容量Ｃは、Ｃ＝εＡ／ｌ（ここでＥ：絶縁膜の誘電率、
Ａ：キャパシタ面積、ｔ：絶縁膜厚）で表わされるので
、面積Ａが１７３になればεとｔが同じである限りＣも
又１／３になる。記憶容量としての信号量Ｓは電荷量Ｑ
に比例しており、このＱはＣと電圧Ｖとの積であること
から、Ａが小さくなれば比例してＱも小さくなり、信号
Ｓはそれに伴なって小さくなる。

雑音をＮとすれば、Ｓ／Ｎ比はＳの減小に伴なって小さ
くなり、回路動作上大きな問題となる。

従って、通常はＡの減少分をｔの減少分で補なってきて
おり、４Ｋｂ、１６Ｋｂ、６４Ｋｂと大規模化されるに
伴ない、典型的なＳ　ｉ　Ｏ２膜厚として１１００ｎ、
７５ｎｍ、５０ｎｍと薄くなってきた。

さらに最近、パッケージ等に含まれる重金属（Ｕ、Ｔｈ
等）から放射されるα粒子によってＳｉ基板内に約２０
０ｆＣの電荷が発生して、これが雑音となることが確認
され、信号量としてのＱも、はぼ２００ｆＣ以下にする
ことが動作上困難となってきた。

従って、絶縁膜をさらに加速して薄くすることが実行さ
れており、今度は、絶縁膜の絶縁破壊が問題となってき
た。ＳｉＯ２の絶縁耐圧電界は最大１０７Ｖ／ｃｍであ
り、従って１０ｎｍのＳｉＯ２はＩＯＶ印加によってほ
とんど永久破壊を起すか劣化する。また長期信頼性を考
慮すると、最大破壊電圧よりなるべく小さな電圧で用い
ることが肝要となる。

特開昭５１−１３０１７８号公報には、メモリセルを微
小化してもなお絶縁膜厚を減少することなく、キャパシ
タ面積Ａを保つかあるいは増大する構造が開示されてい
る。

この技術の骨子は、Ｓｉ基板に堀り込んだ溝の側壁部を
キャパシタの電極面として用いることにより、平面面積
を増大することなく電極面積を増大することにある。こ
れによって、絶縁膜を薄くしてその絶縁膜の破壊を増大
させることなく、所望のキャパシタ容量を得ることがで
きる。

第１図は、絶縁ゲート電界効果トランジスタ（以下ＭＯ
３）−ランジスタ）を用いた１トランジスタ型ダイナミ
ツクメモリセルの構成図を示すものであり、電荷を貯え
るキャパシタ１とスイッチ用ＭＯ，Ｓトランジスタ２で
構成され、スイッチトランジスタのトレインはビット線
３に接続されており、ゲートはワード１４に接続されて
いる。

キャパシタ１に貯えた信号電荷をスイッチトランジスタ
２によって読み出すことによって動作が行われる。実際
のＮビットのメモリを構成するには、メモリアレーを構
成するが、大別して以下に述べる２つの方法がある。第
２図には信号を差動でとり出すセンスアンプ５に対し、
両側にビットｉ３１と３２を配列するいわゆる″開放ビ
ット線″構成を示す。これは−本のワード線４１に対し
て一方のビット線３１のみが電気的に交叉しているもの
であり、ビット線３１と３２の信号の差をセンスアンプ
５で検出すものである。

第３図は他方の″折り返しビットライン″構成を示すも
のであり、センスアンプ５に接続されている二本のビッ
ト線３１．３２が、平行に配列されており、−本のワー
ド線４１が二本のビット線３１．３２と交叉している。

後述する本発明の実施例は、主に折り返しビットライン
構成の場合を示すが、同様に開放ビットライン構成にも
適用可能である。

第２図、第３図に示すように、ビット線３２の寄生容量
６の値をＣＤとし、メモリセルのキャパシタ１２の値を
Ｃ３とすれば、このメモリアレーの主要な性能指標の−
っがＣｓ／Ｃｇとなる。このメモリアレーのＳ／Ｎ比は
Ｃｓ／Ｃｏと一対一対対応しており、メモリセルのキャ
パシタの値を大きくすると同時に、ビットラインの寄生
容量Ｃｏを小さくすることも同様にＳ／Ｎ比を向上する
ことになる。

第４図に折り返しビットライン方式のメモリセルの平面
の１例を示す。通常１１００ｎ以上の厚いフィールド酸
化膜に囲まれた活性領域７の一部がキャパシタを形成す
るなめ、プレート８で覆われている。スイッチトランジ
スタを形成する部分と、Ｓｉ基板上のドレインへビット
＃！電極接続を行うコンタク孔９の部分はプレートが選
択的に除去されており（領域８０）、この部分にワード
線４１．４２が被着されており、スイッチトランジスタ
２を形成している。理解を助けるために、第５図には、
第４図のＡＡで示した部分の断面図を示す。

以後説明の便のため、トランジスタはｎチャネル型を用
いた例を示す。ｐチャネル型にするには、一般にＳｉ基
板と拡散層の導電型をｎチャネルの場合と逆にすればよ
い。

ｐ型１０Ω・口程度のＳｉ基基板ｌ上上、通常は１００
〜１１０００ｎ厚程度のフィールドＳ　ｉ　Ｏ２膜１１
を、Ｓｉ３Ｎ４を耐酸化マスクとして用いるいわゆるＬ
ＯＣＱＳ法等で選択的に被着する。この後１０〜１１０
０ｎ厚のゲート酸化膜１２を熱酸化法などによってＳｉ
基板１０上に被着する。この後リンやＡｓを添加した多
結晶Ｓｉに代表されるプレート８を選択的に被着し、こ
の多結晶Ｓｉのプレート８を酸化し、第１Ｎ間酸化膜１
３を形成する。しかる後に、多結晶ＳｉやＭｏシリサイ
ドやあるいはりフラクトリー金属（ＭｏやＷ）に代表さ
るワード線４を被着し、リンやＡｓなどをイオン打込み
すると、プレート８とワード線４の被着されていない活
性領域にｎ＋の拡散層１５が形成されてスイッチ用ＭＯ
Ｓトランジスタ２のソースとドレインになる。この後リ
ンを含んだいわゆるＣＶＤ法によるＰＳＧ１４を５００
〜１１０００ｎ被着し、ＡＱ電極で代表されるビット線
３の拡散層１５部への接続を行う処にコンタクト孔９を
形成して、ビット線３を選択的に被着する。

このメモリセルにおいては、記憶容量となるキャパシタ
１の領域１６は第４図の斜線で示される部分であり、メ
モリセル自体が小さくなけばまた領域１６の部分も小さ
くなり、ゲート酸化膜１２を薄くしない限り、前に説明
した通りキャパシタ容量Ｃｓが小さくなりメモリ動作上
大きな問題となる。

本発明では、プレート８とワード線４（すなわヘスイッ
チトランジスタ２のゲート）下の絶縁膜は同じＳｉＯ□
膜１２としたが、キャパシタＣｓの値を大きくすること
を虫目とし、プレート８下の絶縁膜はＳｉＯ２とＳｉ３
Ｎ４のどちらか一方あるいは両方を用いて１層〜３層構
造の絶縁膜が用いられることもある。

〔発明が解決しようとする課題〕

しかしながら、上記従来技術は、メモリセルにとって大
きな問題を有していた。

第１の問題は、メモリセル間リーク電流である６従来の
プレーナ型メモリセルでは、メモリセル間のリーク電流
は、基板表面近くの素子分離絶縁膜の下で生じてした。

したがって、基板表面の不純物濃度は、通常、チャネル
ストッパ等のイオン打込み等により高くなっているので
、リークは生じにくかった。更に、基板表面近くは、基
板上の配線の電位の影響も受け、これによってもリーク
は生じにくかった。

しかしながら、上記従来技術は、容量として、深く堀っ
た溝を用いる為、リーク電流が基板表面ではなく、基板
内部で生じてしまうことがわがつた。これは従来の基板
表面のリークより起こりやすく、例えば、プレーナ型メ
モリセルでは、問題の生じなかったメモリセル間隔でも
、溝型メモリセルではリーク電流が問題となることがわ
かった。

第２の問題は、α線等の放射線によって生じた電子−正
孔対の影響を受けやすいということである。溝型メモリ
セルは、基板深く設けられる為、α線等によって生じた
電子又は正孔を極めて効率良く集めてしまうのである。

これが情報の破壊を意味することは明らかであろう。

本発明の目的は、リーク電流の生じにくい溝型セルを用
いた大規模半導体メモリ及びぞの製造方法を提供するこ
とにある。

本発明の他の目的は、α線等の放射線の影響を受けにく
い、溝型メモリセルを用いた大規模半導体メモリ及びそ
の製造方法を提供することにある。

本発明の更に他の目的は、以下の説明及び、図面を参照
することによって明らかとなるであろう。

〔課題を解決するための手段〕 上記目的を達成する為、本発明は、少なくとも、隣接す
る溝型メモリセルの間に、空乏層伸延防止手段を設けた
ものである。

〔作用〕

溝容量間リーク電流は、空乏層の伸びと関係がありこれ
の伸延を防止することにより、リーク電流を減させるこ
とができる。

また、電子又は正孔の影響も、空乏層の伸びと関係があ
り、これの伸延を防止することにより、α線等の影響を
減少させることができる。

〔実施例〕

以下本発明を図面を用いて説明する。第６図から、第２
０図は、本発明を適用するのに、より好適な溝型メモリ
セルを表ねしている。まず製造方法を説明する。

第６図に示すように、ｐ型１０Ω・備のＳｉ基板１０上
に前述したＬＯＣＯ８法によって５００〜１１０００ｎ
厚のフィールドＳ　ｉ　Ｏ２膜１１を選択的に形成する
。このフィールドＳｉＯ□膜を形成してから不必要な部
分なホトエツチング法等で除去しても同様に形成するこ
とができる。本発明の説明ではＬＯＣＯ８法を用いるこ
ととする。

この後、第８図に示すように、ＦやＣＱのガス例えばＣ
Ｆ４．８ＦいＣＣＱ４等を主成分、あるいはこれらにＨ
の入ったガスを主成分とした平行平板型プラズマエツチ
ングで、Ｓｉ基板１０の所定の部分にエッチ溝１７を形
成する。このプラズマエツチングのマスクは、通常のホ
トレジストそのものでは、ホトレジスト自体もエツチン
グされて消失する場合があるので、予め、第６図に示し
た構造にＳｉ基板１０上にＳ　ｉ　Ｏ，、Ｓ　ｉ３Ｎい
ＣＶＤ５ｉＯ，の順に膜を被着し、まず最上層のＣＶＤ
５ｉＯ，をホトレジストマスクにエツチングした後、そ
の下層のＳ　ｉ３Ｎ４．　Ｓ　ｉ　Ｏ２をエツチングし
、これらをマスクとしてＳｉ基板１０をエツチングすれ
ばよい。このＳｉ３Ｎ４膜は、マスクとしてのＣＶＤ５
ＤｉＯ，を最終的に除去する際に、フィールドＳｉｎ、
膜１１がエツチングされるのを防ぐものである。従って
この目的に合致するものなら、他の膜でよい、少なくと
も、これら＋７）ＣＶＤＳ　ｉＯ，／５ｉｚＮ４／Ｓ　
ｉＯ，の三層膜はマスク材でありいずれは除去されてＳ
ｉ基板上には残存しない。従ってこの目的に添う場合に
は、マスク材を限定しない。あるいは、すでに微細なビ
ームを形成できるなら、マスク材がなくとも所望のエツ
チング溝１７を得ることもできる。

エツチング溝１７の深さは、原理的にはほとんど制限が
ないが、溝の幅をＷＭとすれば、深さＤＭＷ′ は０．５ｍＭ〜５ＷＭ程度が現実的である。

この後、キャパシタの絶縁膜を形成する。この絶縁膜は
、電気的に耐圧が高く、安定なものであれば、原理的に
はその材料を選ばないが、従来から用いられているもの
は、熱酸化Ｓ　ｉ　Ｏ，、熱窒化Ｓｉ３Ｎ４．ＣＶＤＳ
ｉ３Ｎ４．ＣＶＤや反応性スパッタによるＴａ２Ｏ，３
Ｎｂ、Ｏ，、ＧｒＯ２等がある。これらの膜を単層ある
いは多層としてキャパシタ絶縁膜とすることができる。

本実施例では、Ｓｉｎ、とＳｉ３Ｎ、の重ね膜を用いた
場合を説明する。

ドライエツチング（プラズマエツチングやスパッタエツ
チング等）でＳｉ基板１０に形成した溝は、溶液エツチ
ングの場合と異なって多かれ少なかれＳｉ基板１０に電
気的、結晶的な損傷や汚染を与えている。従ってドライ
エツチングした後、１０〜５００ｎｍ程度、上記の損傷
、汚染が実効的に問題とならない程度まで溶液エツチン
グすればよい。溶液としては３ＮＨ，ＯＨ＋Ｈ２Ｏ２系
やＨＦ＋ＨＮＯ３系の水溶液がこの目的によく合致して
いる。

第９図に示すように、この溶液エツチングでＳｉ基板１
０とその溝１７の表面を除去したのち、キャパシタＳｉ
ｎ、膜１８を５〜２０ｎｍよく知られた９００〜１２０
０℃、酸化雰囲気での熱酸化によって形成する。この後
６５０〜８５０℃においてＣＶＤ法によってキャパシタ
Ｓｉ３Ｎ４膜１９を５〜２０ｎｍ厚に被着する。これら
の膜厚は所望の単位面積当り容量と耐圧を勘案して設定
するので、上記膜厚範囲を逸脱する場合もある。

このＣＶＤ５　ｉ３Ｎ４１９は、一般にその内部応力が
Ｉ　Ｘ　１０”ｄ　ｙ　ｎ／ａ＃に達し、強大なるが故
に、Ｓｉ基板１０に直接被着すると、欠陥が生じて特性
を損ねる。従って、一般にはＳｉ３Ｎ４下にＳ　ｉ　Ｏ
，を敷くことが行なわれる。Ｓｉ基板１０を直接窒化し
てＳｉ３Ｎ、膜を形成する場合はこの限りでなく、緻密
で電気的耐圧の高い膜を得ることができるが、１０ｎｍ
より厚い膜を得るには、１時間を越える反応時間を必要
とする。また膜厚増加率も１０ｎｍを越えると急速に低
下することから、厚い膜を得るは適当ではない。またこ
れらのＳｉ３Ｎ４膜１９はその表面を２〜５ｎｍ酸化し
て耐圧を向上することができる。

この後第１０図に示すように、多結晶Ｓｉで代表される
プレート８を全面に被着する。ＣＶＤ法で被着した多結
晶Ｓｉはよく溝１７の内側までまわりこんで堆積するの
で、溝１７の側壁部の多結晶Ｓｉも上面とほぼ同じ膜厚
となる。その後この多結晶Ｓｉにｐｏｃ　ａ、ガス等を
用いてリンを熱拡散する。エッチ溝１７の幅がＷＭであ
るから、多結晶Ｓｉ８の厚さをＴｓ、とすると、Ｗ　Ｍ
　＞　２　Ｔ　ｓ。

の場合には、第１０図に示すような溝（溝幅２Ｔｓ、）
が残存する。この溝はその上面に被着される絶縁膜や、
ワード線４の加工や被着状態に悪影響を及ぼすので、埋
めた方がよい。本適用例では、第１０図に示すように、
同じ多結晶Ｓｉを厚さＴｓ、で全面に被着して、その後
全面をよく知られたＣＦ４やＳＦＧガスを用いるプラズ
マエツチングでＴｓ、部分だけ除去すると、第１０図に
示すように多結晶５ｉ８２が丁度溝に埋め込まれた形で
残存し、上面が平坦となる。１回の多結晶Ｓｉ８の堆積
のみで溝が埋まる場合には、２回目の堆積は必要がない
が、プレート８は配線部としても用いるので、適当な厚
さとしては１００〜５００ｎｍ程度である。これで埋ま
らない場合は上記の説明のように多結晶Ｓｉの２度堆積
法を用いる。

多結晶Ｓｉ８の上にそのまま２度目の多結晶Ｓｉを被着
して全面をエツチングすると、両者の境目が融合してい
るので、エツチングの終点が定力でなくなる。そこで第
１層の多結晶Ｓｉ８の表面を５〜３０ｎｍ熱酸化して両
者の間にＳｉ０２層をはさむ。こうすると、２層目の多
結晶Ｓｉが全埋、にエッチされた状態で１層目の多結晶
Ｓｉ８上のＳｉＯ□膜が露出され、一般に多結晶Ｓｉの
プラズマエツチングはＳｉＯ□のエツチング速度より多
結晶Ｓｉが１０倍以上大きいので、多少オーバエツチン
グを行っても第１層の多結晶Ｓｉ８はＳ　ｉ　Ｏ２に保
護されており、エツチングされることはない。

その後、ホトエツチング法によって、プレート８を形成
し第１１図に示すように、これを酸化して１００〜４０
０ｎｍ厚の第１Ｍ間酸化膜１３を得る。この時Ｓｉ３Ｎ
４膜１９はほとんど酸化されない。この後第１層間酸化
膜１３をマスクとしてＳｉ３Ｎ４膜１９とＳｉＯ２膜１
８をエツチングで除去し、８００〜１１５０℃の乾燥酸
素に１〜５％のＨＣＱを含んだ酸化によって１０〜５０
ｎｍ厚のゲート酸化膜１２を得る。その後、第１２図に
示すように所定の部分に、多結晶Ｓｉ、シリサイド（Ｍ
　Ｏ２Ｓ　ｉ　、　Ｔ　ａ、Ｏ，）等の単層あるいはこ
れらの重ね膜、さらにはＷやＭｏ等のりフラクトリー金
属などのゲート（ワード１４）を選択的に被着する。

その後第１３図に示すように、Ａｓやリンを６０〜１２
０ＫｅＶに加速してイオン打込みすると、プレート８と
ゲート４の被着されていない部分にｎ＋のソース・ドレ
イン層１５が形成される。

さらにリンを４〜１０モル％含んだＣＶＤＳｉＯ２膜で
代表される第２層間絶縁膜１４を３００〜１１０００ｎ
厚に被着し、９００〜１０００℃で熱処理して緻密化す
る。その後、基板のｎ＋層１５や、ゲート４、プレート
８に達する電極接続孔９を形成し、ＡＱで代表される電
極３０を選択的に被着する（図ではビット線３のみ示し
た）。

これによって、エッチ溝１７の側壁をキャパシタの一部
とした１トランジスタ型ダイナミツクメモリセルが構成
できる。

第１４図にこのメモリセルの平面図を示す。エッチ溝１
７の底面が上面と同じとすれば、上面から見たキャパシ
タ領域は、変化がないので、エッチ溝１７の周辺長をＬ
Ｈ，深さをＤＨとすれば、エッチ溝を追加したことによ
り、面積はＬ１４Ｘ　Ｄ１４分だけ増加する。キャパシ
タ領域１６の平面面積を３μｍの溝１７を形成したとす
れば、平面面積は９μｍ２となり、エッチ溝の側壁部は
ｌＸ４Ｘ２＝８μｍ２となる。すなわち、１μｍで深さ
２μｍのエッチ溝１７を１加することにより、キャパシ
タ面積は９μｍ２から１７μｍ”（＝９＋８）に約倍増
する。これによって、センスアンプ５に入力する信号の
Ｓ／Ｎ比は約倍増し、メモリの安定動作の点で極めて顕
著な効果がある。

第１４図の説明では、溝１７を正方形としたが、これを
複数個とする本発明の他の適用例を第１５図と第１６図
で示す。第１５図はキャパシタ領域１６のへりから一定
の距離ΔＬに溝１７のへりがあるとし、一つの溝１７で
構成した場合を示す。

キャパシタの面積をＬＸＬとすれば、エッチ溝１７の周
辺長ＬＨは４　（Ｌ−２ΔＬ）となる。

第１６図は本発明の他の適用例を示すもので、図示のよ
うに、４つの正方形の溝を形成した。エッチ溝１７の間
の距離をＳにとすれば、４つのエッチ溝の周辺長は８　
（Ｌ−２ΔＬ−３８）となる。

これらの大小関係を直観的に理解するために、Ｌ＝５ｐ
ｍΔＬ＝Ｓ）４＝１μｍとすれば第１５図の溝が１つの
場合の溝の周辺長へ〇は八〇＝１２μｍ、第１６図の４
つの場合の周辺長Ａ、はＡ４＝１６μｍとなる。

従って、一般に１つの溝より複数個の溝が有利であり、
リソグラフィで加工できつる最小寸法をＬｅｔ□とすれ
ば、エッチ溝の幅ＬＭ、その間隙ＳＭをＬＨ＝ＳＭ＝Ｌ
ｍｔｎとするのが最も有利である。

ＬＨとＳＨのどちらか一方が他方より大きいとしたら、
どちらか一方の小さい方をＬＩＩｔｎとすればよい。

第１７図に本発明の他の適用例を示す。本適用例の要点
は、ＬＨを一定として、第１５図に示した場合にへこみ
を導入した点であり、内部に入り込んだ側壁分だけさら
に面積が増加する。

第１８図は本発明の他の適用例を示す。本適用例は＠Ｌ
　Ｍの溝１７で囲まれた平面キャパシタ部１６２がある
場合であり、これによっても、中に形成された柱状部の
側壁が第１５図の場合に新たに加わりキャパシタ面積を
増加させることができる。

第１７図、第１８図の適用例の共通点はエッチ溝１７の
内壁に添って内壁の折れ曲る角度が１８０度を越える部
分（第１７図、第１８図でＯＬで示した部分）が存在す
ることである。リソグラフィによって加工されたこれら
のパターンの端は、絶対的な直線で形成されていること
はほとんどなく、半径ｒの曲率をもっことが一般的であ
るが、この場合でも、１８０度を越える角度があること
で規定できる。いいかえれば、溝１７の内壁に凸の部分
があることで規定できる。

第１９図は本発明の他の適用例を示すものであり、柱状
部が複数個１６３，１６４とある場合であり、これも又
同一面積にて大きなキャパシタ面積をうろことができる
。

以上、本発明の適用例をメモリセル−単位を用いて示し
たが、実際のメモリは、このセルが複数個でアレーを形
成しており、前述の如く相互のセル間の干渉が問題とな
る。

第２０図〜第２２図にこの説明図を示す。第２０図に示
すように、４つの溝１７１〜１７４が交互に配設する。

この場合に、互いの干渉は大別して溝と溝の間（ＡＡ断
面）、溝と拡散層の間（ＢＢ断面）がある。

第２１図は溝１７１と溝１７２間の干渉を説明する図で
あり、溝１７１と１７２はフィールド酸化膜１１をはさ
んで互いに向き合っており、それぞれのまわりには、空
乏層２０１と２０２が形成されている。物理の本質を損
わない限り簡略化した空乏層近似法によると、ゲート絶
縁膜１２とＳｉ基板１０の界面のキャリヤ２１がない場
合には、空乏層の厚さは ここでεＳ、φＦ＋’Ｔ＋Ｎａはそれぞれ、Ｓｉ基板１
０の誘電率、フェルミレベルおよび製電荷量（＝　１，
６　Ｘ　１０−”Ｃ）、およびＳｉ基板の不純物濃度で
ある。ゲート絶縁膜１２は空乏層の厚さに比べて通常は
十分に薄いので、Ｖｃはに印加する電圧Ｖａとみなして
よいので、印加電気圧の１／、２乗で空乏層は伸びる。

また、界面にキャリヤが平衡状態まで十分存在した場合
の空乏層の厚第２１図に示すように、両方がら空乏層が
伸びてくると、互いの間の電流（キャリヤの移動）のや
りとりは指数関数的に増大する。たとえば、通常のメモ
リセルの諸元から３Ｎ＾＝　Ｉ　Ｘ　１０１ｓ／ｃｄＶ
ｃ＝５Ｖとすると、Ｘｄｍａｘｘ２．５μｍ、Ｘ　ｄ−
＋ｎ＝　０　、８μｍとなる。従って、もし溝１７１と
１７２の最短距離がＳ〔。とすると、Ｓ　ｓｌｎがＸｄ
−ａｘとＸｄ−＋−を加えた距離すなわち３．３μｍ　
（＝２．５＋０．８）に近づき、さらに小さくなるにつ
れて一方の溝壁に貯えれていたキャリヤは、他方の溝へ
流れていき、貯えていた情報が失なわれることになる。

キャリヤのない方へ、キャリヤが移動すると、その分だ
け空乏層が縮み、キャリヤが失われた方は、空乏層が伸
びるので、拮抗を保つ。

一ダイナミックＲＡＭは、情報が揮発性なので）＼１ 通常は２０ｍ５毎に書き替える（リフレッシュともいう
。）従ってこの間に十分再生可能な信号量を保っておけ
ばよいので１以上説明したごとく、単純に空乏層が接触
するか否かを判定基準とすることはできない。しかし、
Ｓ　−Ｉｎ＞　Ｘ　ｄ　−ａｘ　＋Ｘｄ、□、としてお
くことは情報の保持のために有効な手だてとなる。隣接
の２つの溝１７１と１７２ともキャリヤのないときには
１両者とも最大の空乏層＠Ｘ　ｄ−ａｘとなるが、たと
えば接触したとしても、共にキャリヤがないので情報が
破壊されることはない。

また第２２図に示すように、溝と溝間の干渉だけでなく
、溝１７３と拡散／１１５１間の干渉も想定される。こ
の場合も基本的には溝と溝間干渉と同様である。

メモリセルは、集積密度を高める必要があるので、特に
溝間の距離を短かくする場合には、既述したＸｄ−ａｘ
の式から推察できるように、基板濃度Ｎ＾を上昇すれば
よい。Ｓｉ基板１ｏ全体の濃合には、メモリセル以外の
周辺回路にも影響を及ぼすので、第２３図に示すように
、あらかじめ第８図に示した溝形成前に空乏層伸延防止
手段、すなわち、基板と同導電型のウェル２２を溝の部
分に形成すればよい。Ｂなどのｐ型不純物をイオン打込
みによって１×１０１２〜Ｉ　Ｘ　１０１４ａｎ−２の
密度に添加し、その後１０００〜１２０００℃の熱処理
によって所定の深さに拡散すればよい。第２３図では、
溝１つに対して１つのウェル２２を形成する場合を示し
たが、メモリセルを複数個含むメモリアレー全体に１つ
のウェルを形成しても同様の効果を期待できる。この場
合には、スイッチトランジスタ２の部も高濃度となるの
で、これを避ける場合には、第２４図に示すように第８
図に示した溝１７を形成した後にＳｉ表面から熱拡散法
等によって表面層にのみ空乏層伸延防止手段、すなわち
基板と同一導電型の高濃度／！ｙ２３を形成すればよい
。イオン打込みは、直進性があるので、溝１７の側壁に
不純物を添加するには、斜め方向オ気費イオン打込みし
たり、あるいは１０ＫｅＶ以下の加速電圧で、積極的に
打込みイオンによるスパッタリングを利用゛し、側壁に
も不純物を被着されることもできる。

以上述べてきた本発明の実施例は、すべて、ＭＯ８容量
の反転層をメモリセルのキャパシタ１として用いたもの
である。さらにｎ＋層−プレート８間のキャパシタを用
いた本発明の他の実施例を第２５の形成後、ホトエツチ
ング法等で選択的にキャパシタ領域１６の部分に拡散Ｍ
１５と同じｎ＋導電型の領域、すなわちキャパシタ電極
層２４を形成する。方向性のあるイオン打込み法を用い
ると、溝の側壁部に不純物を添加するにはＡｓやＰを斜
め方向に打込んだり、あるいは１０ＫｅＶ以下に加速エ
ネルギーを下げて、積極的にイオンによるスパッタリン
グを利用して側壁部にＡｓやＰを添加する。あるいは、
通常よく用いられるＰＯＣＱ、を用いた熱拡散法やＡｓ
やＰを含むＣＶＤガラスを選択的に被着して、これから
ＡｓやＰを拡散することもできる。

また本発明のフィールド部は、酸化膜１１で形成したが
、本発明はメモリセル間のアイソレーション部として、
第２６図に示した一基板に堀り込んだアイソレーション
溝２５を用いることもできる。

これは、Ｓｉ基板に、よく知られたＣＦ４やＳＦ。

ガスを主成分とするドライエツチングで、１〜５μｍ深
さの溝を堀り、これにＳ　ｉ　Ｏ２膜や、あるいは多結
晶Ｓｉなどの膜２６を充填しアイソレーションとするも
のである。充填膜２６を導電性のある、たとえば不純物
添加した多結晶Ｓｉなどにするときには、第２７図に示
すようにＳ　ｉ　Ｏ２やＳｉ３Ｎ、等に代表されるアイ
ソレーション絶縁膜２７を、あらかじめ被着しておいて
から、充填膜２６を埋め込めばよい。ＣＶＤ法で被着す
る多結晶Ｓｉは細い溝でもよくまわり込み、幅１μｍ、
深さ５μｍの溝でも、０．５μｍ厚のＣＶＤ多結晶Ｓｉ
で埋めることができる。

第２８図に本発明の他の実施例を示す。これはすでに説
明した、第２１図の例のフィールド酸化膜１１のかわり
に、第２７図に示した溝によるアイソレーションを空乏
層伸延防止手段としても設けた例である。第６図に示し
たアイソレーションを形成する時点で、Ｓｉ基板１０に
アイソレーション溝２５を形成し、Ｓ　ｉ　Ｏ，あるい
はＳｉ３Ｎ。

どの重ね膜のアイソレーション絶縁膜２７を１０〜２０
０ｎｍ厚に被着し、多結晶Ｓｉの充填膜２６を充填する
。膜２６の堆積時か、あるいは堆積後にリンやＡｓを添
加して導電性を得る。この充填膜２６を接地電位に保つ
か、あるいは電ｇ電圧Ｖｃｃと同電位にしても、十分溝
２５の下部に基板と同導電型の不純物濃度の高い領域を
形成しておけば、この溝は両側から伸びる空乏Ｊｉ２０
−１と２０−２を分離することができる。ひいては、溝
１７１と１７２の距離を縮めることができ、メモリの高
密度化に資することができる。第２８図は、反転層によ
る例を示したが、第２５図に示したキャパシタ電極を用
いる場合も全く同様に形成できることは明らかである。

本発明の実施例では、ｎチャネル型の例を用いて説明し
たが、Ｐチャネル型にするには、導電型をすべて逆にす
ればよい。

また本発明の詳細な説明では、折り返しビットライン構
成を用いたが、開放ビットライン構成にも同様に適用し
うろことは明らかである。

以上本発明を詳細な実施例によって示したが、たとえば
３μｍ角のキャパシタ領域１６に２μｍ。

の深さ４μｍの溝１７を形成すると、この溝がないとき
には９μｍ２のキャパシタ面積となるが、溝がある場合
には４１μｍ”　（＝３ｘ３＋２ｘ４×４）となり、５
倍以上の改善となる。実際には溝１７の側壁は完全に垂
直でなく、また溝１７の平面形状は完全に正方形ではな
く、微細部でのりソグラフィの解像力低下のため、若干
丸みを帯びるが、基本的には数倍の改善が実現できる。

ダイナミックメモリではα線などにより擾乱は、メモリ
のキャパシタ容量Ｃ３が１０％以上改善されても顕著に
改善される場合があるので、Ｃｓの数倍

【図面の簡単な説明】

第１図、第２図、第３図、第４図、第５図は従来のメモ
リセルを説明する図、第６図から第１３図は本発明への
半導体メモリの適用例を示す断面図、第１４図から第２
０図は本発明への半導体メモリの適用例を示す平面図、
第２１図および第２２図は本発明への適用例の半導体メ
モリのメモリセル間の相互関係を示す断面図、第２３図
から第２８図は本発明の半導体メモリの実施例を示す断
面図である。 １・・・キャパシタ、２・・・スイッチ用ＭＯＳトラン
ジスタ、３・・・ビット線、４，４１〜４４・・・ワー
ド線（その１部はゲート電極となる）、５・・・センス
アンプ、６・・・寄生容量、７，７１〜７３・・・活性
領域（フィールド酸化膜に囲まれた領域）、８・・・プ
レート、９・・・コンタクト孔（ビット線用コンタクト
孔）、１０・・・Ｓｉ基板、１１・・・フィールド酸化
膜、１２・・・ゲート酸化膜、１３・・・第１層間酸化
膜、１４・・・第２層間酸化膜、１５，１５１，１５２
・・・拡散層、１６・・・キャパシタ領域、１７，１７
１〜１７４・・・溝、１８・・・キャパシタＳｉ○２膜
、１９・・キャパシタＳｉ３Ｎ４膜、２０，２０１〜２
０４・・空乏層、２１・・・キャリヤ、２２・・・ウェ
ル、２３・・・高濃度層、２４・・・キャパシタ電極層
、２５・・・アイソレーション溝、２６・・・アイソレ
ーション充填膜、２７・・・アイソレーション絶縁膜。 第１囚 ７２目 第 ６目 第 デ 目 第夕同 第７θ目 第１／図 第７２目 ／２ 第７３目 ７Ｆ ／り 累７４図 第１乙目 完７７目 子７ｇ目 第２７目 第２２目 λ／３ ２Ｊ ％ｚ夕図 第２Ｚ目 第２７目

Claims (1)

1. 【特許請求の範囲】 １、複数のワード線と、該ワード線と交叉して設けられ
   た複数のビット線と、該ワード線とビット線との交点に
   設けられた複数のメモリセルと、上記ビット線に読みだ
   された情報を増幅する回路とを有する大規模半導体メモ
   リにおいて、上記メモリセルは情報を蓄積するための容
   量と、該容量への情報の読み書きを制御するスイッチト
   ランジスタとを有し、 上記容量は半導体基体に設けられた溝と、該溝の表面に
   設けられた絶縁膜と、該絶縁膜上に設けられた電極とを
   有し、かつ上記溝の深さは溝の幅をＷ＿Ｍとしたとき０
   ．５Ｗ＿Ｍ以上であり、上記スイッチトランジスタの第
   一の電極は上記ワード線に電気的に電気的に接続され、
   上記スイッチトランジスタの第二の電極は上記ビット線
   に電気的に接続され、上記スイッチトランジスタの第三
   の電極は上記容量に電気的に接続されており、かつ上記
   半導体基体には、上記容量から伸びる空乏層の伸延を防
   止する手段が設けられてなることを特徴とする大規模半
   導体メモリ。 ２、上記空乏層の伸延を防止する手段は、上記半導体基
   体の不純物濃度より高濃度の不純物領域であることを特
   徴とする特許請求の範囲第１項記載の大規模半導体メモ
   リ。 ３、上記ビット線は、上記ワード線上に、絶縁膜を介し
   て設けられてなることを特徴とする特許請求の範囲第１
   項又は第２項記載の大規模半導体メモリ。 ４、上記第一電極は多結晶Ｓｉとシリサイドからなり、
   かつ上記容量絶縁膜はＳｉＯ＿２、Ｓｉ＿３Ｎ＿４、Ｓ
   ｉＯ＿２の三層膜からなることを特徴とする特許請求の
   範囲第１項乃至第３項記載の大規模半導体メモリ。 ５、上記容量絶縁膜の上層のＳｉＯ＿２膜は上記Ｓｉ＿
   ３Ｎ＿４膜を酸化して設けられたことを特徴とする特許
   請求の範囲第４項記載の大規模半導体メモリ。 ６、複数のワード線と、該ワード線と交叉して設けられ
   た複数のビット線と、該ワード線とビット線との交点に
   設けられた複数のメモリセルと、上記ビット線に読みだ
   された情報を増幅する回路とを有する大規模半導体メモ
   リにおいて、上記メモリセルは情報を蓄積するための容
   量と、該容量への情報の読み書きを制御するスイッチト
   ランジスタとを有し、 上記容量は半導体基体に設けられた溝と、該溝の表面に
   設けられた絶縁膜と、該絶縁膜上に設けられた電極とを
   有し、かつ上記溝の深さは溝の幅をＷ＿Ｍとしたとき０
   ．５Ｗ＿Ｍ以上であり、上記電極は少なくとも多結晶Ｓ
   ｉを含み、 上記スイッチトランジスタの第一の電極は上記ワード線
   に電気的に接続され、上記スイッチトランジスタの第二
   の電極は上記ビット線に電気的に接続され、上記スイッ
   チトランジスタの第三の電極は上記容量に電気的に接続
   されており、かつ上記第一の電極は多結晶Ｓｉ、シリサ
   イド、リフラクトリー金属の中から選択された単層又は
   重ね膜からなり、 上記複数のメモリセルのうち隣接するメモリセルの間に
   溝が設けられていることを特徴とする大規模半導体メモ
   リ。 ７、上記半導体基体の上記容量用溝は多結晶Ｓｉで埋め
   込まれていることを特徴とする特許請求の範囲第６項記
   載の大規模半導体メモリ。 ８、上記ビット線は、上記ワード線上に、絶縁膜を介し
   て設けられてなることを特徴とする特許請求の範囲第６
   項又は第７項記載の大規模半導体メモリ。 ９、上記第一電極は多結晶Ｓｉとシリサイドからなり、
   かつ上記容量絶縁膜はＳｉＯ＿２、Ｓｉ＿３Ｎ＿４、Ｓ
   ｉＯ＿２の三層膜からなることを特徴とする特許請求の
   範囲第６項乃至第８項記載の大規模半導体メモリ。 １０、上記容量絶縁膜の上層のＳｉＯ＿２膜は上記Ｓｉ
   ＿３Ｎ＿４膜を酸化して設けられたことを特徴とする特
   許請求の範囲第９項記載の大規模半導体メモリ。 １１、上記多結晶Ｓｉは導電性を有し、かつ一定電位に
   保たれることを特徴とする特許請求の範囲第７項記載の
   大規模半導体メモリ。 １２、複数のワード線と、該ワード線と交叉して設けら
   れた複数のビット線と、該ワード線とビット線との交点
   に設けられた複数のメモリセルと、上記ビット線に読み
   だされた情報を増幅する回路とを有する大規模半導体メ
   モリの製造方法において、 メモリセルの容量を形成する溝を設ける工程と、空乏層
   伸延防止手段を設ける工程と、 メモリセルの容量絶縁膜を設ける工程と、 メモリセルの容量を形成する電極を設ける工程と、 第一の層間絶縁膜を設ける工程と、 メモリセルのスイッチトランジスタを形成する絶縁膜を
   設ける工程と、 メモリセルのスイッチトランジスタを形成する第一の電
   極を設ける工程と、 メモリセルのスイッチトランジスタを形成する第二、第
   三の電極を設ける工程と、 第二の層間絶縁膜を設ける工程と、 ビット線を設ける工程とを含むことを特徴とする大規模
   半導体メモリの製造方法。 １３、上記メモリセルの容量を形成する溝を設ける工程
   はドライエッチングであることを特徴とする特許請求の
   範囲第１２項記載の大規模半導体メモリの製造方法。 １４、上記メモリセルの容量絶縁膜を形成する工程は熱
   酸化であることを特 徴とする特許請求の範囲第１２項乃至第１３項記載の大
   規模半導体メモリの製造方法。 １５、上記メモリセルの容量絶縁膜を形成する工程はＣ
   ＶＤ法であることを 特徴とする特許請求の範囲第１２項乃至第１４項記載の
   大規模半導体メモリの製造方法。 １６、上記メモリセルの容量を形成する電極を設ける工
   程はＣＶＤ法であることを特徴とする特許請求の範囲第
   １２項乃至第１５項記載の大規模半導体メモリの製造方
   法。 １７、複数のワード線と、該ワード線と交叉して設けら
   れた複数のビット線と、該ワード線とビット線との交点
   に設けられた複数のメモリセルと、上記ビット線に読み
   だされた情報を増幅する回路とを有する大規模半導体メ
   モリの製造方法において、 メモリセルの容量を形成する溝を設ける工程と、 上記溝の周囲に高濃度領域を設ける工程と メモリセルの容量絶縁膜を設ける工程と、 メモリセルの容量を形成する電極を設ける工程と、 第一の層間絶縁膜を設ける工程と、 メモリセルのスイッチトランジスタを形成する絶縁膜を
   設ける工程と、 メモリセルのスイッチトランジスタを形成する第一の電
   極を設ける工程と、 メモリセルのスイッチトランジスタを形成する第二、第
   三の電極を設ける工程と、第二の層間絶縁膜を設ける工
   程と、 ビット線を設ける工程とを含むことを特徴とする大規模
   半導体メモリの製造方法。 １８、上記メモリセルの容量を形成する溝を設ける工程
   はドライエッチングであることを特徴とする特許請求の
   範囲第１７項記載の大規模半導体メモリの製造方法。 １９、上記メモリセルの容量絶縁膜を形成する工程は熱
   酸化であることを特 徴とする特許請求の範囲第１７項乃至第１８項記載の大
   規模半導体メモリの製造方法。 ２０、上記メモリセルの容量絶縁膜を形成する工程はＣ
   ＶＤ法であることを 特徴とする特許請求の範囲第１７項乃至第１９項記載の
   大規模半導体メモリの製造方法。 ２１、上記メモリセルの容量を形成する電極を設ける工
   程はＣＶＤ法であることを特徴とする特許請求の範囲第
   １７項乃至第２０項記載の大規模半導体メモリの製造方
   法。