JP2003124348A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 半導体装置に集積化されたキャパシタの実効
膜厚を小さくする技術を提供する。 【解決手段】 本発明による半導体装置は、容量素子
（１０）を備えている。容量素子（１０）は、シリコン
を主成分として形成された第１電極（１）と、アルミニ
ウム化合物により、第１電極（１）を被覆するように形
成されたアルミニウム化合物膜（３）と、酸化物であ
り、且つ、アルミニウム化合物膜（３）よりも誘電率が
大きい絶縁体により、前記アルミニウム化合物膜（３）
を被覆するように形成された酸化物誘電体膜（４）と、
導電体により、前記酸化物誘電体膜（４）を被覆するよ
うに形成された第２電極（５）とを含む。アルミニウム
化合物膜（３）は、酸化物誘電体膜（４）の形成の間に
第１電極（１）に酸素が拡散しないように形成されてい
る。
膜厚を小さくする技術を提供する。 【解決手段】 本発明による半導体装置は、容量素子
（１０）を備えている。容量素子（１０）は、シリコン
を主成分として形成された第１電極（１）と、アルミニ
ウム化合物により、第１電極（１）を被覆するように形
成されたアルミニウム化合物膜（３）と、酸化物であ
り、且つ、アルミニウム化合物膜（３）よりも誘電率が
大きい絶縁体により、前記アルミニウム化合物膜（３）
を被覆するように形成された酸化物誘電体膜（４）と、
導電体により、前記酸化物誘電体膜（４）を被覆するよ
うに形成された第２電極（５）とを含む。アルミニウム
化合物膜（３）は、酸化物誘電体膜（４）の形成の間に
第１電極（１）に酸素が拡散しないように形成されてい
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関する。本発明は、特に、ＤＲＡＭ（Dyna
mic Random Access Memory）のような、容量素子を含む
半導体装置及びその製造方法に関する。
の製造方法に関する。本発明は、特に、ＤＲＡＭ（Dyna
mic Random Access Memory）のような、容量素子を含む
半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】１トランジスタ−１キャパシタ型のメモ
リセルを含むＤＲＡＭの高集積化においては、メモリセ
ルの面積を小さくしながらメモリセルキャパシタの容量
を充分に大きく確保することが重要な課題である。メモ
リセルキャパシタの容量は、メモリセルキャパシタの誘
電体の膜厚が薄いほど増大し、また、誘電体の誘電率が
高いほど増大する。このため、誘電体を薄膜化する技術
や、メモリセルキャパシタの誘電体に高い誘電率を有す
る材料を使用する技術の開発が進められている。
リセルを含むＤＲＡＭの高集積化においては、メモリセ
ルの面積を小さくしながらメモリセルキャパシタの容量
を充分に大きく確保することが重要な課題である。メモ
リセルキャパシタの容量は、メモリセルキャパシタの誘
電体の膜厚が薄いほど増大し、また、誘電体の誘電率が
高いほど増大する。このため、誘電体を薄膜化する技術
や、メモリセルキャパシタの誘電体に高い誘電率を有す
る材料を使用する技術の開発が進められている。
【０００３】一方で、誘電体を薄膜化したり、誘電体に
高い誘電率を有する材料を使用することは、絶縁耐圧の
低下と、メモリセルキャパシタのＴＤＤＢ（Time Depen
dentDielectric Breakdown）寿命の短縮化とを招く。こ
のため、メモリセルキャパシタの容量を充分に大きく
し、且つ、充分な信頼性を確保するために、様々なメモ
リセルキャパシタの構造が提案されている。
高い誘電率を有する材料を使用することは、絶縁耐圧の
低下と、メモリセルキャパシタのＴＤＤＢ（Time Depen
dentDielectric Breakdown）寿命の短縮化とを招く。こ
のため、メモリセルキャパシタの容量を充分に大きく
し、且つ、充分な信頼性を確保するために、様々なメモ
リセルキャパシタの構造が提案されている。
【０００４】公開特許公報（特開昭５７−４５９６８）
は、ポリシリコンで形成された電極と、その電極の上に
形成された、窒化シリコン及び酸化アルミニウムの群か
ら選ばれる第１誘電体層と、その第１誘電体層の上に形
成された、Ｔａ２Ｏ５、ＨｆＯ２、ＴｉＯ２、ＰｂＴｉ
Ｏ３、ＢａＴｉＯ３、ＣａＴｉＯ３、及びＳｒＴｉＯ ３
の群から選ばれる第２誘電体層とを含むキャパシタを開
示している。第２誘電体層を構成するこれらの酸化物誘
電体の高い誘電率は、キャパシタの容量の増大に寄与し
ている。
は、ポリシリコンで形成された電極と、その電極の上に
形成された、窒化シリコン及び酸化アルミニウムの群か
ら選ばれる第１誘電体層と、その第１誘電体層の上に形
成された、Ｔａ２Ｏ５、ＨｆＯ２、ＴｉＯ２、ＰｂＴｉ
Ｏ３、ＢａＴｉＯ３、ＣａＴｉＯ３、及びＳｒＴｉＯ ３
の群から選ばれる第２誘電体層とを含むキャパシタを開
示している。第２誘電体層を構成するこれらの酸化物誘
電体の高い誘電率は、キャパシタの容量の増大に寄与し
ている。
【０００５】このようなキャパシタは、第２誘電体層の
形成のために、酸化雰囲気中で処理する必要がある。Ｔ
ａ２Ｏ５、ＨｆＯ２、ＴｉＯ２、ＰｂＴｉＯ３、ＢａＴ
ｉＯ ３、ＣａＴｉＯ３、及びＳｒＴｉＯ３のような酸化
物誘電体膜の成長は、酸化雰囲気で行われる。更に、こ
のような酸化物誘電体膜の特性を向上するためには、成
膜された酸化物誘電体膜を、高温の酸化雰囲気でアニー
ルすることが必要である。
形成のために、酸化雰囲気中で処理する必要がある。Ｔ
ａ２Ｏ５、ＨｆＯ２、ＴｉＯ２、ＰｂＴｉＯ３、ＢａＴ
ｉＯ ３、ＣａＴｉＯ３、及びＳｒＴｉＯ３のような酸化
物誘電体膜の成長は、酸化雰囲気で行われる。更に、こ
のような酸化物誘電体膜の特性を向上するためには、成
膜された酸化物誘電体膜を、高温の酸化雰囲気でアニー
ルすることが必要である。
【０００６】キャパシタを高温の酸化雰囲気中で処理す
ると、ポリシリコンで形成された電極や、その電極の上
に形成された窒化シリコンが酸化され、誘電率が低い酸
化シリコン層や酸化窒化シリコン層が形成される。この
酸化シリコン層や酸化窒化シリコン層の形成は、キャパ
シタの容量の低下を招き、好ましくない。
ると、ポリシリコンで形成された電極や、その電極の上
に形成された窒化シリコンが酸化され、誘電率が低い酸
化シリコン層や酸化窒化シリコン層が形成される。この
酸化シリコン層や酸化窒化シリコン層の形成は、キャパ
シタの容量の低下を招き、好ましくない。
【０００７】また、公開特許公報（特開２０００−４５
９６８）は、ポリシリコンで形成されたキャパシタ電極
と、そのキャパシタ電極の上に形成された、Ａｌ２Ｏ３
とＡｌＮとが積層された複合誘電体薄膜とを含むキャパ
シタを開示している。しかし、Ａｌ２Ｏ３とＡｌＮとの
比誘電率は、約８であり、キャパシタの容量の確保には
不充分である。
９６８）は、ポリシリコンで形成されたキャパシタ電極
と、そのキャパシタ電極の上に形成された、Ａｌ２Ｏ３
とＡｌＮとが積層された複合誘電体薄膜とを含むキャパ
シタを開示している。しかし、Ａｌ２Ｏ３とＡｌＮとの
比誘電率は、約８であり、キャパシタの容量の確保には
不充分である。
【０００８】
【発明が解決しようとする課題】本発明の目的は、半導
体装置に集積化されたキャパシタの実効膜厚を小さくす
る技術を提供することにある。
体装置に集積化されたキャパシタの実効膜厚を小さくす
る技術を提供することにある。
【０００９】本発明の他の目的は、半導体装置に集積化
されたキャパシタの誘電体の実効膜厚の縮小と共に、キ
ャパシタの信頼性の向上を実現する技術を提供すること
にある。
されたキャパシタの誘電体の実効膜厚の縮小と共に、キ
ャパシタの信頼性の向上を実現する技術を提供すること
にある。
【００１０】
【課題を解決するための手段】以下に、[発明の実施の
形態]で使用される番号・符号を用いて、課題を解決す
るための手段が説明される。これらの番号・符号は、
[特許請求の範囲]の記載と[発明の実施の形態]の記載と
の対応関係を明らかにするために付加されている。但
し、付加された番号・符号は、[特許請求の範囲]に記載
されている発明の技術的範囲の解釈に用いてはならな
い。
形態]で使用される番号・符号を用いて、課題を解決す
るための手段が説明される。これらの番号・符号は、
[特許請求の範囲]の記載と[発明の実施の形態]の記載と
の対応関係を明らかにするために付加されている。但
し、付加された番号・符号は、[特許請求の範囲]に記載
されている発明の技術的範囲の解釈に用いてはならな
い。
【００１１】本発明による半導体装置は、容量素子（１
０、３０、４０、５０）を備えている。容量素子（１
０、３０、４０、５０）は、シリコンを主成分として形
成された第１電極（１、２０）と、アルミニウム化合物
により、第１電極（１、２０）を被覆するように形成さ
れたアルミニウム化合物膜（３、６、７、２３）と、酸
化物であり、且つ、前記アルミニウム化合物膜（３、
６、７、２３）よりも誘電率が大きい絶縁体により、前
記アルミニウム化合物膜（３、６、７、２３）を被覆す
るように形成された酸化物誘電体膜（４、２４）と、導
電体により、前記酸化物誘電体膜（４、２４）を被覆す
るように形成された第２電極（５、２５）とを含む。ア
ルミニウム化合物膜（３、６、７、２３）は、酸化物誘
電体膜（４、２４）の形成の間に第１電極（１、２０）
に酸素が拡散しないように形成されている。アルミニウ
ム化合物膜（３、６、７、２３）により、シリコンを主
成分として形成された第１電極（１、２０）の酸化が防
止され、これにより容量素子（１０、３０、４０、５
０）の実効膜厚の薄膜化が図られている。
０、３０、４０、５０）を備えている。容量素子（１
０、３０、４０、５０）は、シリコンを主成分として形
成された第１電極（１、２０）と、アルミニウム化合物
により、第１電極（１、２０）を被覆するように形成さ
れたアルミニウム化合物膜（３、６、７、２３）と、酸
化物であり、且つ、前記アルミニウム化合物膜（３、
６、７、２３）よりも誘電率が大きい絶縁体により、前
記アルミニウム化合物膜（３、６、７、２３）を被覆す
るように形成された酸化物誘電体膜（４、２４）と、導
電体により、前記酸化物誘電体膜（４、２４）を被覆す
るように形成された第２電極（５、２５）とを含む。ア
ルミニウム化合物膜（３、６、７、２３）は、酸化物誘
電体膜（４、２４）の形成の間に第１電極（１、２０）
に酸素が拡散しないように形成されている。アルミニウ
ム化合物膜（３、６、７、２３）により、シリコンを主
成分として形成された第１電極（１、２０）の酸化が防
止され、これにより容量素子（１０、３０、４０、５
０）の実効膜厚の薄膜化が図られている。
【００１２】アルミニウム化合物膜（３、６、７、２
３）を構成するアルミニウム化合物は、酸化アルミニウ
ムであることがあり、また、窒化アルミニウムであるこ
とがある。
３）を構成するアルミニウム化合物は、酸化アルミニウ
ムであることがあり、また、窒化アルミニウムであるこ
とがある。
【００１３】この場合、アルミニウム化合物は、アルミ
ニウムを過剰に含むことが好ましい。アルミニウムを過
剰に含むアルミニウム化合物膜（３、６、７、２３）
は、酸素の拡散を阻止する能力が高い。
ニウムを過剰に含むことが好ましい。アルミニウムを過
剰に含むアルミニウム化合物膜（３、６、７、２３）
は、酸素の拡散を阻止する能力が高い。
【００１４】容量素子は、更に、第１電極（１、２０）
とアルミニウム化合物膜（３、６、７、２３）との間に
介設された窒化シリコン膜（２、２０ａ）を含むことが
好ましい。
とアルミニウム化合物膜（３、６、７、２３）との間に
介設された窒化シリコン膜（２、２０ａ）を含むことが
好ましい。
【００１５】本発明による半導体装置は、容量素子（１
０、５０）を備えている。容量素子（１０、５０）は、
シリコンを主成分として形成された第１電極（１、２
０）と、第１電極（１、２０）の上に形成された窒化シ
リコン膜（２、２０ａ）と、アルミニウム化合物によ
り、窒化シリコン膜（２、２０ａ）を被覆するように形
成されたアルミニウム化合物膜（３、６、７、２３）
と、酸化物であり、且つ、前記アルミニウム化合物より
も誘電率が大きい絶縁体により、アルミニウム化合物膜
（３、６、７、２３）を被覆するように形成された酸化
物誘電体膜（４、２４）と、導電体により、前記酸化物
誘電体膜（４、２４）を被覆するように形成された第２
電極（５、２５）とを含む。アルミニウム化合物膜
（３、６、７、２３）により、シリコンを主成分として
形成された第１電極（１、２０）の酸化が防止され、こ
れにより容量素子（１０、５０）の実効膜厚の薄膜化が
図られている。
０、５０）を備えている。容量素子（１０、５０）は、
シリコンを主成分として形成された第１電極（１、２
０）と、第１電極（１、２０）の上に形成された窒化シ
リコン膜（２、２０ａ）と、アルミニウム化合物によ
り、窒化シリコン膜（２、２０ａ）を被覆するように形
成されたアルミニウム化合物膜（３、６、７、２３）
と、酸化物であり、且つ、前記アルミニウム化合物より
も誘電率が大きい絶縁体により、アルミニウム化合物膜
（３、６、７、２３）を被覆するように形成された酸化
物誘電体膜（４、２４）と、導電体により、前記酸化物
誘電体膜（４、２４）を被覆するように形成された第２
電極（５、２５）とを含む。アルミニウム化合物膜
（３、６、７、２３）により、シリコンを主成分として
形成された第１電極（１、２０）の酸化が防止され、こ
れにより容量素子（１０、５０）の実効膜厚の薄膜化が
図られている。
【００１６】本発明による半導体装置は、容量素子（４
０）を備えている。容量素子（４０）は、シリコンを主
成分として形成された第１電極（１）と、窒化アルミニ
ウムにより、第１電極（１）の上に形成された窒化アル
ミニウム膜（６）と、酸化物であり、且つ、窒化アルミ
ニウムよりも誘電率が大きい絶縁体により、窒化アルミ
ニウム膜（６）を被覆するように形成された酸化物誘電
体膜（４、２４）と、導電体により、酸化物誘電体膜
（４、２４）を被覆するように形成された第２電極
（５）とを含む。
０）を備えている。容量素子（４０）は、シリコンを主
成分として形成された第１電極（１）と、窒化アルミニ
ウムにより、第１電極（１）の上に形成された窒化アル
ミニウム膜（６）と、酸化物であり、且つ、窒化アルミ
ニウムよりも誘電率が大きい絶縁体により、窒化アルミ
ニウム膜（６）を被覆するように形成された酸化物誘電
体膜（４、２４）と、導電体により、酸化物誘電体膜
（４、２４）を被覆するように形成された第２電極
（５）とを含む。
【００１７】本発明による半導体装置は、容量素子（１
０）を備えている。容量素子（１０）は、シリコンを主
成分として形成された第１電極（１、２０）と、第１電
極（１、２０）の上に形成された窒化シリコン膜（２、
２０ａ）と、酸化アルミニウムにより、窒化シリコン膜
（２、２０ａ）を被覆するように形成された酸化アルミ
ニウム膜（３、２３）と、酸化物であり、且つ、酸化ア
ルミニウム膜（３、２３）よりも誘電率が大きい絶縁体
により、酸化アルミニウム膜（３、２３）を被覆するよ
うに形成された酸化物誘電体膜（４、２４）と、導電体
により、前記酸化物誘電体膜（４、２４）を被覆するよ
うに形成された第２電極（５、２５）とを含む。酸化ア
ルミニウム膜（３、２３）により、窒化シリコン膜
（２、２０ａ）への酸素の拡散を防止される。更に、窒
化シリコン膜（２、２０ａ）は、酸化アルミニウム膜
（３、２３）の形成のときに、シリコンを主成分として
形成された第１電極（１、２０）が酸化されることを防
ぐ。
０）を備えている。容量素子（１０）は、シリコンを主
成分として形成された第１電極（１、２０）と、第１電
極（１、２０）の上に形成された窒化シリコン膜（２、
２０ａ）と、酸化アルミニウムにより、窒化シリコン膜
（２、２０ａ）を被覆するように形成された酸化アルミ
ニウム膜（３、２３）と、酸化物であり、且つ、酸化ア
ルミニウム膜（３、２３）よりも誘電率が大きい絶縁体
により、酸化アルミニウム膜（３、２３）を被覆するよ
うに形成された酸化物誘電体膜（４、２４）と、導電体
により、前記酸化物誘電体膜（４、２４）を被覆するよ
うに形成された第２電極（５、２５）とを含む。酸化ア
ルミニウム膜（３、２３）により、窒化シリコン膜
（２、２０ａ）への酸素の拡散を防止される。更に、窒
化シリコン膜（２、２０ａ）は、酸化アルミニウム膜
（３、２３）の形成のときに、シリコンを主成分として
形成された第１電極（１、２０）が酸化されることを防
ぐ。
【００１８】上述の半導体装置において、容量素子（６
０）は、更に、アルミニウム化合物により酸化物誘電体
膜（４）と第２電極（５）との間に形成された他のアル
ミニウム化合物膜（８）を含むことが好ましい。他のア
ルミニウム化合物膜（８）は、酸化物誘電体膜（４）と
第２電極（５）との反応を抑制し、容量素子（６０）の
特性を向上する。
０）は、更に、アルミニウム化合物により酸化物誘電体
膜（４）と第２電極（５）との間に形成された他のアル
ミニウム化合物膜（８）を含むことが好ましい。他のア
ルミニウム化合物膜（８）は、酸化物誘電体膜（４）と
第２電極（５）との反応を抑制し、容量素子（６０）の
特性を向上する。
【００１９】本発明による半導体装置の製造方法は、シ
リコンを主成分とする第１電極（１、２０）を形成する
第１工程と、アルミニウム化合物により、第１電極
（１、２０）を被覆するアルミニウム化合物膜（３、
６、７、２３）を形成する第２工程と、酸化物であり、
且つ、アルミニウム化合物膜（３、６、７、２３）より
も誘電率が大きい絶縁体により、アルミニウム化合物膜
（３、６、７、２３）を被覆する酸化物誘電体膜（４、
２４）を形成する第３工程と、導電体により、前記酸化
物誘電体膜（４、２４）を被覆する第２電極（５、２
５）を形成する第４工程とを備えている。アルミニウム
化合物膜（３、６、７、２３）は、第３工程の間に第１
電極（１、２０）に酸素が拡散しないように形成されて
いる。
リコンを主成分とする第１電極（１、２０）を形成する
第１工程と、アルミニウム化合物により、第１電極
（１、２０）を被覆するアルミニウム化合物膜（３、
６、７、２３）を形成する第２工程と、酸化物であり、
且つ、アルミニウム化合物膜（３、６、７、２３）より
も誘電率が大きい絶縁体により、アルミニウム化合物膜
（３、６、７、２３）を被覆する酸化物誘電体膜（４、
２４）を形成する第３工程と、導電体により、前記酸化
物誘電体膜（４、２４）を被覆する第２電極（５、２
５）を形成する第４工程とを備えている。アルミニウム
化合物膜（３、６、７、２３）は、第３工程の間に第１
電極（１、２０）に酸素が拡散しないように形成されて
いる。
【００２０】当該半導体装置の製造方法が、第３工程の
後、第４工程の前に、前記酸化物誘電体膜（４、２４）
を酸化雰囲気でアニールする第５工程を備えている場
合、アルミニウム化合物膜（３、６、７、２３）は、第
５工程の間に前記第１電極（１、２０）に酸素が拡散し
ないように形成されていることが好ましい。
後、第４工程の前に、前記酸化物誘電体膜（４、２４）
を酸化雰囲気でアニールする第５工程を備えている場
合、アルミニウム化合物膜（３、６、７、２３）は、第
５工程の間に前記第１電極（１、２０）に酸素が拡散し
ないように形成されていることが好ましい。
【００２１】アルミニウム化合物膜（３、６、７、２
３）を構成するアルミニウム化合物は、酸化アルミニウ
ムであることがあり、また、窒化アルミニウムであるこ
とがある。
３）を構成するアルミニウム化合物は、酸化アルミニウ
ムであることがあり、また、窒化アルミニウムであるこ
とがある。
【００２２】この場合、アルミニウム化合物は、アルミ
ニウムを過剰に含むことが好ましい。
ニウムを過剰に含むことが好ましい。
【００２３】当該半導体装置の製造方法は、更に、第１
電極（１、２０）とアルミニウム化合物膜（３、６、
７、２３）との間に窒化シリコン膜（２、２０ａ）を介
設する第６工程を備えていることが好ましい。
電極（１、２０）とアルミニウム化合物膜（３、６、
７、２３）との間に窒化シリコン膜（２、２０ａ）を介
設する第６工程を備えていることが好ましい。
【００２４】本発明による半導体装置の製造方法は、シ
リコンを主成分とする第１電極（１、２０）を形成する
第１工程と、第１電極（１、２０）の上に窒化シリコン
膜（２、２０ａ）を形成する第２工程と、アルミニウム
化合物により、窒化シリコン膜（２、２０ａ）を被覆す
るアルミニウム化合物膜（３、６、７、２３）を形成す
る第３工程と、酸化物であり、且つ、アルミニウム化合
物膜（３、６、７、２３）よりも誘電率が大きい絶縁体
により、アルミニウム化合物膜（３、６、７、２３）を
被覆する酸化物誘電体膜（４、２４）を形成する第４工
程と、導電体により、酸化物誘電体膜（４、２４）を被
覆する第２電極（５、２５）を形成する第５工程とを備
えている。
リコンを主成分とする第１電極（１、２０）を形成する
第１工程と、第１電極（１、２０）の上に窒化シリコン
膜（２、２０ａ）を形成する第２工程と、アルミニウム
化合物により、窒化シリコン膜（２、２０ａ）を被覆す
るアルミニウム化合物膜（３、６、７、２３）を形成す
る第３工程と、酸化物であり、且つ、アルミニウム化合
物膜（３、６、７、２３）よりも誘電率が大きい絶縁体
により、アルミニウム化合物膜（３、６、７、２３）を
被覆する酸化物誘電体膜（４、２４）を形成する第４工
程と、導電体により、酸化物誘電体膜（４、２４）を被
覆する第２電極（５、２５）を形成する第５工程とを備
えている。
【００２５】本発明による半導体装置の製造方法は、シ
リコンを主成分として第１電極（１、２０）を形成する
第１工程と、窒化アルミニウムにより、第１電極（１、
２０）の上に窒化アルミニウム膜（６）を形成する第２
工程と、酸化物であり、且つ、窒化アルミニウムよりも
誘電率が大きい絶縁体により、窒化アルミニウム膜
（３、６、７、２３）を被覆する酸化物誘電体膜（４、
２４）を形成する第４工程と、導電体により、前記酸化
物誘電体膜（４、２４）を被覆する第２電極（５、２
５）を形成する第５工程とを備えている。
リコンを主成分として第１電極（１、２０）を形成する
第１工程と、窒化アルミニウムにより、第１電極（１、
２０）の上に窒化アルミニウム膜（６）を形成する第２
工程と、酸化物であり、且つ、窒化アルミニウムよりも
誘電率が大きい絶縁体により、窒化アルミニウム膜
（３、６、７、２３）を被覆する酸化物誘電体膜（４、
２４）を形成する第４工程と、導電体により、前記酸化
物誘電体膜（４、２４）を被覆する第２電極（５、２
５）を形成する第５工程とを備えている。
【００２６】本発明による半導体装置の製造方法は、シ
リコンを主成分として第１電極（１、２０）を形成する
第１工程と、第１電極（１、２０）の上に窒化シリコン
膜（２、２０ａ）を形成する第２工程と、酸化アルミニ
ウムにより、窒化シリコン膜（２、２０ａ）を被覆する
酸化アルミニウム膜（３、２３）を形成する第３工程
と、酸化物であり、且つ、酸化アルミニウム膜（３、２
３）よりも誘電率が大きい絶縁体により、酸化アルミニ
ウム膜（３、２３）を被覆する酸化物誘電体膜（４、２
４）を形成する第４工程と、導電体により、酸化物誘電
体膜（４、２４）を被覆する第２電極（５、２５）を形
成する第５工程とを備えている。
リコンを主成分として第１電極（１、２０）を形成する
第１工程と、第１電極（１、２０）の上に窒化シリコン
膜（２、２０ａ）を形成する第２工程と、酸化アルミニ
ウムにより、窒化シリコン膜（２、２０ａ）を被覆する
酸化アルミニウム膜（３、２３）を形成する第３工程
と、酸化物であり、且つ、酸化アルミニウム膜（３、２
３）よりも誘電率が大きい絶縁体により、酸化アルミニ
ウム膜（３、２３）を被覆する酸化物誘電体膜（４、２
４）を形成する第４工程と、導電体により、酸化物誘電
体膜（４、２４）を被覆する第２電極（５、２５）を形
成する第５工程とを備えている。
【００２７】酸化物誘電体膜（４）と第２電極（５）と
の間の反応を抑制するためには、上述の半導体装置の製
造方法は、更に、酸化物誘電体膜（４）と第２電極
（５）との間に、アルミニウム化合物により、他のアル
ミニウム化合物膜（８）を形成する工程を備えているこ
とが好ましい。
の間の反応を抑制するためには、上述の半導体装置の製
造方法は、更に、酸化物誘電体膜（４）と第２電極
（５）との間に、アルミニウム化合物により、他のアル
ミニウム化合物膜（８）を形成する工程を備えているこ
とが好ましい。
【００２８】
【発明の実施の形態】以下、添付図面を参照しながら、
本発明による半導体装置の実施の一形態を説明する。
本発明による半導体装置の実施の一形態を説明する。
【００２９】本発明による半導体装置の実施の第１形態
では、図１に示されている構造を有する容量素子１０が
半導体装置に集積化される。ポリシリコン電極１の表面
に、窒化シリコン層２が形成されている。形成された窒
化シリコン層２の上に、酸化アルミニウム膜３、酸化タ
ンタル膜４、及び窒化チタン電極５が順次に積層されて
いる。
では、図１に示されている構造を有する容量素子１０が
半導体装置に集積化される。ポリシリコン電極１の表面
に、窒化シリコン層２が形成されている。形成された窒
化シリコン層２の上に、酸化アルミニウム膜３、酸化タ
ンタル膜４、及び窒化チタン電極５が順次に積層されて
いる。
【００３０】酸化タンタル膜４の比誘電率は、概ね４０
であり、容量素子１０の容量の増大に寄与している。
であり、容量素子１０の容量の増大に寄与している。
【００３１】酸化アルミニウム膜３は、容量素子１０の
形成の過程で容量素子１０が酸化雰囲気に曝されたと
き、ポリシリコン電極１及び窒化シリコン層２への酸素
の拡散を抑制し、ポリシリコン電極１及び窒化シリコン
層２の酸化を抑制する。更に、酸化アルミニウムは酸化
シリコンよりも安定な材料であるため、酸化アルミニウ
ム膜３に含まれる酸素が酸化材となって、窒化シリコン
層２を酸化することがない。これらの作用により、容量
素子１０の実効膜厚が薄膜化されている。
形成の過程で容量素子１０が酸化雰囲気に曝されたと
き、ポリシリコン電極１及び窒化シリコン層２への酸素
の拡散を抑制し、ポリシリコン電極１及び窒化シリコン
層２の酸化を抑制する。更に、酸化アルミニウムは酸化
シリコンよりも安定な材料であるため、酸化アルミニウ
ム膜３に含まれる酸素が酸化材となって、窒化シリコン
層２を酸化することがない。これらの作用により、容量
素子１０の実効膜厚が薄膜化されている。
【００３２】酸化アルミニウム膜３は、酸化タンタル膜
４の成長の間に、ポリシリコン電極１及び窒化シリコン
層２に酸素が拡散しないように、形成されることが好ま
しい。また、酸化アルミニウム膜３は、酸化タンタル膜
４の特性の向上のために行われる、高温、酸化雰囲気に
おけるアニール処理の間に、ポリシリコン電極１及び窒
化シリコン層２に酸素が拡散しないように形成されるこ
とが好ましい。ポリシリコン電極１及び窒化シリコン層
２に酸素が拡散しないように酸化アルミニウム膜３を形
成することは、その形成方法及び膜厚を適切に選択する
ことにより現実に可能である。
４の成長の間に、ポリシリコン電極１及び窒化シリコン
層２に酸素が拡散しないように、形成されることが好ま
しい。また、酸化アルミニウム膜３は、酸化タンタル膜
４の特性の向上のために行われる、高温、酸化雰囲気に
おけるアニール処理の間に、ポリシリコン電極１及び窒
化シリコン層２に酸素が拡散しないように形成されるこ
とが好ましい。ポリシリコン電極１及び窒化シリコン層
２に酸素が拡散しないように酸化アルミニウム膜３を形
成することは、その形成方法及び膜厚を適切に選択する
ことにより現実に可能である。
【００３３】また、酸化アルミニウム膜３は、組成式Ａ
ｌｘＯ３（ｘ＞２）を有することが好ましい。完全に酸
化された酸化アルミニウムの組成式はＡｌ２Ｏ３である
から、これは、酸化アルミニウム膜３が、アルミニウム
を過剰に含むことを意味する。このような組成を有する
酸化アルミニウム膜３は、酸化タンタル膜４を通して酸
素が拡散してきたときに、それ自身が酸化されるため、
酸素の阻止能が高い。更に、たとえ窒化シリコン層２と
酸化アルミニウム膜３との界面に酸素が存在しても、過
剰なアルミニウムが酸化され、窒化シリコン層２の酸化
は発生しにくい。
ｌｘＯ３（ｘ＞２）を有することが好ましい。完全に酸
化された酸化アルミニウムの組成式はＡｌ２Ｏ３である
から、これは、酸化アルミニウム膜３が、アルミニウム
を過剰に含むことを意味する。このような組成を有する
酸化アルミニウム膜３は、酸化タンタル膜４を通して酸
素が拡散してきたときに、それ自身が酸化されるため、
酸素の阻止能が高い。更に、たとえ窒化シリコン層２と
酸化アルミニウム膜３との界面に酸素が存在しても、過
剰なアルミニウムが酸化され、窒化シリコン層２の酸化
は発生しにくい。
【００３４】窒化シリコン層２は、酸化アルミニウム膜
３の形成のときにポリシリコン電極１が酸化されること
を防止する。更に、窒化シリコン層２は、シリコンより
も酸化されにくく、酸化アルミニウム膜３で抑制しきれ
ない酸素の拡散があった場合でも、誘電率が低い酸化シ
リコンの生成をより軽減できる。これにより、当該容量
素子の実効膜厚の薄膜化が図られている。
３の形成のときにポリシリコン電極１が酸化されること
を防止する。更に、窒化シリコン層２は、シリコンより
も酸化されにくく、酸化アルミニウム膜３で抑制しきれ
ない酸素の拡散があった場合でも、誘電率が低い酸化シ
リコンの生成をより軽減できる。これにより、当該容量
素子の実効膜厚の薄膜化が図られている。
【００３５】図１に示されている構造を有する容量素子
１０では、実効膜厚の薄膜化と同時に、絶縁耐圧の向上
が実現されている。図１６は、容量素子１０で実現され
る実効膜厚と破壊電圧との関係と、典型的な他の構造を
有する容量素子で実現される実効膜厚と破壊電圧との関
係とを示す。曲線３１は、容量素子１０で実現される実
効膜厚と破壊電圧との関係を示している。曲線３２は、
ＴｉＮ／Ａｌ２Ｏ３／ＳｉＮ／Ｓｉ構造を有する容量素
子の実効膜厚と破壊電圧との関係を示している。また、
点３３は、ＴｉＮ／Ｔａ２Ｏ５／ＳｉＯＮ／Ｓｉ構造を
有する容量素子の実効膜厚と破壊電圧との関係を示して
いる。ＴｉＮ／Ｔａ２Ｏ５／ＳｉＯＮ／Ｓｉ構造を有す
る容量素子の形成では、ポリシリコンの表面部に形成さ
れた窒化シリコン層の上に酸化タンタル膜が形成されて
いる。酸化タンタル膜の特性の向上のために、ＴｉＮ／
Ｔａ２Ｏ５／ＳｉＯＮ／Ｓｉ構造を有する容量素子は、
酸化タンタル膜の形成後に酸化雰囲気でアニールされて
いる。このアニールにより、窒化シリコン層が酸化さ
れ、酸化窒化シリコン層が形成されている。
１０では、実効膜厚の薄膜化と同時に、絶縁耐圧の向上
が実現されている。図１６は、容量素子１０で実現され
る実効膜厚と破壊電圧との関係と、典型的な他の構造を
有する容量素子で実現される実効膜厚と破壊電圧との関
係とを示す。曲線３１は、容量素子１０で実現される実
効膜厚と破壊電圧との関係を示している。曲線３２は、
ＴｉＮ／Ａｌ２Ｏ３／ＳｉＮ／Ｓｉ構造を有する容量素
子の実効膜厚と破壊電圧との関係を示している。また、
点３３は、ＴｉＮ／Ｔａ２Ｏ５／ＳｉＯＮ／Ｓｉ構造を
有する容量素子の実効膜厚と破壊電圧との関係を示して
いる。ＴｉＮ／Ｔａ２Ｏ５／ＳｉＯＮ／Ｓｉ構造を有す
る容量素子の形成では、ポリシリコンの表面部に形成さ
れた窒化シリコン層の上に酸化タンタル膜が形成されて
いる。酸化タンタル膜の特性の向上のために、ＴｉＮ／
Ｔａ２Ｏ５／ＳｉＯＮ／Ｓｉ構造を有する容量素子は、
酸化タンタル膜の形成後に酸化雰囲気でアニールされて
いる。このアニールにより、窒化シリコン層が酸化さ
れ、酸化窒化シリコン層が形成されている。
【００３６】図１６に示されているように、容量素子１
０は、同一の実効膜厚で比較した場合、容量素子１０
は、ＴｉＮ／Ｔａ２Ｏ５／ＳｉＯＮ／Ｓｉ構造を有する
容量素子、及び、ＴｉＮ／Ｔａ２Ｏ５／ＳｉＯＮ／Ｓｉ
構造を有する容量素子よりも高い絶縁耐圧を実現でき
る。更に、容量素子１０は、実効膜厚３．１ｎｍで絶縁
耐圧６．２Ｖを実現し、実用上充分な信頼性を有してい
る。
０は、同一の実効膜厚で比較した場合、容量素子１０
は、ＴｉＮ／Ｔａ２Ｏ５／ＳｉＯＮ／Ｓｉ構造を有する
容量素子、及び、ＴｉＮ／Ｔａ２Ｏ５／ＳｉＯＮ／Ｓｉ
構造を有する容量素子よりも高い絶縁耐圧を実現でき
る。更に、容量素子１０は、実効膜厚３．１ｎｍで絶縁
耐圧６．２Ｖを実現し、実用上充分な信頼性を有してい
る。
【００３７】図１に示された構造を有する容量素子は、
ＤＲＡＭのメモリセルキャパシタに好適に使用される。
図２〜図１２は、図１に示されている容量素子をＤＲＡ
Ｍのメモリセルに集積化する工程を示している。
ＤＲＡＭのメモリセルキャパシタに好適に使用される。
図２〜図１２は、図１に示されている容量素子をＤＲＡ
Ｍのメモリセルに集積化する工程を示している。
【００３８】図２に示されているように、シリコン基板
１１に当業者にとって周知の技術によりＭＯＳトランジ
スタ１２が形成された後、シリコン基板１１が、酸化シ
リコンで形成された第１層間絶縁膜１３により被覆され
る。続いて、図３に示されているように、第１層間絶縁
膜１３に、ＭＯＳトランジスタ１２のドレイン１２ａに
到達する開口が設けられ、その開口がポリシリコンによ
り埋め込まれて、第１シリコンプラグ１４が形成され
る。
１１に当業者にとって周知の技術によりＭＯＳトランジ
スタ１２が形成された後、シリコン基板１１が、酸化シ
リコンで形成された第１層間絶縁膜１３により被覆され
る。続いて、図３に示されているように、第１層間絶縁
膜１３に、ＭＯＳトランジスタ１２のドレイン１２ａに
到達する開口が設けられ、その開口がポリシリコンによ
り埋め込まれて、第１シリコンプラグ１４が形成され
る。
【００３９】続いて、第１層間絶縁膜１３の表面にビッ
ト線（図示されない）が形成された後、形成されたビッ
ト線と、第１層間絶縁膜１３と、第１シリコンプラグ１
４とが、酸化シリコンで形成された第２層間絶縁膜１５
により被覆される。更に、第２層間絶縁膜１５に、第１
シリコンプラグ１４に到達する開口が設けられ、その開
口がポリシリコンにより埋め込まれて、第２シリコンプ
ラグ１６が形成される。
ト線（図示されない）が形成された後、形成されたビッ
ト線と、第１層間絶縁膜１３と、第１シリコンプラグ１
４とが、酸化シリコンで形成された第２層間絶縁膜１５
により被覆される。更に、第２層間絶縁膜１５に、第１
シリコンプラグ１４に到達する開口が設けられ、その開
口がポリシリコンにより埋め込まれて、第２シリコンプ
ラグ１６が形成される。
【００４０】続いて、図５に示されているように、第２
層間絶縁膜１５と第２シリコンプラグ１６とが、窒化シ
リコンで形成された第３層間絶縁膜１７により被覆され
る。第３層間絶縁膜１７は、ＣＶＤ（Chemical Vapor D
eposition）法により形成され、第３層間絶縁膜１７の
膜厚は、典型的には、１００ｎｍである。形成された第
３層間絶縁膜１７は、酸化シリコンで形成された第４層
間絶縁膜１８により被覆される。第４層間絶縁膜１８の
膜厚は、典型的には、２０００ｎｍである。
層間絶縁膜１５と第２シリコンプラグ１６とが、窒化シ
リコンで形成された第３層間絶縁膜１７により被覆され
る。第３層間絶縁膜１７は、ＣＶＤ（Chemical Vapor D
eposition）法により形成され、第３層間絶縁膜１７の
膜厚は、典型的には、１００ｎｍである。形成された第
３層間絶縁膜１７は、酸化シリコンで形成された第４層
間絶縁膜１８により被覆される。第４層間絶縁膜１８の
膜厚は、典型的には、２０００ｎｍである。
【００４１】続いて、図６に示されているように、当業
者にとって周知のリソグラフィー技術とドライエッチン
グ技術により、第４層間絶縁膜１８と第３層間絶縁膜１
７とを貫通する深孔１９が形成され、第２シリコンプラ
グ１６の表面が露出される。
者にとって周知のリソグラフィー技術とドライエッチン
グ技術により、第４層間絶縁膜１８と第３層間絶縁膜１
７とを貫通する深孔１９が形成され、第２シリコンプラ
グ１６の表面が露出される。
【００４２】続いて、第２シリコンプラグ１６の表面が
フッ酸溶液により清浄化された後、図７に示されている
ように、シリコン基板１１の上面側の全体に、２０ｎｍ
の膜厚を有する非晶質シリコン膜２０が形成される。非
晶質シリコン膜２０は、深孔１９の内面をコンフォーマ
ルに被覆するように形成される。非晶質シリコン膜２０
は、モノシラン（ＳｉＨ４）とホスフィン（ＰＨ３）を
原料ガスとして用いたＣＶＤ法により形成され、非晶質
シリコン膜２０には、４×１０２０ｃｍ−３のリンがド
ープされる。非晶質シリコン膜２０の成長温度は、５３
０℃である。
フッ酸溶液により清浄化された後、図７に示されている
ように、シリコン基板１１の上面側の全体に、２０ｎｍ
の膜厚を有する非晶質シリコン膜２０が形成される。非
晶質シリコン膜２０は、深孔１９の内面をコンフォーマ
ルに被覆するように形成される。非晶質シリコン膜２０
は、モノシラン（ＳｉＨ４）とホスフィン（ＰＨ３）を
原料ガスとして用いたＣＶＤ法により形成され、非晶質
シリコン膜２０には、４×１０２０ｃｍ−３のリンがド
ープされる。非晶質シリコン膜２０の成長温度は、５３
０℃である。
【００４３】続いて、図８に示されているように、深孔
１９の内部が、フォトレジスト２１により充填される。
続いて、フォトレジスト２１をマスクとして非晶質シリ
コン膜２０がエッチングされ、非晶質シリコン膜２０の
うち深孔１９の外部にある部分が除去される。続いて、
７００℃、２分間のアニールにより非晶質シリコン膜２
０が結晶化され、図９に示されているように、ポリシリ
コン電極２０’が形成される。
１９の内部が、フォトレジスト２１により充填される。
続いて、フォトレジスト２１をマスクとして非晶質シリ
コン膜２０がエッチングされ、非晶質シリコン膜２０の
うち深孔１９の外部にある部分が除去される。続いて、
７００℃、２分間のアニールにより非晶質シリコン膜２
０が結晶化され、図９に示されているように、ポリシリ
コン電極２０’が形成される。
【００４４】続いて、図１０に示されているように、シ
リコン基板１１の上面側の全体に、複合誘電体層２２が
形成される。複合誘電体層２２は、図１１に示されてい
るように、ポリシリコン電極２０’の表面部に形成され
た窒化シリコン層２０ａと、酸化アルミニウム膜２３と
酸化タンタル膜２４とで構成されている。
リコン基板１１の上面側の全体に、複合誘電体層２２が
形成される。複合誘電体層２２は、図１１に示されてい
るように、ポリシリコン電極２０’の表面部に形成され
た窒化シリコン層２０ａと、酸化アルミニウム膜２３と
酸化タンタル膜２４とで構成されている。
【００４５】複合誘電体層２２は、下記の工程により形
成される。ポリシリコン電極２０’の表面に形成された
自然酸化膜がフッ酸を含む溶液で除去された後、アンモ
ニア雰囲気における７００℃、１分間のアニールによ
り、ポリシリコン電極２０’の表面部が窒化され、窒化
シリコン層２０ａが形成される。窒化シリコン層２０ａ
の膜厚は、典型的には、１ｎｍである。窒化シリコン層
２０ａの膜厚は、窒化が行われる温度により制御可能で
ある。ポリシリコンは、５５０℃以上の温度において、
熱的に窒化される。窒化シリコン層２０ａの膜厚を１ｎ
ｍ以下にするためには、５５０℃以上、７００℃以下の
温度でポリシリコン電極２０’の表面部を窒化すればよ
い。
成される。ポリシリコン電極２０’の表面に形成された
自然酸化膜がフッ酸を含む溶液で除去された後、アンモ
ニア雰囲気における７００℃、１分間のアニールによ
り、ポリシリコン電極２０’の表面部が窒化され、窒化
シリコン層２０ａが形成される。窒化シリコン層２０ａ
の膜厚は、典型的には、１ｎｍである。窒化シリコン層
２０ａの膜厚は、窒化が行われる温度により制御可能で
ある。ポリシリコンは、５５０℃以上の温度において、
熱的に窒化される。窒化シリコン層２０ａの膜厚を１ｎ
ｍ以下にするためには、５５０℃以上、７００℃以下の
温度でポリシリコン電極２０’の表面部を窒化すればよ
い。
【００４６】続いて、窒化シリコン層２０ａが、酸化ア
ルミニウム膜２３により被覆される。酸化アルミニウム
膜２３の膜厚は、典型的には、４ｎｍである。酸化アル
ミニウム膜２３は、原料ガスとしてトリメチルアルミニ
ウム（ＴＭＡ：Ａｌ（ＣＨ３）３）と、水蒸気（Ｈ
２Ｏ）とを使用したＣＶＤ法により形成される。このと
き、水蒸気に代えてオゾン（Ｏ３）を用いることもでき
る。酸化アルミニウム２３の形成は３８０℃で行われ
る。３８０℃での酸化アルミニウム膜２３の形成では、
窒化シリコン層２０ａは殆ど酸化されない。
ルミニウム膜２３により被覆される。酸化アルミニウム
膜２３の膜厚は、典型的には、４ｎｍである。酸化アル
ミニウム膜２３は、原料ガスとしてトリメチルアルミニ
ウム（ＴＭＡ：Ａｌ（ＣＨ３）３）と、水蒸気（Ｈ
２Ｏ）とを使用したＣＶＤ法により形成される。このと
き、水蒸気に代えてオゾン（Ｏ３）を用いることもでき
る。酸化アルミニウム２３の形成は３８０℃で行われ
る。３８０℃での酸化アルミニウム膜２３の形成では、
窒化シリコン層２０ａは殆ど酸化されない。
【００４７】続いて、酸化アルミニウム膜２３が、酸化
タンタル膜２４により被覆される。酸化タンタル膜２４
の膜厚は、典型的には、５ｎｍである。酸化タンタル膜
２４は、原料ガスとしてペンタエトキシタンタル（ＰＥ
Ｔ：Ｔａ（ＯＣ２Ｈ５）５）と、酸素（Ｏ２）とを使用
したＣＶＤ法により成膜される。酸化タンタル膜２４の
成長は、４２０℃で行われる。酸化タンタル膜２４の成
長の際、酸化アルミニウム膜２３は、酸素が窒化シリコ
ン層２０ａ及びポリシリコン電極２０’に到達すること
を防ぐ。
タンタル膜２４により被覆される。酸化タンタル膜２４
の膜厚は、典型的には、５ｎｍである。酸化タンタル膜
２４は、原料ガスとしてペンタエトキシタンタル（ＰＥ
Ｔ：Ｔａ（ＯＣ２Ｈ５）５）と、酸素（Ｏ２）とを使用
したＣＶＤ法により成膜される。酸化タンタル膜２４の
成長は、４２０℃で行われる。酸化タンタル膜２４の成
長の際、酸化アルミニウム膜２３は、酸素が窒化シリコ
ン層２０ａ及びポリシリコン電極２０’に到達すること
を防ぐ。
【００４８】酸化タンタル膜２４の成膜の後、シリコン
基板１１は、一酸化二窒素（Ｎ２Ｏ）を含む雰囲気中
で、７００℃、１分間、熱処理される。この熱処理によ
り、酸化タンタル膜２４は、好ましい特性を示すように
改質される。この熱処理の間、酸化アルミニウム膜２３
は、窒化シリコン層２０ａ及びポリシリコン電極２０’
への酸素の拡散を抑制する。
基板１１は、一酸化二窒素（Ｎ２Ｏ）を含む雰囲気中
で、７００℃、１分間、熱処理される。この熱処理によ
り、酸化タンタル膜２４は、好ましい特性を示すように
改質される。この熱処理の間、酸化アルミニウム膜２３
は、窒化シリコン層２０ａ及びポリシリコン電極２０’
への酸素の拡散を抑制する。
【００４９】この熱処理は、一酸化二窒素を含む雰囲気
で行われることには限られず、酸素雰囲気、オゾン雰囲
気、又は、酸素プラズマ雰囲気のような酸化雰囲気で行
われることが可能である。また、この熱処理として、酸
化雰囲気での熱処理と、非酸化雰囲気での熱処理との組
合せが行われることが可能である。以上の工程により、
複合誘電体層２２の形成が完了する。
で行われることには限られず、酸素雰囲気、オゾン雰囲
気、又は、酸素プラズマ雰囲気のような酸化雰囲気で行
われることが可能である。また、この熱処理として、酸
化雰囲気での熱処理と、非酸化雰囲気での熱処理との組
合せが行われることが可能である。以上の工程により、
複合誘電体層２２の形成が完了する。
【００５０】続いて、図１２に示されているように、複
合誘電体層２２が、窒化チタンで形成された上部電極２
５により被覆される。上部電極２５の形成は、ＣＶＤ法
により、複合誘電体層２２の上面に第１窒化チタン膜を
形成し、形成された第１窒化チタン膜の上面に、スパッ
タ法により第２窒化チタン膜を形成することにより行わ
れる。第２窒化チタン膜の代わりに、タングステン膜の
ような他の金属膜が使用されることもできる。
合誘電体層２２が、窒化チタンで形成された上部電極２
５により被覆される。上部電極２５の形成は、ＣＶＤ法
により、複合誘電体層２２の上面に第１窒化チタン膜を
形成し、形成された第１窒化チタン膜の上面に、スパッ
タ法により第２窒化チタン膜を形成することにより行わ
れる。第２窒化チタン膜の代わりに、タングステン膜の
ような他の金属膜が使用されることもできる。
【００５１】ポリシリコン電極２０’、複合誘電体層２
２及び上部電極２５は、ＤＲＡＭのメモリセルキャパシ
タを構成する。
２及び上部電極２５は、ＤＲＡＭのメモリセルキャパシ
タを構成する。
【００５２】本実施の形態では、厚さ１ｎｍの窒化シリ
コン層２０ａと、厚さ４ｎｍの酸化アルミニウム膜２３
と、厚さ５ｎｍの酸化タンタル膜２４とで複合誘電体層
２２が構成され、実効膜厚３．０ｎｍのメモリセルキャ
パシタが実現されている。窒化シリコンの比誘電率は
７．８であり、酸化シリコンの比誘電率を３．８とする
と、厚さ１ｎｍの窒化シリコン層２０ａの実効膜厚は
０．５ｎｍである。酸化アルミニウムの比誘電率は８．
０であり、厚さ４ｎｍの酸化アルミニウム膜２３の実効
膜厚は１．０ｎｍである。更に、酸化タンタルの比誘電
率は４０であり、厚さ５ｎｍの酸化タンタル膜２４の実
効膜厚は０．５ｎｍである。複合誘電体層２２の実効膜
厚は、窒化シリコン層２０ａ、酸化アルミニウム膜２
３、及び酸化タンタル膜２４の実効膜厚の和の３．０ｎ
ｍである。このように、本実施の形態では、極めて薄い
実効膜厚が実現可能であり、メモリセルキャパシタの容
量の増加が図られている。
コン層２０ａと、厚さ４ｎｍの酸化アルミニウム膜２３
と、厚さ５ｎｍの酸化タンタル膜２４とで複合誘電体層
２２が構成され、実効膜厚３．０ｎｍのメモリセルキャ
パシタが実現されている。窒化シリコンの比誘電率は
７．８であり、酸化シリコンの比誘電率を３．８とする
と、厚さ１ｎｍの窒化シリコン層２０ａの実効膜厚は
０．５ｎｍである。酸化アルミニウムの比誘電率は８．
０であり、厚さ４ｎｍの酸化アルミニウム膜２３の実効
膜厚は１．０ｎｍである。更に、酸化タンタルの比誘電
率は４０であり、厚さ５ｎｍの酸化タンタル膜２４の実
効膜厚は０．５ｎｍである。複合誘電体層２２の実効膜
厚は、窒化シリコン層２０ａ、酸化アルミニウム膜２
３、及び酸化タンタル膜２４の実効膜厚の和の３．０ｎ
ｍである。このように、本実施の形態では、極めて薄い
実効膜厚が実現可能であり、メモリセルキャパシタの容
量の増加が図られている。
【００５３】更に窒化シリコン層２０ａと酸化アルミニ
ウム膜２３と酸化タンタル膜２４とが積層された誘電体
が使用されている容量素子は、図１６に示されているよ
うに、高い絶縁耐圧を有し、メモリセルキャパシタの信
頼性が向上されている。
ウム膜２３と酸化タンタル膜２４とが積層された誘電体
が使用されている容量素子は、図１６に示されているよ
うに、高い絶縁耐圧を有し、メモリセルキャパシタの信
頼性が向上されている。
【００５４】なお、本実施の形態では、酸化タンタル膜
４が容量素子１０に使用され、酸化タンタル膜２４がメ
モリセルキャパシタに使用されているが、酸化物であ
り、且つ、酸化アルミニウムよりも誘電率が高い他の酸
化物絶縁膜が、酸化タンタル膜４、２４の代わりに使用
されることが可能である。他の酸化物絶縁膜としては、
ＰｂＴｉＯ３、ＢａＴｉＯ３、ＳｒＴｉＯ３、Ｂａ
１−ｘＳｒｘＴｉＯ３（０＜ｘ＜１）で形成された絶縁
膜が例示される。
４が容量素子１０に使用され、酸化タンタル膜２４がメ
モリセルキャパシタに使用されているが、酸化物であ
り、且つ、酸化アルミニウムよりも誘電率が高い他の酸
化物絶縁膜が、酸化タンタル膜４、２４の代わりに使用
されることが可能である。他の酸化物絶縁膜としては、
ＰｂＴｉＯ３、ＢａＴｉＯ３、ＳｒＴｉＯ３、Ｂａ
１−ｘＳｒｘＴｉＯ３（０＜ｘ＜１）で形成された絶縁
膜が例示される。
【００５５】また、本実施の形態では、ポリシリコン電
極２０’が有する面のうち、深孔１９の内側の面のみし
か容量として使用されていないが、ポリシリコン電極２
０のうちシリコン基板１１に垂直に伸びる部分の両面が
容量として使用される、いわゆる、王冠型メモリセルキ
ャパシタが形成されることも可能である。
極２０’が有する面のうち、深孔１９の内側の面のみし
か容量として使用されていないが、ポリシリコン電極２
０のうちシリコン基板１１に垂直に伸びる部分の両面が
容量として使用される、いわゆる、王冠型メモリセルキ
ャパシタが形成されることも可能である。
【００５６】この場合、図９に示されている構造が形成
された後の工程が変更される。図９に示されている構造
が形成された後、図１３に示されているように、第４層
間絶縁膜１８がエッチングにより除去される。続いて、
アンモニア雰囲気における７００℃、１分間のアニール
により、ポリシリコン電極２０’の表面部が窒化され窒
化シリコン層が形成される。続いて、形成された窒化シ
リコン層の上に、酸化アルミニウム膜が形成され、その
酸化アルミニウム膜の上に酸化タンタル膜が形成され、
図１４に示されているように、酸化アルミニウム膜と酸
化タンタル膜とが積層された複合絶縁膜２２’が形成さ
れる。更に、図１５に示されているように、複合絶縁膜
２２’が、窒化チタンで形成された上部電極２５’によ
り被覆される。
された後の工程が変更される。図９に示されている構造
が形成された後、図１３に示されているように、第４層
間絶縁膜１８がエッチングにより除去される。続いて、
アンモニア雰囲気における７００℃、１分間のアニール
により、ポリシリコン電極２０’の表面部が窒化され窒
化シリコン層が形成される。続いて、形成された窒化シ
リコン層の上に、酸化アルミニウム膜が形成され、その
酸化アルミニウム膜の上に酸化タンタル膜が形成され、
図１４に示されているように、酸化アルミニウム膜と酸
化タンタル膜とが積層された複合絶縁膜２２’が形成さ
れる。更に、図１５に示されているように、複合絶縁膜
２２’が、窒化チタンで形成された上部電極２５’によ
り被覆される。
【００５７】図１５に示されている構造を有するメモリ
セルキャパシタは、図１２に示されている構造を有する
メモリセルキャパシタと比べ、容量が大きい点で有利で
ある。
セルキャパシタは、図１２に示されている構造を有する
メモリセルキャパシタと比べ、容量が大きい点で有利で
ある。
【００５８】但し、図１３に示されている構造が形成さ
れた時、ポリシリコン電極２０’は機械的に不安定であ
り、歩留まりが減少する。歩留まりを向上するために
は、図１２に示されているメモリセルキャパシタが有利
である。なお、王冠型メモリセルキャパシタを形成する
場合、機械的高度を増すために、第４層間絶縁膜１８の
エッチングを途中で止めた構造とすることもできる。
れた時、ポリシリコン電極２０’は機械的に不安定であ
り、歩留まりが減少する。歩留まりを向上するために
は、図１２に示されているメモリセルキャパシタが有利
である。なお、王冠型メモリセルキャパシタを形成する
場合、機械的高度を増すために、第４層間絶縁膜１８の
エッチングを途中で止めた構造とすることもできる。
【００５９】また、本実施の形態では、非晶質シリコン
膜２０を７００℃、２分間のアニールにより結晶化する
処理が行われているが、その代りに、非晶質シリコン膜
２０に、ＨＳＧ（Hemisphere Grain）を形成する処理が
行われることも可能である。これにより、メモリセルキ
ャパシタの電極面積が増大され、メモリセルキャパシタ
の容量が大きくなる。
膜２０を７００℃、２分間のアニールにより結晶化する
処理が行われているが、その代りに、非晶質シリコン膜
２０に、ＨＳＧ（Hemisphere Grain）を形成する処理が
行われることも可能である。これにより、メモリセルキ
ャパシタの電極面積が増大され、メモリセルキャパシタ
の容量が大きくなる。
【００６０】（実施の第２形態）実施の第２形態では、
図１７に示されている構造を有する容量素子３０が半導
体装置に集積化される。実施の第２形態では、ポリシリ
コン電極１の表面に窒化シリコン層が形成されず、酸化
アルミニウム膜３が直接にポリシリコン電極１の表面に
形成される。酸化アルミニウム膜３の上に、酸化タンタ
ル膜４、及び窒化チタン電極５が順次に形成される。
図１７に示されている構造を有する容量素子３０が半導
体装置に集積化される。実施の第２形態では、ポリシリ
コン電極１の表面に窒化シリコン層が形成されず、酸化
アルミニウム膜３が直接にポリシリコン電極１の表面に
形成される。酸化アルミニウム膜３の上に、酸化タンタ
ル膜４、及び窒化チタン電極５が順次に形成される。
【００６１】酸化アルミニウム膜３は、実施の第１形態
と同様に、容量素子３０の形成の過程で容量素子３０が
酸化雰囲気に高温で曝されたとき、ポリシリコン電極１
及び窒化シリコン層２への酸素の拡散を抑制し、ポリシ
リコン電極１の酸化を抑制する。
と同様に、容量素子３０の形成の過程で容量素子３０が
酸化雰囲気に高温で曝されたとき、ポリシリコン電極１
及び窒化シリコン層２への酸素の拡散を抑制し、ポリシ
リコン電極１の酸化を抑制する。
【００６２】実施の第１形態と同様に、酸化アルミニウ
ム膜３は、酸化タンタル膜４の成長の間に、ポリシリコ
ン電極１に酸素が拡散しないように形成されることが好
ましい。また、酸化アルミニウム膜３は、酸化タンタル
膜４の特性の向上のために行われる、高温、酸化雰囲気
におけるアニール処理の間に、ポリシリコン電極１に酸
素が拡散しないように形成されることが好ましい。
ム膜３は、酸化タンタル膜４の成長の間に、ポリシリコ
ン電極１に酸素が拡散しないように形成されることが好
ましい。また、酸化アルミニウム膜３は、酸化タンタル
膜４の特性の向上のために行われる、高温、酸化雰囲気
におけるアニール処理の間に、ポリシリコン電極１に酸
素が拡散しないように形成されることが好ましい。
【００６３】実施の第２形態では、酸化雰囲気に高温で
曝されたとき、酸化アルミニウム膜３によりポリシリコ
ン電極１の酸化が抑制され、容量素子３０の実効膜厚の
薄膜化が実現されている。更に、窒化シリコン層が設け
られていない容量素子３０の構造は、実施の第１形態の
容量素子１０よりも、ポリシリコン電極１と窒化チタン
電極５の間に介設されている誘電体の膜厚を薄くできる
点で有利である。誘電体の膜厚を薄くできることは、実
効膜厚の低減に寄与する。また、容量素子３０の構造
は、実施の第１形態の容量素子１０よりも、工程が少な
い点でも有利である。
曝されたとき、酸化アルミニウム膜３によりポリシリコ
ン電極１の酸化が抑制され、容量素子３０の実効膜厚の
薄膜化が実現されている。更に、窒化シリコン層が設け
られていない容量素子３０の構造は、実施の第１形態の
容量素子１０よりも、ポリシリコン電極１と窒化チタン
電極５の間に介設されている誘電体の膜厚を薄くできる
点で有利である。誘電体の膜厚を薄くできることは、実
効膜厚の低減に寄与する。また、容量素子３０の構造
は、実施の第１形態の容量素子１０よりも、工程が少な
い点でも有利である。
【００６４】但し、酸化アルミニウム３の形成は、酸化
雰囲気で行われ、ポリシリコン電極１の表面部が多少酸
化することは避けられない。ポリシリコン電極１の表面
部の酸化を避けるためには、実施の第１形態の容量素子
１０の構造が好ましい。
雰囲気で行われ、ポリシリコン電極１の表面部が多少酸
化することは避けられない。ポリシリコン電極１の表面
部の酸化を避けるためには、実施の第１形態の容量素子
１０の構造が好ましい。
【００６５】実施の第２の形態の容量素子３０も、ＤＲ
ＡＭのメモリセルキャパシタとして好適に使用される。
容量素子３０をＤＲＡＭのメモリセルキャパシタとして
集積化する場合、ポリシリコン２０’の表面部の熱によ
る窒化が行われない点以外、実施の第１形態と同一の工
程が行われる。
ＡＭのメモリセルキャパシタとして好適に使用される。
容量素子３０をＤＲＡＭのメモリセルキャパシタとして
集積化する場合、ポリシリコン２０’の表面部の熱によ
る窒化が行われない点以外、実施の第１形態と同一の工
程が行われる。
【００６６】なお、実施の第２形態では、酸化タンタル
膜４が容量素子３０に使用され、酸化タンタル膜２４が
メモリセルキャパシタに使用されているが、実施の第１
形態と同様に、酸化物であり、且つ、酸化アルミニウム
よりも誘電率が高い他の酸化物絶縁膜が、酸化タンタル
膜４、２４の代わりに使用されることが可能である。他
の酸化物絶縁膜としては、ＰｂＴｉＯ３、ＢａＴｉ
Ｏ３、ＳｒＴｉＯ３、Ｂａ １−ｘＳｒｘＴｉＯ３（０＜
ｘ＜１）で形成された絶縁膜が例示される。
膜４が容量素子３０に使用され、酸化タンタル膜２４が
メモリセルキャパシタに使用されているが、実施の第１
形態と同様に、酸化物であり、且つ、酸化アルミニウム
よりも誘電率が高い他の酸化物絶縁膜が、酸化タンタル
膜４、２４の代わりに使用されることが可能である。他
の酸化物絶縁膜としては、ＰｂＴｉＯ３、ＢａＴｉ
Ｏ３、ＳｒＴｉＯ３、Ｂａ １−ｘＳｒｘＴｉＯ３（０＜
ｘ＜１）で形成された絶縁膜が例示される。
【００６７】また、実施の第２形態でも、実施の第１形
態と同様に、王冠型メモリセルキャパシタが適用される
ことが可能である。
態と同様に、王冠型メモリセルキャパシタが適用される
ことが可能である。
【００６８】（実施の第３形態）実施の第３形態では、
図１７に示されている構造を有する容量素子４０が半導
体装置に集積化される。実施の第３形態では、酸素の拡
散の抑制のために、窒化アルミニウム膜が使用される。
図１７に示されている構造を有する容量素子４０が半導
体装置に集積化される。実施の第３形態では、酸素の拡
散の抑制のために、窒化アルミニウム膜が使用される。
【００６９】ポリシリコン電極１の表面に、窒化アルミ
ニウム膜６が形成される。その窒化アルミニウム膜６を
被覆するように、酸化タンタル膜４、及び窒化チタン電
極５が順次に積層されている。
ニウム膜６が形成される。その窒化アルミニウム膜６を
被覆するように、酸化タンタル膜４、及び窒化チタン電
極５が順次に積層されている。
【００７０】窒化アルミニウム膜６は、容量素子４０の
形成の過程で容量素子４０が酸化雰囲気に高温で曝され
たとき、ポリシリコン電極１への酸素の拡散を抑制し、
ポリシリコン電極１の酸化を抑制する。窒化アルミニウ
ム膜６は、拡散してくる酸素を窒化アルミニウム膜６自
身が消費して酸化アルミニウムになることにより、ポリ
シリコン電極１に酸素が拡散することを軽減する。窒化
アルミニウム膜６の表面側の一部は、酸化タンタル膜４
の成長の間、及び、酸化タンタル膜４の特性の向上のた
めに行われる、高温、酸化雰囲気におけるアニール処理
の間に酸化され、窒化アルミニウム膜６と酸化タンタル
膜４との間には、図示されていない酸化アルミニウム層
が介設されている可能性が高い。
形成の過程で容量素子４０が酸化雰囲気に高温で曝され
たとき、ポリシリコン電極１への酸素の拡散を抑制し、
ポリシリコン電極１の酸化を抑制する。窒化アルミニウ
ム膜６は、拡散してくる酸素を窒化アルミニウム膜６自
身が消費して酸化アルミニウムになることにより、ポリ
シリコン電極１に酸素が拡散することを軽減する。窒化
アルミニウム膜６の表面側の一部は、酸化タンタル膜４
の成長の間、及び、酸化タンタル膜４の特性の向上のた
めに行われる、高温、酸化雰囲気におけるアニール処理
の間に酸化され、窒化アルミニウム膜６と酸化タンタル
膜４との間には、図示されていない酸化アルミニウム層
が介設されている可能性が高い。
【００７１】窒化アルミニウム膜６は、酸化タンタル膜
４の成長の間に、ポリシリコン電極１に酸素が拡散しな
いように形成されることが好ましい。また、窒化アルミ
ニウム膜６は、酸化タンタル膜４の特性の向上のために
行われる、高温、酸化雰囲気におけるアニール処理の間
に、ポリシリコン電極１に酸素が拡散しないように形成
されることが好ましい。
４の成長の間に、ポリシリコン電極１に酸素が拡散しな
いように形成されることが好ましい。また、窒化アルミ
ニウム膜６は、酸化タンタル膜４の特性の向上のために
行われる、高温、酸化雰囲気におけるアニール処理の間
に、ポリシリコン電極１に酸素が拡散しないように形成
されることが好ましい。
【００７２】実施の第３形態では、酸化雰囲気に高温で
曝されたとき、窒化アルミニウム膜６によりポリシリコ
ン電極１の酸化が抑制され、容量素子４０の実効膜厚の
薄膜化が実現されている。
曝されたとき、窒化アルミニウム膜６によりポリシリコ
ン電極１の酸化が抑制され、容量素子４０の実効膜厚の
薄膜化が実現されている。
【００７３】更に、実施の第３形態の容量素子４０は、
その形成の際に、ポリシリコン電極１の表面部が酸化さ
れにくい点で、実施の第２形態の容量素子３０よりも有
利である。実施の第３形態の容量素子４０は、実施の第
２形態の酸化アルミニウム膜３が、窒化アルミニウム膜
６に置換された構造を有している。しかし、酸化アルミ
ニウム膜３の形成の際には、ポリシリコン電極１の表面
が酸化されやすいのに対し、窒化アルミニウム膜６の形
成では、ポリシリコン電極１の表面の酸化は起こらな
い。このように、実施の第３形態の容量素子４０は、そ
の形成の過程でポリシリコン電極１の表面が酸化されに
くく、実効膜厚の減少が可能である。
その形成の際に、ポリシリコン電極１の表面部が酸化さ
れにくい点で、実施の第２形態の容量素子３０よりも有
利である。実施の第３形態の容量素子４０は、実施の第
２形態の酸化アルミニウム膜３が、窒化アルミニウム膜
６に置換された構造を有している。しかし、酸化アルミ
ニウム膜３の形成の際には、ポリシリコン電極１の表面
が酸化されやすいのに対し、窒化アルミニウム膜６の形
成では、ポリシリコン電極１の表面の酸化は起こらな
い。このように、実施の第３形態の容量素子４０は、そ
の形成の過程でポリシリコン電極１の表面が酸化されに
くく、実効膜厚の減少が可能である。
【００７４】実施の第３形態の容量素子４０も、ＤＲＡ
Ｍのメモリセルキャパシタとして好適に使用される。容
量素子４０をＤＲＡＭのメモリセルキャパシタとして集
積化する場合、ポリシリコン２０’の表面部の熱による
窒化が行われず、酸化アルミニウム膜２３の代わりに窒
化アルミニウム膜が形成される点以外、実施の第１形態
と同一の工程が行われる。窒化アルミニウム膜は、ＣＶ
Ｄ法により形成可能である。
Ｍのメモリセルキャパシタとして好適に使用される。容
量素子４０をＤＲＡＭのメモリセルキャパシタとして集
積化する場合、ポリシリコン２０’の表面部の熱による
窒化が行われず、酸化アルミニウム膜２３の代わりに窒
化アルミニウム膜が形成される点以外、実施の第１形態
と同一の工程が行われる。窒化アルミニウム膜は、ＣＶ
Ｄ法により形成可能である。
【００７５】なお、実施の第３形態では、酸化タンタル
膜４が容量素子４０に使用され、酸化タンタル膜２４が
メモリセルキャパシタに使用されているが、実施の第１
形態と同様に、酸化物であり、且つ、酸化アルミニウム
よりも誘電率が高い他の酸化物絶縁膜が、酸化タンタル
膜４、２４の代わりに使用されることが可能である。他
の酸化物絶縁膜としては、ＰｂＴｉＯ３、ＢａＴｉ
Ｏ３、ＳｒＴｉＯ３、Ｂａ １−ｘＳｒｘＴｉＯ３（０＜
ｘ＜１）で形成された絶縁膜が例示される。
膜４が容量素子４０に使用され、酸化タンタル膜２４が
メモリセルキャパシタに使用されているが、実施の第１
形態と同様に、酸化物であり、且つ、酸化アルミニウム
よりも誘電率が高い他の酸化物絶縁膜が、酸化タンタル
膜４、２４の代わりに使用されることが可能である。他
の酸化物絶縁膜としては、ＰｂＴｉＯ３、ＢａＴｉ
Ｏ３、ＳｒＴｉＯ３、Ｂａ １−ｘＳｒｘＴｉＯ３（０＜
ｘ＜１）で形成された絶縁膜が例示される。
【００７６】また、実施の第３形態でも、実施の第１形
態と同様に、王冠型メモリセルキャパシタが適用される
ことが可能である。
態と同様に、王冠型メモリセルキャパシタが適用される
ことが可能である。
【００７７】（実施の第４形態）実施の第４形態では、
図１７に示されている構造を有する容量素子５０が半導
体装置に集積化される。実施の第４形態では、ポリシリ
コン電極への酸素の拡散の抑制のために、窒化アルミニ
ウム膜が使用される。但し、実施の第４形態の容量素子
５０は、ポリシリコン電極の表面に窒化シリコン層が形
成される点で、実施の第３形態とは異なる。
図１７に示されている構造を有する容量素子５０が半導
体装置に集積化される。実施の第４形態では、ポリシリ
コン電極への酸素の拡散の抑制のために、窒化アルミニ
ウム膜が使用される。但し、実施の第４形態の容量素子
５０は、ポリシリコン電極の表面に窒化シリコン層が形
成される点で、実施の第３形態とは異なる。
【００７８】ポリシリコン電極１の表面に窒化シリコン
層２が形成される。窒化シリコン層２は、窒化アルミニ
ウム膜６により被覆され、窒化アルミニウム膜６は、酸
化タンタル膜４により被覆され、酸化タンタル膜４は、
窒化チタン電極５により被覆される。
層２が形成される。窒化シリコン層２は、窒化アルミニ
ウム膜６により被覆され、窒化アルミニウム膜６は、酸
化タンタル膜４により被覆され、酸化タンタル膜４は、
窒化チタン電極５により被覆される。
【００７９】窒化アルミニウム膜６は、実施の第３形態
と同様に、容量素子５０の形成の過程で容量素子５０が
酸化雰囲気に高温で曝されたとき、ポリシリコン電極１
への酸素の拡散を抑制し、ポリシリコン電極１の酸化を
抑制する。実施の第３形態と同様に、窒化アルミニウム
膜６は、酸化タンタル膜４の成長の間、及び、酸化タン
タル膜４の特性の向上のために行われる、高温、酸化雰
囲気におけるアニール処理の間に酸化され、窒化アルミ
ニウム膜６と酸化タンタル膜４との間には、図示されて
いない酸化アルミニウム層が介設されている可能性が高
い。
と同様に、容量素子５０の形成の過程で容量素子５０が
酸化雰囲気に高温で曝されたとき、ポリシリコン電極１
への酸素の拡散を抑制し、ポリシリコン電極１の酸化を
抑制する。実施の第３形態と同様に、窒化アルミニウム
膜６は、酸化タンタル膜４の成長の間、及び、酸化タン
タル膜４の特性の向上のために行われる、高温、酸化雰
囲気におけるアニール処理の間に酸化され、窒化アルミ
ニウム膜６と酸化タンタル膜４との間には、図示されて
いない酸化アルミニウム層が介設されている可能性が高
い。
【００８０】実施の第４形態では、酸化雰囲気に高温で
曝されたとき、窒化アルミニウム膜６によりポリシリコ
ン電極１及び窒化シリコン層２の酸化が抑制され、容量
素子５０の実効膜厚の薄膜化が実現されている。
曝されたとき、窒化アルミニウム膜６によりポリシリコ
ン電極１及び窒化シリコン層２の酸化が抑制され、容量
素子５０の実効膜厚の薄膜化が実現されている。
【００８１】実施の第４形態の容量素子５０も、ＤＲＡ
Ｍのメモリセルキャパシタとして好適に使用される。容
量素子５０をＤＲＡＭのメモリセルキャパシタとして集
積化する場合、酸化アルミニウム膜２３の代わりに窒化
アルミニウム膜が形成される点以外、実施の第１形態と
同一の工程が行われる。
Ｍのメモリセルキャパシタとして好適に使用される。容
量素子５０をＤＲＡＭのメモリセルキャパシタとして集
積化する場合、酸化アルミニウム膜２３の代わりに窒化
アルミニウム膜が形成される点以外、実施の第１形態と
同一の工程が行われる。
【００８２】なお、実施の第４形態では、酸化タンタル
膜４が容量素子５０に使用され、酸化タンタル膜２４が
メモリセルキャパシタに使用されているが、実施の第１
形態と同様に、酸化物であり、且つ、酸化アルミニウム
よりも誘電率が高い他の酸化物絶縁膜が、酸化タンタル
膜４、２４の代わりに使用されることが可能である。他
の酸化物絶縁膜としては、ＰｂＴｉＯ３、ＢａＴｉ
Ｏ３、ＳｒＴｉＯ３、Ｂａ １−ｘＳｒｘＴｉＯ３（０＜
ｘ＜１）で形成された絶縁膜が例示される。
膜４が容量素子５０に使用され、酸化タンタル膜２４が
メモリセルキャパシタに使用されているが、実施の第１
形態と同様に、酸化物であり、且つ、酸化アルミニウム
よりも誘電率が高い他の酸化物絶縁膜が、酸化タンタル
膜４、２４の代わりに使用されることが可能である。他
の酸化物絶縁膜としては、ＰｂＴｉＯ３、ＢａＴｉ
Ｏ３、ＳｒＴｉＯ３、Ｂａ １−ｘＳｒｘＴｉＯ３（０＜
ｘ＜１）で形成された絶縁膜が例示される。
【００８３】また、実施の第４形態でも、実施の第１形
態と同様に、王冠型メモリセルキャパシタが適用される
ことが可能である。
態と同様に、王冠型メモリセルキャパシタが適用される
ことが可能である。
【００８４】（実施の第５形態）実施の第５形態では、
図２０に示されている構造を有する容量素子６０が半導
体装置に集積化される。実施の第５形態では、酸化タン
タル膜４と窒化チタン電極５との間に、酸化アルミニウ
ム膜８が介設されている。他の構成は、実施の第１形態
と同一である。酸化アルミニウム膜８は、酸化タンタル
膜４と窒化チタン電極５との反応を防止し、容量素子６
０の特性の劣化を防止する。
図２０に示されている構造を有する容量素子６０が半導
体装置に集積化される。実施の第５形態では、酸化タン
タル膜４と窒化チタン電極５との間に、酸化アルミニウ
ム膜８が介設されている。他の構成は、実施の第１形態
と同一である。酸化アルミニウム膜８は、酸化タンタル
膜４と窒化チタン電極５との反応を防止し、容量素子６
０の特性の劣化を防止する。
【００８５】実施の第５形態の容量素子６０も、ＤＲＡ
Ｍのメモリセルキャパシタとして好適に使用される。容
量素子６０をＤＲＡＭのメモリセルキャパシタとして集
積化する場合、酸化タンタル膜２４の形成の後、上部電
極２５を形成する前に、ＣＶＤ法により、酸化アルミニ
ウム膜が形成される。
Ｍのメモリセルキャパシタとして好適に使用される。容
量素子６０をＤＲＡＭのメモリセルキャパシタとして集
積化する場合、酸化タンタル膜２４の形成の後、上部電
極２５を形成する前に、ＣＶＤ法により、酸化アルミニ
ウム膜が形成される。
【００８６】なお、本実施の形態において、酸化アルミ
ニウム膜８の代わりに、他のアルミニウム化合物の膜、
例えば、窒化アルミニウム膜が使用されることも可能で
ある。
ニウム膜８の代わりに、他のアルミニウム化合物の膜、
例えば、窒化アルミニウム膜が使用されることも可能で
ある。
【００８７】また、実施の第２形態、第３形態、及び第
４形態の容量素子３０、４０、５０でも同様に、酸化ア
ルミニウム膜８（又は他のアルミニウム化合物の膜）
が、酸化タンタル膜４と窒化チタン電極５との間に介設
されることが可能である。
４形態の容量素子３０、４０、５０でも同様に、酸化ア
ルミニウム膜８（又は他のアルミニウム化合物の膜）
が、酸化タンタル膜４と窒化チタン電極５との間に介設
されることが可能である。
【００８８】また、実施の第５形態では、酸化タンタル
膜４が容量素子６０に使用されているが、実施の第１形
態と同様に、酸化物であり、且つ、酸化アルミニウムよ
りも誘電率が高い他の酸化物絶縁膜が、酸化タンタル膜
４の代わりに使用されることが可能である。他の酸化物
絶縁膜としては、ＰｂＴｉＯ３、ＢａＴｉＯ３、ＳｒＴ
ｉＯ３、Ｂａ１−ｘＳｒｘＴｉＯ３（０＜ｘ＜１）で形
成された絶縁膜が例示される。酸化アルミニウム膜８
（又は他のアルミニウム化合物の膜）の使用は、特に、
窒化チタン電極５と反応しやすい材料で形成された酸化
物絶縁膜が、酸化タンタル膜４の代わりに使用される場
合に特に好適である。
膜４が容量素子６０に使用されているが、実施の第１形
態と同様に、酸化物であり、且つ、酸化アルミニウムよ
りも誘電率が高い他の酸化物絶縁膜が、酸化タンタル膜
４の代わりに使用されることが可能である。他の酸化物
絶縁膜としては、ＰｂＴｉＯ３、ＢａＴｉＯ３、ＳｒＴ
ｉＯ３、Ｂａ１−ｘＳｒｘＴｉＯ３（０＜ｘ＜１）で形
成された絶縁膜が例示される。酸化アルミニウム膜８
（又は他のアルミニウム化合物の膜）の使用は、特に、
窒化チタン電極５と反応しやすい材料で形成された酸化
物絶縁膜が、酸化タンタル膜４の代わりに使用される場
合に特に好適である。
【００８９】
【発明の効果】本発明により、半導体装置に集積化され
たキャパシタの実効膜厚を小さくする技術が提供され
る。
たキャパシタの実効膜厚を小さくする技術が提供され
る。
【００９０】また、本発明により、半導体装置に集積化
されたキャパシタの誘電体の実効膜厚の縮小と同時に、
キャパシタの信頼性の向上を実現する技術が提供され
る。
されたキャパシタの誘電体の実効膜厚の縮小と同時に、
キャパシタの信頼性の向上を実現する技術が提供され
る。
【図１】図１は、本発明による実施の第１形態の半導体
装置を示す。
装置を示す。
【図２】図２は、本発明による実施の第１形態の半導体
装置の製造方法を示す。
装置の製造方法を示す。
【図３】図３は、本発明による実施の第１形態の半導体
装置の製造方法を示す。
装置の製造方法を示す。
【図４】図４は、本発明による実施の第１形態の半導体
装置の製造方法を示す。
装置の製造方法を示す。
【図５】図５は、本発明による実施の第１形態の半導体
装置の製造方法を示す。
装置の製造方法を示す。
【図６】図６は、本発明による実施の第１形態の半導体
装置の製造方法を示す。
装置の製造方法を示す。
【図７】図７は、本発明による実施の第１形態の半導体
装置の製造方法を示す。
装置の製造方法を示す。
【図８】図８は、本発明による実施の第１形態の半導体
装置の製造方法を示す。
装置の製造方法を示す。
【図９】図９は、本発明による実施の第１形態の半導体
装置の製造方法を示す。
装置の製造方法を示す。
【図１０】図１０は、本発明による実施の第１形態の半
導体装置の製造方法を示す。
導体装置の製造方法を示す。
【図１１】図１１は、本発明による実施の第１形態の半
導体装置を示す。
導体装置を示す。
【図１２】図１２は、本発明による実施の第１形態の半
導体装置の製造方法を示す。
導体装置の製造方法を示す。
【図１３】図１３は、本発明による実施の第１形態の半
導体装置の製造方法の変形例を示す。
導体装置の製造方法の変形例を示す。
【図１４】図１４は、本発明による実施の第１形態の半
導体装置の製造方法の変形例を示す。
導体装置の製造方法の変形例を示す。
【図１５】図１５は、本発明による実施の第１形態の半
導体装置の製造方法の変形例を示す。
導体装置の製造方法の変形例を示す。
【図１６】図１６は、本発明による半導体装置の実施の
第１形態の容量素子１０が実現する実効膜厚と絶縁耐圧
との関係を示す。
第１形態の容量素子１０が実現する実効膜厚と絶縁耐圧
との関係を示す。
【図１７】図１７は、本発明による半導体装置の実施の
第２形態を示す。
第２形態を示す。
【図１８】図１８は、本発明による半導体装置の実施の
第３形態を示す。
第３形態を示す。
【図１９】図１９は、本発明による半導体装置の実施の
第４形態を示す。
第４形態を示す。
【図２０】図２０は、本発明による半導体装置の実施の
第５形態を示す。
第５形態を示す。
１：ポリシリコン電極
２：窒化シリコン層
３：酸化アルミニウム膜
４：酸化タンタル膜
５：窒化チタン電極
６、７：窒化アルミニウム膜
８：酸化アルミニウム膜
１０、３０、４０、５０：容量素子
１１：シリコン基板
１２：ＭＯＳトランジスタ
１３：第１層間絶縁膜
１４：第１シリコンプラグ
１５：第２層間絶縁膜
１６：第２シリコンプラグ
１７：第３層間絶縁膜
１８：第４層間絶縁膜
１９：深孔
２０：非晶質シリコン膜
２０’：ポリシリコン電極
２０ａ：窒化シリコン層
２１：フォトレジスト
２２：複合誘電体層
２３：酸化アルミニウム膜
２４：酸化タンタル膜
２５：上部電極
フロントページの続き
Ｆターム(参考） 5F083 AD24 AD31 AD60 AD62 JA03
JA04 JA06 JA13 JA14 JA19
JA33 JA39 JA40 MA06 MA17
PR15 PR21 PR33
Claims (23)
- 【請求項１】 容量素子を備え、 前記容量素子は、 シリコンを主成分として形成された第１電極と、 アルミニウム化合物により、前記第１電極を被覆するよ
うに形成されたアルミニウム化合物膜と、 酸化物であり、且つ、前記アルミニウム化合物膜よりも
誘電率が大きい絶縁体により、前記アルミニウム化合物
膜を被覆するように形成された酸化物誘電体膜と、 導電体により、前記酸化物誘電体膜を被覆するように形
成された第２電極とを含み、 前記アルミニウム化合物膜は、前記酸化物誘電体膜の形
成の間に前記シリコン電極に酸素が拡散しないように形
成された半導体装置。 - 【請求項２】 請求項１に記載の半導体装置において、 前記アルミニウム化合物は、酸化アルミニウムである半
導体装置。 - 【請求項３】 請求項２に記載の半導体装置において、 前記アルミニウム化合物は、アルミニウムを過剰に含む
半導体装置。 - 【請求項４】 請求項２に記載の半導体装置において、 前記容量素子は、更に、前記第１電極と前記アルミニウ
ム化合物膜との間に介設された窒化シリコン膜を含む半
導体装置。 - 【請求項５】 容量素子を備え、 前記容量素子は、 シリコンを主成分として形成された第１電極と、 前記第１電極の上に形成された窒化シリコン膜と、 アルミニウム化合物により、前記窒化シリコン膜を被覆
するように形成されたアルミニウム化合物膜と、 酸化物であり、且つ、前記アルミニウム化合物よりも誘
電率が大きい絶縁体により、前記アルミニウム化合物膜
を被覆するように形成された酸化物誘電体膜と、 導電体により、前記酸化物誘電体膜を被覆するように形
成された第２電極とを含む半導体装置。 - 【請求項６】 請求項１又は請求項５に記載の半導体装
置において、 前記アルミニウム化合物は、窒化アルミニウムである半
導体装置。 - 【請求項７】 請求項６に記載の半導体装置において、 前記アルミニウム化合物は、アルミニウムを過剰に含む
半導体装置。 - 【請求項８】 容量素子を備え、 前記容量素子は、 シリコンを主成分として形成された第１電極と、 窒化アルミニウムにより、前記第１電極の上に形成され
た窒化アルミニウム膜と、 酸化物であり、且つ、窒化アルミニウムよりも誘電率が
大きい絶縁体により、前記窒化アルミニウム膜を被覆す
るように形成された酸化物誘電体膜と、 導電体により、前記酸化物誘電体膜を被覆するように形
成された第２電極とを含む半導体装置。 - 【請求項９】 請求項８に記載の半導体装置において、 前記窒化アルミニウム膜は、アルミニウムを過剰に含む
窒化アルミニウムで形成された半導体装置。 - 【請求項１０】 容量素子を備え、 前記容量素子は、 シリコンを主成分として形成された第１電極と、 前記第１電極の上に形成された窒化シリコン膜と、 酸化アルミニウムにより、前記窒化シリコン膜を被覆す
るように形成された酸化アルミニウム膜と、 酸化物であり、且つ、前記酸化アルミニウム膜よりも誘
電率が大きい絶縁体により、前記酸化アルミニウム膜を
被覆するように形成された酸化物誘電体膜と、 導電体により、前記酸化物誘電体膜を被覆するように形
成された第２電極とを含む半導体装置。 - 【請求項１１】 請求項１から請求項１０のいずれか一
の請求項に記載の半導体装置において、 前記容量素子は、更に、アルミニウム化合物により前記
酸化物誘電体膜と前記第２電極との間に形成された他の
アルミニウム化合物膜を含む半導体装置。 - 【請求項１２】 シリコンを主成分とする第１電極を形
成する第１工程と、 アルミニウム化合物により、前記第１電極を被覆するア
ルミニウム化合物膜を形成する第２工程と、 酸化物であり、且つ、前記アルミニウム化合物膜よりも
誘電率が大きい絶縁体により、前記アルミニウム化合物
膜を被覆する酸化物誘電体膜を形成する第３工程と、 導電体により、前記酸化物誘電体膜を被覆する第２電極
を形成する第４工程とを備え、 前記アルミニウム化合物膜は、前記第３工程の間に前記
第１電極に酸素が拡散しないように形成された半導体装
置の製造方法。 - 【請求項１３】 請求項１２に記載の半導体装置の製造
方法において、 更に、前記第３工程の後、前記第４工程の前に、前記酸
化物誘電体膜を酸化雰囲気でアニールする第５工程を備
え、 前記アルミニウム化合物膜は、前記第５工程の間に前記
第１電極に酸素が拡散しないように形成された半導体装
置の製造方法。 - 【請求項１４】 請求項１２に記載の半導体装置の製造
方法において、 前記アルミニウム化合物は、酸化アルミニウムである半
導体装置の製造方法。 - 【請求項１５】 請求項１４に記載の半導体装置の製造
方法において、 前記アルミニウム化合物は、アルミニウムを過剰に含む
半導体装置の製造方法。 - 【請求項１６】 請求項１２に記載の半導体装置の製造
方法において、 更に、前記第１電極と前記アルミニウム化合物膜との間
に窒化シリコン膜を介設する第６工程を備えた半導体装
置の製造方法。 - 【請求項１７】 シリコンを主成分とする第１電極を形
成する第１工程と、 前記第１電極の上に窒化シリコン膜を形成する第２工程
と、 アルミニウム化合物により、前記窒化シリコン膜を被覆
するアルミニウム化合物膜を形成する第３工程と、 酸化物であり、且つ、前記アルミニウム化合物膜よりも
誘電率が大きい絶縁体により、前記アルミニウム化合物
膜を被覆する酸化物誘電体膜を形成する第４工程と、 導電体により、前記酸化物誘電体膜を被覆する第２電極
を形成する第５工程とを備えた半導体装置の製造方法。 - 【請求項１８】 請求項１２又は請求項１７に記載の半
導体装置の製造方法において、 前記アルミニウム化合物は、窒化アルミニウムである半
導体装置の製造方法。 - 【請求項１９】 請求項１８に記載の半導体装置の製造
方法において、 前記アルミニウム化合物は、アルミニウムを過剰に含む
半導体装置の製造方法。 - 【請求項２０】 シリコンを主成分として第１電極を形
成する第１工程と、 窒化アルミニウムにより、前記第１電極の上に窒化アル
ミニウム膜を形成する第２工程と、 酸化物であり、且つ、窒化アルミニウムよりも誘電率が
大きい絶縁体により、前記アルミニウム化合物膜を被覆
する酸化物誘電体膜を形成する第４工程と、 導電体により、前記酸化物誘電体膜を被覆する第２電極
を形成する第５工程とを備えた半導体装置の製造方法。 - 【請求項２１】 請求項２０に記載の半導体装置の製造
方法において、 前記窒化アルミニウム膜は、アルミニウムを過剰に含む
窒化アルミニウムで形成された半導体装置の製造方法。 - 【請求項２２】 シリコンを主成分として第１電極を形
成する第１工程と、 前記第１電極の上に窒化シリコン膜を形成する第２工程
と、 酸化アルミニウムにより、前記窒化シリコン膜を被覆す
る酸化アルミニウム膜を形成する第３工程と、 酸化物であり、且つ、前記酸化アルミニウム膜よりも誘
電率が大きい絶縁体により、前記酸化アルミニウム膜を
被覆する酸化物誘電体膜を形成する第４工程と、 導電体により、前記酸化物誘電体膜を被覆する第２電極
を形成する第５工程とを備えた半導体装置の製造方法。 - 【請求項２３】 請求項１２から請求項２２のいずれか
一の請求項に記載の半導体装置の製造方法において、 更に、 前記酸化物誘電体膜と前記第２電極との間に、アルミニ
ウム化合物により、他のアルミニウム化合物膜を形成す
る工程を備えた半導体装置の製造方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001319399A JP2003124348A (ja) | 2001-10-17 | 2001-10-17 | 半導体装置及びその製造方法 |
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| JP2001319399A JP2003124348A (ja) | 2001-10-17 | 2001-10-17 | 半導体装置及びその製造方法 |
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|---|---|
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|---|---|---|---|
| JP2001319399A Pending JP2003124348A (ja) | 2001-10-17 | 2001-10-17 | 半導体装置及びその製造方法 |
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|---|---|
| JP (1) | JP2003124348A (ja) |
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- 2001-10-17 JP JP2001319399A patent/JP2003124348A/ja active Pending
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