KR20050047471A - 반도체 집적회로장치 및 그 제조방법 - Google Patents

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KR20050047471A
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도노무라오사무
미키히로시
마츠이유이치
세키구치토모코
와타나베키쿠오
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가부시키가이샤 히타치세이사쿠쇼
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Abstract

DRAM 등을 가지는 반도체집적회로장치에 있어서, 폴리실리콘으로 된 하부전극상에 유전체막과 상부전극이 적층되어서 되는 캐패시터를 형성할 때에, 캐패시터 하부전극표면에는, 대기 중의 산소에 의해 산화되어 자연산화막이 적어도 1.5nm 성장한다. 또한, 유전체막 성막시에, 산화성 원료를 사용하는 경우에는 더욱 산화막이 성장한다. 이것에 의해, 정전용량의 감소를 초래하고, 또 누설전류 증대의 원인이 된다.
본 발명에서는, 환원성을 가지는 유전체막을 성막한 후, 열처리에 의해 환원성을 촉진함으로써 산화막을 감소시켜, 종래기술에서는 불가능한 막두께까지, 하부전극표면의 산화막의 박막화를 실현한다. 또, 유전체막은 Al2O3 , HfO2, Al2O3 과 HfO2의 혼합상, Al2O3 /Ta2O5, Ta2O 5, TiO2 , ZrO2, Y2O3, CeO2, La2 O3,중 어느 하나로 한다.

Description

반도체 집적회로장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD OF FABRICATION}
본 발명은, 반도체 집적회로장치 및 그 제조방법에 관한 것으로, 특히 DRAM(Dynamic Random Access Memory)을 가지는 반도체 집적회로장치에 적용하는 데 유효한 기술에 관한 것이다.
DRAM은, 선택트랜지스터와 이것에 접속되는 정보축적장치(이하, 캐패시터라고 한다.)로 이루어지는 메모리셀(memory cell)을, 반도체기판상에 매트릭스(matrices) 형상으로 배치하여 구성한다. 대용량의 DRAM을 구성하기 위해서는, 이 메모리셀 캐패시터의 정전용량의 고밀도화가 필요하다. 이를 위한 기술로서, 유전율이 큰 유전체 재료를 사용한 캐패시터가 사용되고 있다. 하부전극에는 실리콘이 사용된다. 이 실리콘은 절연막형성시에 산화성 분위기에서 가열되면 표면에 실리콘산화막이 성장하는 것이 알려져 있고, 정전용량의 감소를 초래한다. 이 산화막의 성장을 막는 방법으로서, 예컨대, 특허문헌 1에는, 유전체막생성시에 환원작용을 가지는 원료를 도입하고, 반응용기내에서 화학반응을 생기게 해서 반도체 기판상에 금속의 산화막으로 이루어진 고유전율 게이트 절연막을 형성하는 방법이 개시되어 있다. 이 종래 기술에 의하면, 실리콘산화막의 형성을 완전히 방지할 수 있다.
[특허문헌1]특개평2001-230247호공보
1G 비트 DRAM과 같은 대용량 반도체 집적회로장치에 대하여, 상기 DRAM 캐패시터를 발명자 등은 검토했다.
소프트 에러 방지, 판독(read) 에러 방지를 위해, 1비트당 캐패시터에 축적되는 캐패시터 용량은, 일정값 이상 필요하다. 스토리지 노드(storage nod)의 애스펙트비(aspect ratio)가 일정하다고 하면, 스케일링(scailing)에 따르는 정전용량의 증대 요구에 대응하기 위해서는, 캐패시터 유전체막의 박막화(薄膜化)가 필요하다. 일반적으로, 캐패시터 용량밀도의 지표로서, 비유전율 3.9인 실리콘 산화막으로 환산한 막두께를 사용하고 있다. 일반적으로 DRAM의 캐패시터 용량은 1비트당 20fF 이상이 필요로 되지만, 이것은, 1G비트 DRAM과 같은 고집적 메모리의 경우에는, 환산 막두께 3nm정도가 극히 얇은 박막두께에 상당한다. 그런데, 이러한 박막영역에서는, 누설(leak) 전류는 직접 터널 누설전류가 지배적이 되고, 물리막 두께의 감소에 대해 지수함수적으로 누설전류가 증대한다. 누설전류가 증대하면, 한번 축적된 정보가 상실될 때까지의 시간이 짧아져서, 고속동작을 방해하는 원인이 된다. 그러므로, 환산 막두께는 작지만 물리막두께를 크게 할 수 있고, 직접 터널 누설전류를 억제할 수 있는 고유전율 재료의 적용이 행하여져 왔다.
또한, 이러한 얇은 절연막의 형성에서는, 고유전율막과 하부전극의 계면형성이 중요한 과제이다. 하부전극인 폴리실리콘은, 고농도에서 링(ling)을 첨가하고 있기 때문에, 통상의 단결정기판과 비교하면, 훨씬 자연산화막의 성장이 빠르다. 이 때문에, 절연막 형성시에 표면에 산화막이 형성되지 않는 것과 같은 기술을 사용한다고 해도, 장치간의 반송중에, 대기중의 산소에 의해 산화되어, 표면에 자연산화막이 이미 형성되어 있는 것이 판명되었다. 발명자들의 검토에 의하면, 폴리실리콘의 산화속도가 빠르기 때문에, 자연산화막을 1.5 nm이하로 하는 것은 불가능했다. 또한, 그 후의 유전체막형성 공정에 있어서, 산화성의 원료를 사용한 경우에는 더욱 산화막의 성장이 빨라진다. 그리고, 산화막은 유전율이 3.9로 낮기 때문에, 1.5nm로 얇은막이라도 정전용량이 크게 열화한다. 정전용량을 늘리기 위해서는, 이 자연산화막 두께를 감소시켜, 유전율이 큰 재료의 막두께를 늘릴 필요가 있다.
본 발명의 목적은, 이러한 미세한 반도체집적회로장치에 요구되는 폴리실리콘상의, 유전율이 낮고 누설전류 증대의 원인이 되는 산화막의 제거를 목적으로 한다.
본 발명과 같은 반도체집적회로장치는, 하부전극과 그 표면에 형성된 산화막과, 산화막에 접하는 유전체막으로부터 형성되는 캐패시터를 가진다. 산화막은 장치간 반송중에 형성하는 자연산화막이나, 유전체막 형성시에 산화성의 원료에 의해 형성되는 산화막이다. 이 자연산화막의 막두께를 감소시키기 위해서, 본 발명에서는, 유전체막으로서 주로, Al2O3을 사용했다. 유전체막의 형성에는 원자층성장법(原子層成長法)을 사용하지만, 특히 절연막형성 초기에, 의도적으로 산화제의 도입시간이나 유량을 감소시켜서 환원성을 가지는 유전체막을 퇴적한다. 또한, 유전체막형성 후, 불활성기체 또는 산소 또는 아산화질소 중에 800℃ 정도의 열처리를 하는 것으로 유전체막의 환원 작용을 촉진하고, 하부전극표면의 산화막을 환원하는 것을 특징으로 한다.
본 발명을 적용하여 형성된 캐패시터에 대해, 그 효과를 구체적으로 도 1을 사용하여 설명한다. 하부전극의 폴리실리콘형성 후 약 10분정도에서 약 1.5nm 정도의 자연산화막이 성장한다. 또한, 산화성 원료를 사용하는 유전체막 형성시에 더욱 산화막이 성장한다. 이 때문에, 종래 기술에서는 1.5nm이상의 자연산화막이 하부전극표면에 존재한다. 그런데, 환원성을 가지는 유전체막에 대하여 열처리를 하는 것으로, 유전체막의 환원성이 촉진되어, 자연산화막 두께가 감소한다. 그 결과, 종래 기술에서는 달성할 수 없는 1.5nm이하의 자연산화막 두께를 달성할 수 있다.이것들의 실시방법의 상세한 것은, 실시예안에서 명백해진다.
<실시예 1>
본실시예에서는, 본 발명에 의한 캐패시터를 갖는 DRAM의 메모리 캐패시터의 제조방법을 개시한다. 공지한 방법에서 형성된 메모리셀 선택 트랜지스터상에 비트선(1)을 형성하고, 또한, 도9와 같이 선택 트랜지스터와 캐패시터의 전기적 접속을 하는 폴리실리콘플러그(2)를 형성한다. 이에 더하여 도10에 도시한 바와 같이 막두께 100nm 정도의 질화실리콘막(3)을 CVD 법에 의해 퇴적하고, 실리콘산화막을 가공할 때 에칭스톱퍼로 한다. 다음에 도11에 도시한 바와 같이, 질화실리콘막의 상부에 테트라에톡시실란을 원료로 하는 산화실리콘막(4)를 형성했다. 이 산화실리콘막을, 도12에 도시한 바와 같이 포토레지스트(photoresist)를 마스크로 한 드라이에칭법에 의해 가공하고, 또한 질화실리콘의 드라이에칭을 계속해서 하고, 도13에 도시한 바와 같이 폴리실리콘프러그의 상부에 하부전극용의 홈(構)을 형성했다.
또한, 도14에 도시한 바와 같이, 링(ling)을 도핑(dopping)한 폴리실리콘막(5)을 35nm 퇴적하고, 또, 도15에 도시한 바와 같이 포토레지스트막을 사용한 공지의 에칭기술에 의해 이 폴리실리콘막을 각 비트로 분리한다. 또한, 장치간 반송시에, 도18에 도시한 바와 같이, 폴리실리콘표면에는 자연산화막(8)이 1.5 nm정도 성장한다. 다음, 이 자연산화막상에 유전체막(9)으로서 Al2O3을 형성한다. 그 때, 다음과 같은 원리를 사용한다. 형성방법은, Al(CH3)3와 H2O 또는 O3 을 원료로 한 원자층성장법을 사용했다. 이하 H2O를 예로 들어서 설명한다. H2O 은 산화 작용이 있기 때문에, 표면의 산화가 더욱 진행한다. 이 방법은, Al(CH3)3의 도입, 진공인출(purse), H2O의 도입, 진공인출의 4개의 공정을 1사이클로 하고, Al과 O를 교대로 막을 형성해나간다. 여기에서, H2O 의 도입시간의 단축에 의한 산소결손이 있는 Al2O3 성막방법을 설명한다. 표면에 흡착하는 분자수는, H2O 기체 도입시간에 비례해서 챔버내의 압력이 증가해 가기 때문에, 도2에 도시한 바와 같이 H2O 기체 도입시간의 제곱에 비례한다. 그런데, H2O의 공급이 어느 양을 넘으면, 표면을 OH가 덮어버려, 그 이상 기체 도입시간을 늘려도 Al2O3 중의 산소비율은 증가하지 않는다. 또한, 산소원자의 확산 거리는 3 nm정도이기 때문에, 약 10원자층분에 상당한다. 이 때문에, SiO2, 1층분의 산소를 받아들이기 위해서는, 산소결함이 1원자층 중에 1/10의 비율로, 즉 Al2O3 중의 산소비율을 54％로 하면 좋다. 표면에 충돌하는 H 2O의 분자수를 10％ 줄이기 위해서, H2O 도입시간은 도2에 도시한 바와 같이, 화학량론(化學量論)조성의 Al2O3가 성막할수 있는 조건의 80%부터 90％가 바람직하다. 그러나, 본 방법은, H2O 도입시간을 화학량론조성의 성막조건의 100％이하이면 적용가능하다. 또한, Al2O3에 산소결함을 10％ 도입하는 방법으로 하여 H2O유량을 감소하는 방법을 도시한다. Al2O3 중의 산소의 비율을 54％로 하기 위해서는, 도3에 도시한 바와 같이, 화학량론조성의 Al2O3가 성막할 수 있는 H2O유량의 95%부터 85％가 바람직하다.
그러나, 본 방법은 H2O 유량을 화학량론조성의 성막조건의 100％이하로 하면 적용가능하다. 이 수법을 이용해서 Al2O3을 3 nm 성막한 후에, 질소분위기 안에서 열처리를 한다. 그 시료의 XPS측정 결과를 도4에 도시한다. 열처리 전은 도22와 같은 단면으로 되어 있지만, 열처리 온도의 상승에 따라, 산소의 함유량이 감소하고 있는 것을 안다. 800 ℃에서 열처리를 하는 것으로, 도23에 도시한 바와 같이 최대 0.2nm의 산화막 감소가 확인된다. 또한, XPS로 구한 Al2O3 내의 산소비율을 도5에 도시한다. 열처리 온도의 상승에 따라 산소함유량이 증가하고 있다. 이것은, 산화막 중의 산소가 Al2O3 내으로 받아들여지고 있기 때문이라고 생각된다. 즉, 산소결손이 많은 Al2O3가, 형성후의 열처리에 의해 폴리실리콘 표면의 산화막을 환원하고, 산소원자가 Al2O3 내로 받아들여지고 있다. 도19에 도시한 바와 같이, Al2O3 형성 후, 불활성 기체, 산소, 또는 아산화질소 분위기안에서 700℃로부터 800℃정도로 열처리하는 것으로, 산소결손을 포함하는 절연막의 환원작용에 의해 산화막 안의 산소가 절연막안으로 받아들여져, 산화막두께가 감소한다. 그 결과, 본방식을 사용해서 처음으로 1.5 nm 이하의 계면산화막두께를 달성할 수 있다. 여기에서, 열처리 온도를 900℃로 하지 않는 것은, 하지(下地)의 폴리실리콘과의 반응이 일어나고, 확산층이 생기기 때문이다. 도6에 Al2O3의 레이어(layer)수와, 환원되는 산화막두께의 관계를 도시한다. Al2O3 의 막두께를 늘리면 환원되는 산화막두께는 증가하지만, 산소의 확산거리 이상의 막두께가 되면 감소하는 막두께는 그 이상증가하지 않는다. 또한, 열처리온도를 증가시키면 감소 막두께가 증가하지만, 먼저 서술한 이유에 의해 800℃가 상한이다. 최후에, 도17에 도시한 바와 같이, 스퍼터법에 의해 TiN의 상부전극(7)을 형성해서 캐패시터를 완성한다. 또한, 유전체는, HfO2, Al2O3과 HfO2의 혼합상, Al2O3/Ta 2O5적층막(10/11), Ta2O5, TiO2, ZrO2, Y2O3, CeO2, La2O3을 사용해도 본 방법을 적용할 수 있다.
<실시예 2>
본 실시예에서는, 본 발명에 의한 캐패시터를 갖는 DRAM의 메모리 캐패시터의 제조방법을 개시한다. 실시예 1과 같은 방법에서 비트선(1)형성보다, 도15에 도시한 바와 같이 포토레지스트막을 이용한 공지의 에칭기술에 의해 이 폴리실리콘 막을 각 비트로 분리한다. 또한, 장치간 반송시에, 도20에 도시한 바와 같이, 폴리실리콘(12)표면에는 자연산화막(13)이 1.5nm 정도 성장한다. 다음에, 이 자연산화막상에 유전체막으로서 HfO2(14)을 형성한다. 그 때, 다음과 같은 원리를 사용한다. 형성방법은, HfCl4 또는 하프늄할로겐화물과 H2O 또는 H2O2 또는 O3을 원료로 한 원자층성장법을 사용한다. 이하, HfCl4와 H2O를 예로서 설명한다. H2O는 산화 작용이 있기 때문에, 표면의 산화가 더 진행한다. 이 방법은, HfCl4의 도입, 진공인출, H2O의 도입, 진공인출의 4개 공정을 1사이클로 해서 Hf와 O를 교대로 성막 해 나간다. 여기에서, H2O의 도입시간을 짧게 함으로써 산소결손이 있는 HfO2를 성막한다. 실시예 1과 같은 이유에 의해, H2O 도입시간을 화학량론조성의 HfO2를 성막할 수 있는 조건의 90%부터 80％, 또는 H2O 유량을 화학량론조성의 HfO2가 성막할 수 있는 조건의 95%부터 85％로 하여, 10 ％ 정도의 산소결함을 포함하는 HfO2을 형성할 수 있다. 그 후, 불활성 기체, 산소 또는 아산화질소 분위기 안에서 열처리를 행함으로써, 산소결손을 포함하는 유전체막의 환원작용에 의해 산화막 내의 산소가 유전체막내로 받아들여지고, 산화막 두께가 감소한다. 최후에, 스퍼터법에 의해 TiN 의 상부전극(15)을 형성해서 캐패시터를 완성한다.
<실시예 3>
본 실시예에서는, 본 발명에 의한 캐패시터를 갖는 DRAM의 메모리 캐패시터의 제조방법을 개시한다. 실시예 1과 같은 방법에 의해, 비트선부터 폴리실리콘으로 된 하부전극(16)까지 작성한다. 그 다음, NH3를 사용해서 열질화처리를 하고, 하부전극표면에 질화실리콘을 형성한다. 한편, 이 질화 실리콘 안에는, 장치간 반송시에 질소에 대하여 약 40％정도의 산소가 도입되어, SiON(17)이 된다. 다음에, 유전체막으로서 실시예 1로 같은 방법으로 산소결손을 포함하는 유전체막 Al2O3(18)을 성막한다. 한편, 불활성 기체, 산소, 아산화질소 분위기안에서 열처리를 함으로써, 산소결손을 포함하는 유전체막의 환원작용에 의해 SiON막 내의 산소가 유전체막안으로 받아들여지고, SiON 내의 산소비율이 감소한다. 이 모양을, XPS를 사용해서 검증한 결과를 도7에 도시한다. 도에서는, 산소 안에서의 열처리 온도의 상승에 따라서 SiON 내의 산소비율이 감소하고 있는 모양이 도시된다. 700 ℃의 열처리로, 40％였던 산소농도가 약 10％까지 내려가고 있다. 또한, 도8에서는 Al2O3 내의 산소농도가 열처리온도의 상승에 따라 증가하고 있는 것이 도시된다. 이것은, SiON 내의 산소가 Al2O3내로 받아들여지고 있는 것을 도시한다. 최후에, 스퍼터법에 의해 TiN으로 상부전극(19)을 형성한다.
또한, 유전체는 Al2O3, HfO2, Al2O3과 HfO2 의 혼합상(混合相), Al2O3/Ta2O5, Ta2O5, TiO2, ZrO2, Y2O3 , CeO2 , La2O3을 사용해도 본 방법을 적용할 수 있다.
<실시예 4>
본 실시예에서는, 본 발명에 의한 캐패시터를 갖는 DRAM의 메모리 캐패시터의 제조방법을 개시한다. 실시예 1과 같은 방법에 의해, 비트선 형성부터, 폴리실리콘 플러그의 상부에 하부전극용 홈을 형성하는 것까지 행한다. 다음에, 산소 분위기 안에서 Ru(EtCp)2을 원료로 한 열CVD법에 의해 하부전극의 Ru(20)을 형성하고, 포토레지스트 막을 사용한 공지의 에칭백 기술에 의해 이 Ru를 각 비트로 분리한다. 또한, 장치간 반송시에 Ru 표면이 1 nm정도 산화되어, RuO4를 형성한다. 다음에, Ru상에 실시예 1과 같은 방법으로 유전체막 Al2O3(21)을 형성한다. 다음에, 불활성 기체, 산소 또는 아산화질소 분위기 안에서 열처리를 함으로써, 산소결손을 포함하는 유전체의 환원작용에 의해 산화된 Ru 내의 산소가 유전체막 내로 받아들여지고, RuO4 막두께가 감소한다. 최후에, 하부전극과 같은 방법으로 상부전극의 Ru(22)를 형성한다. 본 공정에 의해 작성한 디바이스(device)의 단면도를 도24에 도시한다.
한편, 유전체막에, Al2O3, HfO2, Al2O3과 HfO2 의 혼합상, Al2O3/Ta2O5, Ta2O5, TiO2, ZrO2, Y2O3 , CeO2, La2O3 을 사용해도 본 방법을 적용할 수 있다.
<실시예 5>
본 실시예에서는, 본 발명에 의한 캐패시터를 갖는 DRAM의 메모리 캐패시터의 제조방법을 개시한다. 실시예 1과 같은 방법에 의해, 비트선 형성부터, 폴리실리콘 플러그의 상부에 하부전극용의 홈을 형성하는 것까지를 행한다. 다음에, 스퍼터법에 의해 W의 하부전극을 형성하고, 포토레지스트막을 사용한 공지의 에치백 기술에 의해 이 하부전극(23)을 각 비트로 분리한다. 한편, 장치간 반송시 W표면이 1 nm정도 산화된다. 다음에, 하부전극 실시예 1과 같은 방법으로 유전체막Al2O3(24)를 형성한다. 또한, 불활성 기체, 산소, 아산화질소 분위기 안에서 열처리를 함으로써 유전체의 환원 작용에 의해 WO2 내의 산소가 유전체막내로 받아들여지고, WO2가 감소한다. 최후에, 하부전극과 같은 방법으로 W(25)의 상부전극을 형성한다. 본 공정에 의해 작성한 디바이스의 단면도를 도25에 도시한다.
또한, 하부·상부전극의 재료는, Pt, Ti, Cu등을 사용해도 본 방법을 적용가능하다. 또한, 유전체막에, Al2O3, HfO2, Al2O3과 HfO2의 혼합상, Al2O3/Ta2O5, Ta2O 5, TiO2, ZrO2,Y2O3, CeO2, La2O3 을 사용해도 본 방법을 적용할 수 있다.
<실시예 6>
본 실시예에서는, 본 발명에 의한 캐패시터를 갖는 DRAM의 메모리 캐패시터의 제조방법을 개시한다. 실시예 1과 같은 방법에 의해, 비트선 형성부터, 폴리실리콘 플러그의 상부에 하부전극용의 홈을 형성하는 것까지를 행한다. 다음에, TiCl과 NH3을 원료로 한 CVD법 또는 스퍼터법에 의해 하부전극의 TiN(26)을 형성하고, 포토레지스트 막을 사용한 공지의 에치백 기술에 의해 이 TiN을 각 비트로 분리한다. 또한, 장치간 반송시에 TiN표면에 TiO2가 0.3nm 정도 형성된다. 다음에, TiN상에 실시예 1과 같은 방법으로 유전체막 Al2O3(27)을 형성한다. 이 때, 산화성의 H2O를 원료로 사용하기 때문에, 성막온도에 따라 더욱 TiN의 산화가 진행한다. 또한, 불활성 기체, 산소, 아산화질소 분위기안에서 열처리를 함으로써 유전체의 환원작용에 의해 TiO2내의 산소가 유전체막내로 받아들여지고, TiO2 가 감소한다. 최후에, 하부전극과 같은 방법으로 상부전극의 TiN(280을 형성한다. 본 공정에 의해 작성한 디바이스의 단면도를 도26에 도시한다.
한편, 유전체막에, Al2O3, HfO2, Al2O3과 HfO2 의 혼합상, Al2O3/Ta2O5, Ta2O5, TiO2,ZrO2, Y2O3 , CeO2, La2O3 등을 사용해도 본 방법을 적용할 수 있다.
<실시예 7>
본실시예에서는, 본 발명에 의한 캐패시터를 갖는 강유전체 메모리 캐패시터의 제조방법을 개시한다. 공지된 방법에서 형성된 메모리셀 선택 트랜지스터 상에 비트선(1)을 형성하고, 또한, 선택 트랜지스터와 캐패시터와의 전기적 접속을 하는 플러그(2)를 형성한다. 이 플러그의 상부에, 졸·겔법을 사용해서 강유전체 캐패시터를 작성한다. 도27과 같이 하부전극(29)을, Pt를 사용해서 형성한다. 이 Pt는, 장치간 반송 사이에, 표면이 산화되어져 PtO2를 형성한다. 계속해서, 도28과 같이 강유전체 재료인 PZT(30)을 형성한다. 또한, 산소 분위기 안에 있어서 700℃의 결정화 열처리를 한다. 이 결정화 열처리시, PZT의 환원작용에 의해 하부전극표면의 PtO2의 막두께가 감소한다. 다음에, 도29에 도시한 바와 같이 상부전극(31)을, 스퍼터법에 의해 Pt를 사용해서 형성한다. 최후에, 도30에 도시한 바와 같이 드라이 에칭에 의해 캐패시터를 비트마다 분리한다.
본 발명에 의하면, 미세화해도 충분한 정전용량과 낮은 누설전류를 도시하는 캐패시터를 구성할 수 있고, 그것에 의해 대용량반도체집적회로장치, 특히 DRAM을 제공할 수 있다.
도 1은 본 발명에 의한 자연산화막의 박막화를 설명하는 개념도이다.
도 2는 Al2O3 중 산소의 비율과 H2O 도입시간의 관계를 도시하는 도이다.
도 3은 Al2O3 중 산소의 비율과 H2O 유량의 관계를 도시하는 도이다.
도 4는 비결정실리콘과 산소결손을 가지는 Al2O3 사이에 형성된 자연산화막 두께의 열처리온도 의존성을 도시하는 도이다.
도 5는 Al2O3 안의 산소비율의 열처리온도 의존성을 도시하는 도이다.
도 6은 열처리 온도를 변화시켰을 때의, SiO2 환원량의 Al2O3 막두께 의존성을 도시하는 도이다.
도 7은 SiON 중의 산소비율의 열처리온도 의존성을 도시하는 도이다.
도 8은 Al2O3 중의 산소비율의 열처리온도 의존성을 도시하는 도이다.
도 9는 본 발명의 실시예 1에 의해 작성된 DRAM 메모리셀부의 단면구조도이다.
도 10은 본 발명의 실시예 1에 의해 작성된 DRAM 캐패시터부의 단면구조도이다.
도 11은 본 발명의 실시예 1에 의해 작성된 DRAM 캐패시터부의 단면구조도이다.
도 12는 본 발명의 실시예 1에 의해 작성된 DRAM 캐패시터부의 단면구조도이다.
도 13은 본 발명의 실시예 1에 의해 작성된 DRAM 캐패시터부의 단면구조도이다.
도 14는 본 발명의 실시예 1에 의해 작성된 DRAM 캐패시터부의 단면구조도이다.
도 15는 본 발명의 실시예 1에 의해 작성된 DRAM 캐패시터부의 단면구조도이다.
도 16은 본 발명의 실시예 1에 의해 작성된 DRAM 캐패시터부의 단면구조도이다.
도 17은 본 발명의 실시예 1에 의해 작성된 DRAM 캐패시터부의 단면구조도이다.
도 18은 본 발명의 실시예 1에 의해 작성된 DRAM 캐패시터의 구조도이다.
도 19는 본 발명의 실시예 1에 의해 작성된 DRAM 캐패시터의 구조도이다.
도 20은 본 발명의 실시예 2에 의해 작성된 DRAM 캐패시터의 구조도이다.
도 21은 본 발명의 실시예 3에 의해 작성된 DRAM 캐패시터의 구조도이다.
도 22는 본 발명의 실시예 1에 의해 작성된 DRAM 캐패시터의 구조도이다.
도 23은 본 발명의 실시예 1에 의해 작성된 DRAM 캐패시터의 구조도이다.
도 24는 본 발명의 실시예 4에 의해 작성된 DRAM 캐패시터부의 단면구조도이다.
도 25는 본 발명의 실시예 5에 의해 작성된 DRAM 캐패시터부의 단면구조도이다.
도 26은 본 발명의 실시예 6에 의해 작성된 DRAM 캐패시터부의 단면구조도이다.
도 27은 본 발명의 실시예 7에 의해 작성된 DRAM 캐패시터부의 단면구조도이다.
도 28은 본 발명의 실시예 7에 의해 작성된 DRAM 캐패시터부의 단면구조도이다.
도 29는 본 발명의 실시예 7에 의해 작성된 DRAM 캐패시터부의 단면구조도이다.
도 30은 본 발명의 실시예 7에 의해 작성된 DRAM 캐패시터부의 단면구조도이다.
<부호의 설명>
1 …비트선,
2 …폴리실리콘플러그,
3 …질화실리콘막,
4 …산화실리콘막,
5 …폴리실리콘막,
6 …절연막,
7 …상부전극,
8 …자연산화막,
9 …유전체막,
10 …Al2O3, 11…Ta2O5, 12…폴리실리콘,
13 …자연산화막,
14 …HfO2, 15…상부전극,
16 …하부전극,
17 …SiON,
18 …Al2O3, 19…상부전극,
20 …Ru하부전극,
21 …Al2O3, 22…Ru상부전극,
23 …하부전극,
24 …Al2O3, 25…W,
26 …TiN하부전극,
27 …Al2O3, 28…TiN상부전극,
29 …Pt하부전극,
30 …PZT,
31 …Pt상부전극.

Claims (25)

  1. 반도체기판상에 형성된 메모리셀 선택용 트랜지스터와 상기 메모리셀 선택용 트랜지스터에 전기적으로 직렬로 접속되어, 상기 반도체기판상에 형성된 정보축적용 캐패시터로 구성되는 메모리셀을 구비한 반도체집적회로장치의 제조방법으로서,
    상기 반도체 기판상에 상기 메모리셀 선택용 트랜지스터를 형성한 후, 상기 메모리셀 선택용 트랜지스터를 포함하는 영역상에 절연막을 퇴적하고, 상기 절연 막을 에칭을 사용해서 개구(開口)하는 것에 의해 상기 정보축적용 캐패시터를 형성하려고 하는 부분에 홈(構)을 형성하는 공정과,
    상기 구의 내벽 표면상에 링도프된 폴리실리콘으로 이루어진 하부전극을 형성하는 공정과,
    상기 하부전극의 일부가 산화되어져 형성된 실리콘산화박막을 개재하여, 실리콘 산화막보다 높은 유전율을 가지는 유전체막을 상기 하부전극의 표면상에, 그 막 내의 산소함유량이 그 막의 화학량론조성의 양보다 적어지도록 하는 조건을 사용해서 퇴적법에 의해 형성하는 공정과,
    상기 반도체기판을 불활성기체, 산소 또는 아산화질소 분위기 안에서 열처리하는 것에 의해 상기 실리콘산화박막을 환원하고, 상기 실리콘산화박막 내의 산소를 상기 유전체막내로 받아들이는 공정과,
    상기 홈 내부를 메우도록 상부전극이 되는 재료를 퇴적하는 공정을 포함하는 것을 특징으로 하는, 반도체 집적회로장치의 제조방법.
  2. 제 1 항에 있어서,
    상기 유전체막은, 유기 알루미늄 화합물과 산화기체를 원료로 하여, 각각 교대로 소정의 시간마다 반응실에 도입하는 것에 의해 성막을 행하는 원자층성장법에 의해 형성된 Al2O3막인 것을 특징으로 하는, 반도체 집적회로장치의 제조방법.
  3. 제 1 항에 있어서,
    상기 유전체막은, Al(CH3)3,또는 Al(CH3)2Cl로 이루어지는 유기 알루미늄 화합물과 산화기체를 원료로 하여, 각각 교대로 소정의 시간마다 반응실에 도입하는 것에 의해 성막을 행하는 원자층성장법에 의해 형성된 Al2O3막인 것을 특징으로 하는, 반도체 집적회로장치의 제조방법.
  4. 제 1 항에 있어서,
    상기 유전체막은, 유기 알루미늄 화합물과 H2O, O3 또는 H2O2 중 어느 하나의 산화기체를 원료로 하여, 각각을 교대로 소정의 시간마다 반응실에 도입하는 것에 의해 성막을 행하는 원자층성장법에 의해 형성된 Al2O3막인 것을 특징으로 하는, 반도체 집적회로장치의 제조방법.
  5. 제 2 항에 있어서,
    상기 원자층성장법에 의한 성막시에, 상기 H2O의 도입시간을, 화학량론조성의 Al2O3가 성막할 수 있는 도입시간의 90%로부터 80％정도로 단축하는 것에 의해, 상기 Al2O3에 10％정도의 산소결손을 발생시키는 것을 특징으로 하는, 반도체 집적회로장치의 제조방법.
  6. 제 2 항에 있어서,
    상기 원자층성장법에 의한 성막시에, 상기 H2O의 유량을, 화학량론조성의 Al2O3가 성막할 수 있는 유량의 95%로부터 85％정도에 감하는 것에 의해, 상기 Al 2O3에 10％정도의 산소결손을 발생시키는 것을 특징으로 하는, 반도체 집적회로장치의 제조방법.
  7. 제 1 항에 있어서,
    상기 유전체막은, 유기하프늄화합물과 산화기체를 원료로 원자층성장법에 의해 형성된 HfO2막인 것을 특징으로 하는, 반도체 집적회로장치의 제조방법.
  8. 제 1 항에 있어서,
    상기 유전체막은, HfCl4 또는 하프늄 할로겐화물로 이루어지는 유기 하프늄 화합물과 산화 기체를 원료로 하는 원자층성장법에 의해 형성된 HfO2막인 것을 특징으로 하는, 반도체 집적회로장치의 제조방법.
  9. 제 1 항에 있어서,
    상기 유전체막은, 유기 하프늄 화합물과 H2O, O3 또는 H2O2 중 어느 하나의 산화기체를 원료로 하는 원자층성장법에 의해 형성된 HfO2막인 것을 특징으로 하는, 반도체 집적회로장치의 제조방법.
  10. 제 7 항에 있어서,
    상기 원자층성장법에 의한 성막시에, 상기 H2O의 도입시간을, 화학량론조성의 HfO2가 성막할 수 있는 도입시간의 90%로부터 80％정도로 단축하는 것에 의해, 상기 HfO2막에 10％정도의 산소결손을 발생시키는 것을 특징으로 하는, 반도체 집적회로장치의 제조방법.
  11. 제 7 항에 있어서,
    상기 원자층성장법에 의한 성막시에, 상기 H2O의 유량을, 화학량론조성의 HfO2가 성막할 수 있는 유량의 95%로부터 85％정도로 줄이는 것에 의해, 상기 HfO2에 10％ 정도의 산소결손을 발생시키는 것을 특징으로 하는, 반도체 집적회로장치의 제조방법.
  12. 반도체기판상에 형성되고, 링도프된 폴리실리콘으로 이루어지는 하부전극과, 상기 하부전극의 일부가 산화되어 형성된 실리콘산화박막 및 실리콘 산화막보다도 유전율이 높은 산화물유전체를 포함하는 적층막을 유전체로 하는 캐패시터를 구비하고,
    상기 실리콘산화박막의 막두께가 1.5nm 이하인 것을 특징으로 하는, 반도체 집적회로장치.
  13. 제 12 항에 있어서,
    상기 실리콘 산화 박막은, 각각의 막두께가 1.5nm 이상의 자연산화막 또는 상기 유전체막의 형성 과정에 있어서 형성된 산화막이고, 상기 캐패시터 형성 과정에서의 열처리 공정에 의해 상기 산화막의 막두께가 환원되어 1.5nm 이하로 박막화된 막인 것을 특징으로 하는, 반도체 집적회로장치.
  14. 제 12 항에 있어서,
    상기 유전체막은, Al2O3, HfO2, Al2O3 및 HfO2 의 혼합상, Al2O3 및 HfO2의 적층구조 , Ta2O5, TiO2, ZrO2, Y2O3, CeO 2, La2O3 중의 어느 하나로 이루어지는 막인 것을 특징으로 하는, 반도체 집적회로장치.
  15. 제 12 항에 있어서,
    상기 유전체막이 강유전체 PZT로 이루어지는 것을 특징으로 하는, 반도체 집적회로장치.
  16. 제 12 항에 있어서,
    상기 유전체막은, 환원성을 갖는 막인 것을 특징으로 하는, 반도체 집적회로장치.
  17. 제 12 항에 있어서,
    상기 유전체막은, 상기 유전체막 내의 산소의 함유량을 화학량론조성을 가지는 성막보다 적어지게 하도록 성막시의 조건을 설정하는 것에 의해 형성한 막인 것을 특징으로 하는, 반도체 집적회로장치.
  18. 제 12 항에 있어서,
    상기 유전체막은, 불활성 기체, 산소 또는 아산화질소 분위기안에서 700℃ 내지 800℃의 열처리를 함으로써, 상기 유전체막상에 배치된 산화막을 환원하고, 상기 산화막 내의 산소를 상기 유전체막 내로 받아들인 막인 것을 특징으로 하는, 반도체 제조장치.
  19. 제 12 항에 있어서,
    상기 하부전극의 링도프된 폴리실리콘 표면에, 열질화법에 의해 형성된 Si3N
    4 가 형성되어 있는 것을 특징으로 하는, 반도체 집적회로장치.
  20. 제 19 항에 있어서,
    상기 Si3N4 는, 대기반송중 또는 산화기체를 원료로 하는 성막공정 중에 산화되는 것에 의해 질소원자에 대하여 산소원자가 30％ 정도 포함되어 있는 SiON으로 이루어져 있는 것을 특징으로 하는, 반도체 집적회로장치.
  21. 제 20 항에 있어서,
    상기 SiON상에 형성된 유전체막은, 불활성 기체, 산소 또는 아산화질소 분위기안에서 열처리에 의해, 상기 SiON의 환원이 진행하고, 상기 유전체 내에 산소가 받아들여지는 것에 의해 상기 유전체막 내의 산소원자의 함유량이 증대함과 함께, 상기 SiON 안의 질소원자에 대한 산소원자의 비율이 30％ 이하가 되는 것을 특징으로 하는, 반도체 집적회로장치.
  22. 제 12 항에 있어서,
    상기 유전체막은, 졸·겔법을 사용하여 형성된 강유전체막인 것을 특징으로 하는, 반도체 집적회로장치.
  23. 제 22 항에 있어서,
    상기 강유전체는, 산소 분위기 안에 있어서, 700℃에서 결정화된 막인 것을 특징으로 하는, 반도체 집적회로장치.
  24. 금속을 하부 전극으로 하고, 상기 하부 전극에 접한 제 1의 금속산화막과, 실리콘산화막보다도 유전율이 높은 제 2의 산화물유전체의 2층을 적어도 포함하는 적층막을 유전체로 하는 캐패시터를 구비한 반도체집적회로장치에 있어서,
    상기 금속산화막의 막두께가 1.5nm이하인 것을 특징으로 하는 반도체 집적회로장치.
  25. 제 24 항에 있어서,
    상기 금속하부전극이, TiN, W, Ru, Pt, Ti,혹은 Cu의 어느 하나의 재료로 이루어진 것을 특징으로 하는, 반도체집적회로장치.
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