KR20010008593A - 반도체장치의 커패시터 제조방법 - Google Patents

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Abstract

본 발명은 반도체장치의 커패시터 제조방법에 관한 것으로서, 특히 이 방법은 반도체기판 상부에 소자간 절연을 위한 층간 절연막의 콘택홀을 통해서 반도체 소자와 접하며 도전층으로 이루어진 하부전극을 형성하며, 하부전극 상부면에 비정질의 Ta2O5막을 형성하며, 인시튜 공정에서 플라즈마 질화처리 또는 전기로/급속 열공정을 이용한 질화처리공정을 실시하여 Ta2O5막 표면에 질화박막을 형성한 후에 질화박막 상부에 도전층으로 이루어진 상부전극을 형성하는 제조 공정을 포함한다. 따라서, 본 발명은 Ta2O5막 표면을 플라즈마 질화처리하거나 급속열 질화처리함으로써 비정질 Ta2O5막의 결정화 및 부족한 산소 주입을 위한 고온의 어닐링 공정시 발생하는 하부 전극의 산화를 방지하여 높은 정전용량과 커패시터의 신뢰성을 향상시킬 수 있다.

Description

반도체장치의 커패시터 제조방법{Method of forming capacitor}
본 발명은 반도체 장치의 커패시터 제조방법에 관한 것으로서, 특히 커패시터의 유전막을 고유전물질인 Ta2O5로 형성할 경우 이 막에 대한 상부 전극과의 계면 안정성을 도모할 수 있도록 한 것이다.
현재 반도체 소자의 고집적화를 달성하기 위하여 셀 면적의 감소 및 동작 전압의 저전압화에 관한 연구/개발이 활발하게 진행되고 있다. 더구나 반도체 소자의 고집적화가 이루어질수록 커패시터의 면적이 급격하게 감소되지만 기억소자의 동작에 필요한 전하 즉, 단위 면적에 확보되는 정전용량는 증가되어야만 한다.
커패시터의 충분한 유전 용량을 확보하기 위해서는 유전막의 박막화, 유효 표면적의 증대 등의 구조적인 연구와 기존 실리콘 산화막으로 사용하던 유전막을 NO(Nitride-Oxide) 구조 또는 ONO(Oxide-Nitride-Oxide)구조라든지 Ta2O5또는 BST(BaSrTiO3) 등으로 대체하려는 재료적인 연구가 진행되고 있다. 더욱이 최근에는 향후 256MD 이상의 디바이스에 적용할 수 있도록 정전용량 확보에 어려움이 있는 NO, ONO의 저유전막보다는 높은 정전용량(유전상수=20∼25)을 확보할 수 있는 Ta2O5의 고유전막을 더 많이 사용하고 있다.
도 1은 종래 기술에 의한 고 정전용량성 Ta2O5막을 갖는 스택 타입 구조의 커패시터를 나타낸 수직 단면도이다.
이를 참조하면, 종래 커패시터 제조 공정은 반도체기판(10) 상부에 게이트 전극 및 소스 드레인접합층을 갖는 소자(도시하지 않음) 공정을 실시한 후에 층간절연층(20)을 형성한다. 그 다음에, 콘택마스크를 이용한 식각공정으로 상기 반도체기판의 예정된 부분, 즉 불순물 확산영역을 노출시키는 콘택홀(도시하지 않음)을 형성하고, 도프트 폴리실리콘을 소정 두께로 형성한 후에 사진 및 식각 공정을 이용하여 이를 패터닝하여 하부 전극(30)을 형성한다.
그리고, 후속 고온 어닐링 처리에 따른 하부 전극의 산화를 억제하기 위하여 하부 전극(30) 표면에 질화 처리 공정을 실시하여 상기 하부 전극(30)의 표면에 실리콘질화박막(Si3N4)(32)을 형성한다. 이때, 질화 처리 공정은 플라즈마 질화처리, 또는 전기로(furnace) 및 급속 열처리(rapid thermal process)를 이용한다.
그 다음에, 상기 실리콘질화박막(32) 상부에 고유전체막으로서 비정질의 Ta2O5박막(34)을 증착한다. 이때, Ta2O5박막(34)은 박막의 질이 우수한 PECVD(Plasma Enhanced Chemical Vapor Deposition) 방식, 또는 상대적으로 박막의 질은 떨어지지만 스텝 커버리지(step coverage)가 우수한 LPCVD(Low Pressure Chemical Vapor Deposition) 방식을 이용한다.
그리고, Ta2O5박막(34) 상부에 도전체 장벽(conduction barrier)으로서 TiN 박막(36)을 LPCVD나 스퍼터링 방법으로 증착한 후에 그 위에 도프트 폴리실리콘막(38)을 적층해서 상부 전극(T)을 형성한다.
그러나, 상기와 같은 커패시터 제조 공정시 687K(414℃)이상의 온도에서는 5TiN+2Ta2O5→5TiO2+4TaN+N2로 반응하여 TiO2의 발생을 야기시켜 Ta2O5의 열화가 일어날 수 있다. 즉, 이러한 반응으로 인해 유전체막과 상부전극 계면에 TiO2라는 유전물질이 생성되어 Ta2O5와 직렬 커패시터를 형성함으로써 전체 정전용량을 감소시키며 또한 TiO2가 자체적으로 갖고 있는 높은 누설 특성에 의해 전체 유전체의 누설 전류의 증가를 초래한다.
그리고, LPCVD 방법을 이용해서 증착한 TiN 박막(36) 형성방법은 대개 TiCl4와 NH3소스를 사용하기 때문에 TiCl4의 분해를 위해서는 600℃ 이상의 고온이 필요하며 실제 증착공정은 박막내의 Cl(chlorine) 농도를 조절하기 위해서 이보다 더 높은 온도에서 이루어지고 있다. 이와 같은 고온 공정은 Ta2O5막과 하부전극 사이에서 원자들의 상호 확산을 야기시킬 수 있고, 또 반응성이 큰 NH3가스를 사용함으로써 챔버내 기체상에서 반응이 활성화되어 파티클이 다량 발생하여 막의 균일도가 약해져서 결국 커패시터의 신뢰성이 저하된다.
도 2는 종래 기술에 의한 고 정전용량성 Ta2O5막과 HSG의 하부전극을 갖는 실린더 타입 구조의 커패시터를 나타낸 수직 단면도이다.
이러한 실린더 타입 구조의 커패시터는 하부전극의 단면적을 증가시키기 위한 방법으로 HSG(Hemi Spherical Grain) 방식을 이용할 경우 도프트 폴리실리콘막(30')에 HSG 공정을 실시하여 그 표면을 반구형 요철막(31')으로 성장시켜서 하부 전극(B)을 형성한다. 이후 공정은 위에서 설명한 바와 동일하다.
한편, 상기 TiN 박막(36)이 상부의 도프트 폴리실리콘(38)으로부터 장벽 역할을 하기 위해서는 그 두께가 200∼400Å가 되어야 하지만, 스퍼터링 방법을 이용해서 증착할 경우에는 TiN 박막(36)의 스텝 커버리지가 불량해진다. 이에 따라, 상기와 같은 3차원의 복잡한 커패시터 구조 또는 HSG 방식을 적용한 하부 전극을 갖는 커패시터에서는 그레인과 그레인사이에 공극(void)이 발생하게 되어 결국, 커패시터의 특성이 저하된다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 커패시터 제조 공정시 유전물질을 Ta2O5로 사용할 경우 그 Ta2O5막 표면을 플라즈마 질화처리하거나 급속열 질화처리함으로써 비정질 Ta2O5막의 결정화 및 부족한 산소 주입을 위한 고온의 어닐링 공정시 발생하는 하부 전극의 산화를 방지하여 높은 정전용량을 확보하면서 커패시터의 신뢰성을 향상시킬 수 있는 반도체장치의 커패시터 제조방법을 제공하는데 있다.
도 1은 종래 기술에 의한 고 정전용량성 Ta2O5막을 갖는 스택 타입 구조의 커패시터를 나타낸 수직 단면도,
도 2는 종래 기술에 의한 고 정전용량성 Ta2O5막과 HSG의 하부전극을 갖는 실린더 타입 구조의 커패시터를 나타낸 수직 단면도,
도 3a 내지 도 3d는 본 발명의 일실시예에 따른 스택 타입 구조의 커패시터 제조공정을 순서적으로 나타낸 수직 단면도들.
*도면의 주요 부분에 대한 부호의 설명*
10: 실리콘기판 20: 층간 절연막
40: 하부전극 42: 실리콘질화막
44: Ta2O5막 46: 질화박막
48: 상부전극
상기 목적을 달성하기 위하여 본 발명은 하부 전극과 그 위의 상부전극 및 상기 전극들에 내재된 고유전체 Ta2O5막으로 이루어진 커패시터의 제조 공정에 있어서, 반도체기판 상부에 소자간 절연을 위한 층간 절연막의 콘택홀을 통해서 반도체 소자와 접하며 도전층으로 이루어진 하부전극을 형성하는 단계와, 하부전극 상부면에 비정질의 Ta2O5막을 형성하는 단계와, 인시튜 공정에서 플라즈마 질화처리 또는 전기로/급속 열공정을 이용한 질화처리공정을 실시하여 Ta2O5막 표면에 질화박막을 형성하는 단계와, 질화박막 상부에 도전층으로 이루어진 상부전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따른 질화박막의 형성을 위한 플라즈마 질화처리 공정은 200∼400℃의 온도 조건과 질소가 함유된 가스 분위기인 NH3, N2/O2또는 N2O 분위기에서 실시하고, 전기로 및 급속열 질화처리 공정을 이용할 경우에는 750∼950℃의 온도 조건과 질소가 함유된 가스 분위기인 NH3, N2/O2또는 N2O 분위기에서 어닐링하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.
도 3a 내지 도 3d는 본 발명의 일실시예에 따른 스택 타입 구조의 커패시터 제조공정을 순서적으로 나타낸 수직 단면도들로서, 이를 참조하면 본 발명의 커패시터 제조방법은 다음과 같다.
우선, 도 3a에 도시된 바와 같이 반도체기판으로서 실리콘기판(10)의 활성 영역 상부면에 게이트 전극, 소스/드레인을 갖는 반도체소자(도시하지 않음)를 형성하고, 그 기판(10) 전면에 USG(Undoped Silicate Glass), BPSG(Boro Phospho Silicate Glass) 및 SiON 중에서 선택한 물질을 증착하고 화학적기계적연마(Chemical Mechanical Polishing) 공정을 실시하여 층간 절연막(20)을 형성한다. 그 다음, 기판(10)의 활성영역 즉, 드레인 영역과 접촉하는 커패시터의 단면적을 확보하기 위하여 사진 및 식각 공정으로 상기 층간 절연막(20)을 선택 식각하여 콘택홀(도시하지 않음)을 형성하고, 콘택홀 내에 스택 구조의 하부 전극의 제조공정을 실시한다. 이때, 하부전극의 평면적을 늘리기 위하여 HSG 공정을 이용하는데, 우선 층간절연막(20)의 콘택홀에 비정질의 도프트 실리콘을 매립하도록 증착하한 후에 식각 공정을 이용하여 실리콘층을 실린더 구조 형태로 패터닝하고, 결정화 온도 이하 상태에서 표면에 비정질 상태의 시드(seed)를 반구형 요철형태로 성장시켜서 HSG 구조의 하부전극(40)을 형성한다. 추가적으로, 상기 하부전극(40)에 충분한 P(phosphorus)를 공급하기 위하여 PH3처리를 실시해준다.
그 다음, Ta2O5막 증착과 후속 열처리시 하부전극의 산화를 방지하기 위해 인시튜(in-situ) 공정으로 200∼400℃ 온도 범위에서 플라즈마를 이용한 NH3분위기(또는 N2/H2, N2O) 조건에서 상기 하부 전극(40) 표면을 질화처리함으로써 얇은 실리콘질화막(32)을 형성한다. 상기 공정에서 플라즈마 대신에 750∼950℃에서 1분∼30분 동안 급속 열 질화처리(Rapid Thermal Nitridation) 공정을 실시할 수도 있다.
그 다음 도 3b에 나타난 바와 같이 고유전물질인 TaCl5내지 Ta(OC2H5)5와 O2가스를 이용한 LPCVD법을 실시하여 실리콘질화막(42)위에 비정질의 Ta2O5막(44)을 형성한다.
그 다음 도 3c에 도시된 바와 같이, 후처리된 Ta2O5막(44)위에 질화박막(46)을 10∼20Å의 두께로 형성하는데, 그 이유는 이후 형성될 상부전극의 산화 및 전하 전도성을 방지하도록 하기 위함이다.
이때, 질화박막(46)은 인시튜 공정에서 플라즈마 질화처리 내지 전기로 및 급속 열공정을 이용한 질화처리공정에 의해 형성되며, 플라즈마 질화처리 공정은 200∼400℃의 온도 조건과 질소가 함유된 가스 분위기인 NH3, N2/O2또는 N2O 분위기에서 실시하고, 전기로 및 급속 열 질화처리 공정은 750∼950℃의 온도 조건과 질소가 함유된 가스 분위기인 NH3, N2/O2또는 N2O 분위기에서 어닐링하는 것이다.
한편, 질화처리 공정시 비정질의 Ta2O5막(44)을 결정화시키거나 인시튜 및 클러스터 타입으로 O2또는 N2O 분위기에서 건식(dry) 산화 또는 라이트(light) 산화 공정을 실시하여 이를 결정화시킨다.
이어서, 도 3d에 나타난 바와 같이, 상기 질화박막(46) 상부면에 도전층으로서 불순물이 도핑된 폴리실리콘을 증착하고 식각공정으로 이를 패터닝하여 상부전극(48)을 형성한다. 이때, 상부전극(48)의 두께는 1000∼1500Å으로 한다.
상기한 바와 같이 본 발명은 스텝 커버리지 및 Cl 오염의 문제가 없는 플라즈마 및 급속 열 질화 처리 공정을 이용하기 때문에 상부 전극의 증착과정에서 하부 전극인 폴리실리콘의 산화를 방지할 수 있으며 30Å이하의 유효 산화막 두께를 얻을 수 있어서 커패시터의 정전용량을 높일 수 있다.
이는 종래 기술에서 유전체 Ta2O5막을 증착한 후 비정질막을 결정화하기 위하여 고온의 어닐링 처리를 실시함에 따라 하부 전극의 산화 공정이 일어나 유효 산화막 두께가 증가하게 되어 결국 커패시터의 정전용량이 감소하게 되는 문제점을 개선한 것이다.
그리고, 본 발명은 급속 열 질화 공정을 이용할 경우 Ta2O5막의 표면에 균일한 질화막을 형성할 뿐만 아니라 고온 어닐링에 의한 Ta2O5막의 결정화 효과 또한 동시에 얻을 수 있다.
또한, 본 발명을 간단한 스택 구조의 커패시터에서 적용할 경우 256DRAM급 이상에서 요구하는 25fF/cell 이상의 정전용량을 얻을 수 있을 뿐만 아니라, Ta2O5막의 고온 어닐링 처리를 인시튜 및 클러스터 타입으로 진행할 수 있기 때문에 엑스-시튜(ex-situ)로 진행시에 필요한 세정 공정을 생략할 수 있어 제조 공정을 단축할 수 있는 효과가 있다.

Claims (4)

  1. 하부 전극과 그 위의 상부전극 및 상기 전극들에 내재된 고유전체 Ta2O5막으로 이루어진 커패시터의 제조 공정에 있어서,
    반도체기판 상부에 소자간 절연을 위한 층간 절연막의 콘택홀을 통해서 반도체 소자와 접하며 도전층으로 이루어진 하부전극을 형성하는 단계;
    상기 하부전극 상부면에 Ta2O5막을 형성하는 단계;
    인시튜 공정에서 플라즈마 질화처리 또는 전기로/급속 열공정을 이용한 질화처리공정을 실시하여 상기 Ta2O5막 표면에 질화박막을 형성하는 단계; 및
    상기 질화박막 상부에 도전층으로 이루어진 상부전극을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
  2. 제 1항에 있어서, 상기 질화박막의 형성을 위한 플라즈마 질화처리 공정은 200∼400℃의 온도 조건과 질소가 함유된 가스 분위기인 NH3, N2/O2또는 N2O 분위기에서 실시하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
  3. 제 1항에 있어서, 상기 질화박막의 두께는 10∼20Å으로 하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
  4. 제 1항에 있어서, 상기 질화박막의 형성을 위한 전기로 및 급속 열 질화처리 공정은 750∼950℃의 온도 조건과 질소가 함유된 가스 분위기인 NH3, N2/O2또는 N2O 분위기에서 어닐링하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
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