JP2002064187A - 強誘電体キャパシタを有するメモリセルアレイおよびその製造方法並びに強誘電体メモリ装置 - Google Patents
強誘電体キャパシタを有するメモリセルアレイおよびその製造方法並びに強誘電体メモリ装置Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L27/101—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including resistors or capacitors only
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Abstract
(57)【要約】
【課題】 強誘電体キャパシタを構成する強誘電体層が
特定のパターンを有し、信号電極の浮遊容量を小さくす
ることができるメモリセルアレイ、およびその製造方
法、ならびに強誘電体メモリ装置を提供する。 【解決手段】 メモリセルアレイ１００Ａは、強誘電体
キャパシタ２０からなるメモリセルがマトリクス状に配
列されている。強誘電体キャパシタ２０は、第１信号電
極１２と、第１信号電極１２と交差する方向に配列され
た第２信号電極１６と、第１信号電極１２または第２信
号電極１６に沿ってライン状に配置された強誘電体層１
４と、を有する。また、強誘電体層１４は、第１信号電
極１２と第２信号電極１６との交差領域のみにブロック
状に配置されていてもよい。
特定のパターンを有し、信号電極の浮遊容量を小さくす
ることができるメモリセルアレイ、およびその製造方
法、ならびに強誘電体メモリ装置を提供する。 【解決手段】 メモリセルアレイ１００Ａは、強誘電体
キャパシタ２０からなるメモリセルがマトリクス状に配
列されている。強誘電体キャパシタ２０は、第１信号電
極１２と、第１信号電極１２と交差する方向に配列され
た第２信号電極１６と、第１信号電極１２または第２信
号電極１６に沿ってライン状に配置された強誘電体層１
４と、を有する。また、強誘電体層１４は、第１信号電
極１２と第２信号電極１６との交差領域のみにブロック
状に配置されていてもよい。
Description
【０００１】
【発明の属する技術分野】本発明は、強誘電体キャパシ
タを有するメモリセルアレイ、特に、セルトランジスタ
を有せず、強誘電体キャパシタのみを用いた単純マトリ
クス型のメモリセルアレイおよびその製造方法、さらに
前記メモリセルアレイを含む強誘電体メモリ装置に関す
る。
タを有するメモリセルアレイ、特に、セルトランジスタ
を有せず、強誘電体キャパシタのみを用いた単純マトリ
クス型のメモリセルアレイおよびその製造方法、さらに
前記メモリセルアレイを含む強誘電体メモリ装置に関す
る。
【０００２】
【背景技術および発明が解決しようとする課題】セルト
ランジスタを有せず、強誘電体キャパシタのみを用いた
単純マトリクス型のメモリセルアレイは、非常に簡単な
構造を有し、高い集積度を得ることができることから、
その開発が期待されている。
ランジスタを有せず、強誘電体キャパシタのみを用いた
単純マトリクス型のメモリセルアレイは、非常に簡単な
構造を有し、高い集積度を得ることができることから、
その開発が期待されている。
【０００３】本発明の目的は、強誘電体キャパシタを構
成する強誘電体層が特定のパターンを有し、信号電極の
浮遊容量を小さくすることができるメモリセルアレイ、
およびその製造方法、さらには本発明のメモリセルアレ
イを含む強誘電体メモリ装置を提供することにある。
成する強誘電体層が特定のパターンを有し、信号電極の
浮遊容量を小さくすることができるメモリセルアレイ、
およびその製造方法、さらには本発明のメモリセルアレ
イを含む強誘電体メモリ装置を提供することにある。
【０００４】
【課題を解決するための手段】本発明にかかる第１のメ
モリセルアレイは、強誘電体キャパシタからなるメモリ
セルがマトリクス状に配列され、前記強誘電体キャパシ
タは、第１信号電極と、該第１信号電極と交差する方向
に配列された第２信号電極と、少なくとも前記第１信号
電極と前記第２信号電極との交差領域に配置された強誘
電体層と、を含み、前記強誘電体層は、第１信号電極ま
たは第２信号電極に沿ってライン状に配置される。
モリセルアレイは、強誘電体キャパシタからなるメモリ
セルがマトリクス状に配列され、前記強誘電体キャパシ
タは、第１信号電極と、該第１信号電極と交差する方向
に配列された第２信号電極と、少なくとも前記第１信号
電極と前記第２信号電極との交差領域に配置された強誘
電体層と、を含み、前記強誘電体層は、第１信号電極ま
たは第２信号電極に沿ってライン状に配置される。
【０００５】このメモリセルアレイは、具体的には、
（１）前記強誘電体層は、前記第１信号電極上に選択的
に配置された構造、および（２）前記強誘電体層は、前
記第２信号電極下に選択的に配置された構造、を有す
る。
（１）前記強誘電体層は、前記第１信号電極上に選択的
に配置された構造、および（２）前記強誘電体層は、前
記第２信号電極下に選択的に配置された構造、を有す
る。
【０００６】これらのメモリセルアレイは、いずれも強
誘電体層が信号電極の一方に沿ってライン状に形成され
ているため、他方の信号電極の浮遊容量を小さくでき
る。
誘電体層が信号電極の一方に沿ってライン状に形成され
ているため、他方の信号電極の浮遊容量を小さくでき
る。
【０００７】さらに、本発明にかかる第２のメモリセル
アレイは、強誘電体キャパシタからなるメモリセルがマ
トリクス状に配列され、前記強誘電体キャパシタは、第
１信号電極と、該第１信号電極と交差する方向に配列さ
れた第２信号電極と、少なくとも前記第１信号電極と前
記第２信号電極との交差領域に配置された強誘電体層
と、を含み、前記強誘電体層は、前記第１信号電極と前
記第２信号電極との交差領域のみにブロック状に配置さ
れている。
アレイは、強誘電体キャパシタからなるメモリセルがマ
トリクス状に配列され、前記強誘電体キャパシタは、第
１信号電極と、該第１信号電極と交差する方向に配列さ
れた第２信号電極と、少なくとも前記第１信号電極と前
記第２信号電極との交差領域に配置された強誘電体層
と、を含み、前記強誘電体層は、前記第１信号電極と前
記第２信号電極との交差領域のみにブロック状に配置さ
れている。
【０００８】このメモリセルアレイは、強誘電体キャパ
シタを構成する強誘電体層が最小の領域で形成されるた
め、さらに信号電極の浮遊容量を小さくできる。
シタを構成する強誘電体層が最小の領域で形成されるた
め、さらに信号電極の浮遊容量を小さくできる。
【０００９】上記メモリセルアレイは、いずれも以下の
態様を有することが望ましい。
態様を有することが望ましい。
【００１０】（Ａ） 基体上に前記強誘電体キャパシタ
が配置され、前記基体の露出面が覆われるように、信号
電極および強誘電体層からなる積層体の相互間に、誘電
体層が設けられている。このとき、前記誘電体層は、前
記強誘電体層より小さい誘電率を有する材料からなるこ
とが望ましい。このような誘電体層を設けることによ
り、信号電極の浮遊容量を効果的に小さくできる。
が配置され、前記基体の露出面が覆われるように、信号
電極および強誘電体層からなる積層体の相互間に、誘電
体層が設けられている。このとき、前記誘電体層は、前
記強誘電体層より小さい誘電率を有する材料からなるこ
とが望ましい。このような誘電体層を設けることによ
り、信号電極の浮遊容量を効果的に小さくできる。
【００１１】（Ｂ） 前記基体上に、該基体の表面と異
なる表面特性を有する表面修飾層が形成されることがで
きる。このような表面修飾層を設けることで、エッチン
グを用いずに選択的に信号電極および強誘電体層の少な
くとも一方を形成できる。このような表面修飾層は、前
記強誘電体キャパシタが形成されない領域に配置され、
該表面修飾層の表面が前記強誘電体キャパシタの材料に
対して前記基体の表面より低い親和性を有することがで
きる。あるいは、前記表面修飾層は、前記強誘電体キャ
パシタが形成される領域に配置され、該表面修飾層の表
面が前記強誘電体キャパシタの材料に対して前記基体の
表面より高い親和性を有することができる。
なる表面特性を有する表面修飾層が形成されることがで
きる。このような表面修飾層を設けることで、エッチン
グを用いずに選択的に信号電極および強誘電体層の少な
くとも一方を形成できる。このような表面修飾層は、前
記強誘電体キャパシタが形成されない領域に配置され、
該表面修飾層の表面が前記強誘電体キャパシタの材料に
対して前記基体の表面より低い親和性を有することがで
きる。あるいは、前記表面修飾層は、前記強誘電体キャ
パシタが形成される領域に配置され、該表面修飾層の表
面が前記強誘電体キャパシタの材料に対して前記基体の
表面より高い親和性を有することができる。
【００１２】本発明にかかるメモリセルアレイの製造方
法は、強誘電体キャパシタからなるメモリセルがマトリ
クス状に配列されたメモリセルアレイの製造方法であっ
て、基体上に、所定パターンの第１信号電極を形成する
工程、前記第１信号電極上に、該第１信号電極に沿って
ライン状の強誘電体層を選択的に形成する工程、および
前記第１信号電極と交差する方向に第２信号電極を形成
する工程、を含むことができる。
法は、強誘電体キャパシタからなるメモリセルがマトリ
クス状に配列されたメモリセルアレイの製造方法であっ
て、基体上に、所定パターンの第１信号電極を形成する
工程、前記第１信号電極上に、該第１信号電極に沿って
ライン状の強誘電体層を選択的に形成する工程、および
前記第１信号電極と交差する方向に第２信号電極を形成
する工程、を含むことができる。
【００１３】この方法において、前記基体上に、前記第
１信号電極および前記強誘電体層の少なくとも一方を形
成するための材料が優先的に堆積される表面特性を有す
る第１の領域と、前記第１の領域に比較して前記第１信
号電極および前記強誘電体層の少なくとも一方を形成す
るための材料が堆積され難い表面特性を有する第２の領
域と、を形成する工程、および前記第１信号電極および
前記強誘電体層の少なくとも一方を形成するための材料
を付与し、前記第１の領域に該部材を選択的に形成する
工程、を含むことができる。そして、前記基体の表面
に、前記第１および第２の領域を形成することができ
る。
１信号電極および前記強誘電体層の少なくとも一方を形
成するための材料が優先的に堆積される表面特性を有す
る第１の領域と、前記第１の領域に比較して前記第１信
号電極および前記強誘電体層の少なくとも一方を形成す
るための材料が堆積され難い表面特性を有する第２の領
域と、を形成する工程、および前記第１信号電極および
前記強誘電体層の少なくとも一方を形成するための材料
を付与し、前記第１の領域に該部材を選択的に形成する
工程、を含むことができる。そして、前記基体の表面
に、前記第１および第２の領域を形成することができ
る。
【００１４】さらに、この製造方法おいて、前記第１の
領域では、前記基体の表面を露出させ、前記第２の領域
では、前記第１信号電極および前記強誘電体層の材料に
対する親和性が、前記基体の第１の領域での露出面より
低い表面特性を有する表面修飾層を形成することができ
る。あるいは、この製造方法において、前記第２の領域
では、前記基体の表面を露出させ、前記第１の領域で
は、前記第１信号電極および前記強誘電体層の材料に対
する親和性が、前記基体の第２の領域での露出面より高
い表面特性を有する表面修飾層を形成することができ
る。
領域では、前記基体の表面を露出させ、前記第２の領域
では、前記第１信号電極および前記強誘電体層の材料に
対する親和性が、前記基体の第１の領域での露出面より
低い表面特性を有する表面修飾層を形成することができ
る。あるいは、この製造方法において、前記第２の領域
では、前記基体の表面を露出させ、前記第１の領域で
は、前記第１信号電極および前記強誘電体層の材料に対
する親和性が、前記基体の第２の領域での露出面より高
い表面特性を有する表面修飾層を形成することができ
る。
【００１５】本発明にかかる他の製造方法は、強誘電体
キャパシタからなるメモリセルがマトリクス状に配列さ
れたメモリセルアレイの製造方法であって、基体上に、
所定パターンの第１信号電極を形成する工程、および前
記第１信号電極と交差する方向に、強誘電体層および第
２信号電極を形成する工程であって、前記強誘電体層は
前記第２信号電極に沿ってライン状に形成される工程、
を含むことができる。
キャパシタからなるメモリセルがマトリクス状に配列さ
れたメモリセルアレイの製造方法であって、基体上に、
所定パターンの第１信号電極を形成する工程、および前
記第１信号電極と交差する方向に、強誘電体層および第
２信号電極を形成する工程であって、前記強誘電体層は
前記第２信号電極に沿ってライン状に形成される工程、
を含むことができる。
【００１６】この製造方法では、前記強誘電体層および
前記第２信号電極を、同一マスクを用いたエッチングに
よってパターニングすることができる。
前記第２信号電極を、同一マスクを用いたエッチングに
よってパターニングすることができる。
【００１７】さらに、本発明にかかる他の製造方法は、
強誘電体キャパシタからなるメモリセルがマトリクス状
に配列されたメモリセルアレイの製造方法であって、基
体上に、所定パターンの第１信号電極を形成する工程、
前記第１信号電極上に、該第１信号電極に沿ってライン
状に強誘電体層を形成する工程、前記第１信号電極と交
差する方向に第２信号電極を形成する工程、および前記
強誘電体層をさらにパターニングして、前記第１信号電
極と前記第２信号電極との交差領域のみにブロック状に
形成する工程、を含むことができる。
強誘電体キャパシタからなるメモリセルがマトリクス状
に配列されたメモリセルアレイの製造方法であって、基
体上に、所定パターンの第１信号電極を形成する工程、
前記第１信号電極上に、該第１信号電極に沿ってライン
状に強誘電体層を形成する工程、前記第１信号電極と交
差する方向に第２信号電極を形成する工程、および前記
強誘電体層をさらにパターニングして、前記第１信号電
極と前記第２信号電極との交差領域のみにブロック状に
形成する工程、を含むことができる。
【００１８】この製造方法においても、前述した表面修
飾層を用いて信号電極および強誘電体層の少なくとも一
方を形成できる。さらに、強誘電体層および一方の信号
電極を、同一マスクを用いたエッチングによってパター
ニングすることができる。
飾層を用いて信号電極および強誘電体層の少なくとも一
方を形成できる。さらに、強誘電体層および一方の信号
電極を、同一マスクを用いたエッチングによってパター
ニングすることができる。
【００１９】さらに、上記各製造方法においては、少な
くとも前記基体の露出面が覆われるように、信号電極お
よび強誘電体層からなる積層体の相互間に、誘電体層を
設けることができる。
くとも前記基体の露出面が覆われるように、信号電極お
よび強誘電体層からなる積層体の相互間に、誘電体層を
設けることができる。
【００２０】本発明にかかる強誘電体メモリ装置は、本
発明にかかるメモリセルアレイを含んで構成される。
発明にかかるメモリセルアレイを含んで構成される。
【００２１】
【発明の実施の形態】［第１の実施の形態］ （デバイス）図１は、本実施の形態に係るメモリセルア
レイを模式的に示す平面図であり、図２は、本実施の形
態に係る強誘電体メモリ装置を示す図であり、図３は、
図１に示すメモリセルアレイの一部（図１の符号「Ａ」
で示す部分）を拡大して示す平面図であり、図４は、図
３のＡ−Ａ線に沿った断面図である。平面図において、
（ ）内の数字は最上層の下の層を示す。
レイを模式的に示す平面図であり、図２は、本実施の形
態に係る強誘電体メモリ装置を示す図であり、図３は、
図１に示すメモリセルアレイの一部（図１の符号「Ａ」
で示す部分）を拡大して示す平面図であり、図４は、図
３のＡ−Ａ線に沿った断面図である。平面図において、
（ ）内の数字は最上層の下の層を示す。
【００２２】本実施の形態の強誘電体メモリ装置１００
０は、図２に示すように、メモリセル２０が単純マトリ
クス状に配列されたメモリセルアレイ１００Ａと、メモ
リセル２０に対して選択的に情報の書き込みもしくは読
み出しを行うための各種回路、例えば、第１信号電極１
２を選択的に制御するための第１駆動回路５０と、第２
信号電極１６を選択的に制御するための第２駆動回路５
２と、センスアンプなどの信号検出回路（図示せず）と
を含む。
０は、図２に示すように、メモリセル２０が単純マトリ
クス状に配列されたメモリセルアレイ１００Ａと、メモ
リセル２０に対して選択的に情報の書き込みもしくは読
み出しを行うための各種回路、例えば、第１信号電極１
２を選択的に制御するための第１駆動回路５０と、第２
信号電極１６を選択的に制御するための第２駆動回路５
２と、センスアンプなどの信号検出回路（図示せず）と
を含む。
【００２３】メモリセルアレイ１００Ａは、行選択のた
めの第１信号電極（ワード線）１２と、列選択のための
第２信号電極（ビット線）１６とが直交するように配列
されている。すなわち、Ｘ方向に沿って第１信号電極１
２が所定ピッチで配列され、Ｘ方向と直交するＹ方向に
沿って第２信号電極１６が所定ピッチで配列されてい
る。なお、信号電極は、上記の逆でもよく、第１信号電
極がビット線、第２信号電極がワード線でもよい。
めの第１信号電極（ワード線）１２と、列選択のための
第２信号電極（ビット線）１６とが直交するように配列
されている。すなわち、Ｘ方向に沿って第１信号電極１
２が所定ピッチで配列され、Ｘ方向と直交するＹ方向に
沿って第２信号電極１６が所定ピッチで配列されてい
る。なお、信号電極は、上記の逆でもよく、第１信号電
極がビット線、第２信号電極がワード線でもよい。
【００２４】本実施の形態に係るメモリセルアレイ１０
０Ａは、図３および図４に示すように、絶縁性の基体１
０上に、第１信号電極（下電極）１２、強誘電体キャパ
シタを構成する強誘電体層１４および第２信号電極（上
電極）１６が積層され、第１信号電極１２，強誘電体層
１４および第２信号電極１６によって強誘電体キャパシ
タ２０が構成される。すなわち、第１信号電極１２と第
２信号電極１６との交差領域において、それぞれ強誘電
体キャパシタ２０からなるメモリセルが構成されてい
る。
０Ａは、図３および図４に示すように、絶縁性の基体１
０上に、第１信号電極（下電極）１２、強誘電体キャパ
シタを構成する強誘電体層１４および第２信号電極（上
電極）１６が積層され、第１信号電極１２，強誘電体層
１４および第２信号電極１６によって強誘電体キャパシ
タ２０が構成される。すなわち、第１信号電極１２と第
２信号電極１６との交差領域において、それぞれ強誘電
体キャパシタ２０からなるメモリセルが構成されてい
る。
【００２５】また、強誘電体層１４と第２信号電極１６
とからなる積層体の相互には、基体１０および第１信号
電極１２の露出面を覆うように、誘電体層１８が形成さ
れている。この誘電体層１８は、強誘電体層１４に比べ
て小さい誘電率を有することが望ましい。このように強
誘電体層１４および第２信号電極１６からなる積層体の
相互間に、強誘電体層１４より誘電率の小さい誘電体層
１８を介在させることにより、第２信号電極１６の浮遊
容量を小さくすることができる。その結果、強誘電体メ
モリ装置１０００における書き込みおよび読み出しの動
作をより高速に行うことが可能となる。
とからなる積層体の相互には、基体１０および第１信号
電極１２の露出面を覆うように、誘電体層１８が形成さ
れている。この誘電体層１８は、強誘電体層１４に比べ
て小さい誘電率を有することが望ましい。このように強
誘電体層１４および第２信号電極１６からなる積層体の
相互間に、強誘電体層１４より誘電率の小さい誘電体層
１８を介在させることにより、第２信号電極１６の浮遊
容量を小さくすることができる。その結果、強誘電体メ
モリ装置１０００における書き込みおよび読み出しの動
作をより高速に行うことが可能となる。
【００２６】そして、本実施の形態では、強誘電体層１
４は、第２の信号電極１６に沿ってライン状に形成され
ている。強誘電体層１４をライン状に形成することで、
第１信号電極１２の浮遊容量を小さくすることができ
る。
４は、第２の信号電極１６に沿ってライン状に形成され
ている。強誘電体層１４をライン状に形成することで、
第１信号電極１２の浮遊容量を小さくすることができ
る。
【００２７】また、このようなライン状の強誘電体層１
４は、後述するように、第２の信号電極１６のパターニ
ングに用いられるマスクを用いてパターニングして形成
することができる。
４は、後述するように、第２の信号電極１６のパターニ
ングに用いられるマスクを用いてパターニングして形成
することができる。
【００２８】さらに、誘電体層１８および第２信号電極
１６を覆うように、必要に応じて絶縁層からなる保護層
が形成されていてもよい。
１６を覆うように、必要に応じて絶縁層からなる保護層
が形成されていてもよい。
【００２９】（強誘電体メモリ装置の動作）次に、本実
施の形態の強誘電体メモリ装置１０００における書き込
み，読み出し動作の一例について述べる。
施の形態の強誘電体メモリ装置１０００における書き込
み，読み出し動作の一例について述べる。
【００３０】まず、読み出し動作においては、選択セル
のキャパシタに読み出し電圧「Ｖ0」が印加される。こ
れは、同時に‘０’の書き込み動作を兼ねている。この
とき、選択されたビット線を流れる電流またはビット線
をハイインピーダンスにしたときの電位をセンスアンプ
にて読み出す。さらにこのとき、非選択セルのキャパシ
タには、読み出し時のクロストークを防ぐため、所定の
電圧が印加される。
のキャパシタに読み出し電圧「Ｖ0」が印加される。こ
れは、同時に‘０’の書き込み動作を兼ねている。この
とき、選択されたビット線を流れる電流またはビット線
をハイインピーダンスにしたときの電位をセンスアンプ
にて読み出す。さらにこのとき、非選択セルのキャパシ
タには、読み出し時のクロストークを防ぐため、所定の
電圧が印加される。
【００３１】書き込み動作においては、‘１’の書き込
みの場合は、選択セルのキャパシタに「−Ｖ0」の電圧
が印加される。‘０’の書き込みの場合は、選択セルの
キャパシタに、該選択セルの分極を反転させない電圧が
印加され、読み出し動作時に書き込まれた‘０’状態を
保持する。このとき、非選択セルのキャパシタには、書
き込み時のクロストークを防ぐため、所定の電圧が印加
される。
みの場合は、選択セルのキャパシタに「−Ｖ0」の電圧
が印加される。‘０’の書き込みの場合は、選択セルの
キャパシタに、該選択セルの分極を反転させない電圧が
印加され、読み出し動作時に書き込まれた‘０’状態を
保持する。このとき、非選択セルのキャパシタには、書
き込み時のクロストークを防ぐため、所定の電圧が印加
される。
【００３２】（デバイスの製造方法）次に、上述した強
誘電体メモリ装置１０００の製造方法の一例について述
べる。図５および図６は、強誘電体メモリ装置１０００
の製造工程を模式的に示す断面図である。
誘電体メモリ装置１０００の製造方法の一例について述
べる。図５および図６は、強誘電体メモリ装置１０００
の製造工程を模式的に示す断面図である。
【００３３】（１）第１信号電極の形成工程 まず、図５に示すように、基体１０上に、所定パターン
で配列する第１信号電極（下電極）１２を形成する。第
１信号電極１２の形成方法は、例えば、基体１０上に第
１信号電極１２を形成するための電極材料を成膜し、成
膜された電極材料をパターニングする。
で配列する第１信号電極（下電極）１２を形成する。第
１信号電極１２の形成方法は、例えば、基体１０上に第
１信号電極１２を形成するための電極材料を成膜し、成
膜された電極材料をパターニングする。
【００３４】電極材料は、強誘電体キャパシタの一部と
なるための機能を有するものであれば特に限定されるも
のではない。例えば、強誘電体層１４を構成する材料と
してＰＺＴを用いる場合には、第１信号電極１２を構成
する電極材料として、白金、イリジウムおよびその化合
物等を用いることができる。第１信号電極１２の材質と
しては、たとえばＩｒ，ＩｒＯx，Ｐｔ，ＲｕＯx，Ｓｒ
ＲｕＯx，ＬａＳｒＣｏＯxを挙げることができる。ま
た、第１信号電極１２は、単層または複数の層を積層し
たものを用いることができる。
なるための機能を有するものであれば特に限定されるも
のではない。例えば、強誘電体層１４を構成する材料と
してＰＺＴを用いる場合には、第１信号電極１２を構成
する電極材料として、白金、イリジウムおよびその化合
物等を用いることができる。第１信号電極１２の材質と
しては、たとえばＩｒ，ＩｒＯx，Ｐｔ，ＲｕＯx，Ｓｒ
ＲｕＯx，ＬａＳｒＣｏＯxを挙げることができる。ま
た、第１信号電極１２は、単層または複数の層を積層し
たものを用いることができる。
【００３５】電極材料の成膜方法としては、スパッタリ
ング、真空蒸着、ＣＶＤ等の方法が利用できる。パター
ニング方法としては、リソグラフィ技術を利用すること
ができる。成膜された電極材料を選択的に除去する方法
としては、ＲＩＥ、スパッタエッチング、プラズマエッ
チングなどのエッチング方法を用いることができる。
ング、真空蒸着、ＣＶＤ等の方法が利用できる。パター
ニング方法としては、リソグラフィ技術を利用すること
ができる。成膜された電極材料を選択的に除去する方法
としては、ＲＩＥ、スパッタエッチング、プラズマエッ
チングなどのエッチング方法を用いることができる。
【００３６】電極材料の形成方法としては、上記エッチ
ングによるパターニングを用いずに、第２の実施の形態
で述べる表面修飾層を用いた方法（第２の実施の形態に
おける（デバイスの製造方法）の欄の工程（１）、
（２）参照）を用いることもできる。
ングによるパターニングを用いずに、第２の実施の形態
で述べる表面修飾層を用いた方法（第２の実施の形態に
おける（デバイスの製造方法）の欄の工程（１）、
（２）参照）を用いることもできる。
【００３７】（２）強誘電体層の成膜工程 図５に示すように、所定パターンの第１信号電極１２が
形成された基体１０上に、強誘電体からなる連続層１４
０（以下、これを「強誘電体層１４０」という）を全面
的に形成する。強誘電体層１４０の成形方法としては、
たとえば、ゾルゲル材料やＭＯＤ（Metal Organic Deco
mposition）材料を用いたスピンコート法やディッピン
グ法、スパッタ法、ＭＯＣＶＤ（Metal Organic Chemic
al VaporDeposition）法、レーザアブレーション法を挙
げることができる。
形成された基体１０上に、強誘電体からなる連続層１４
０（以下、これを「強誘電体層１４０」という）を全面
的に形成する。強誘電体層１４０の成形方法としては、
たとえば、ゾルゲル材料やＭＯＤ（Metal Organic Deco
mposition）材料を用いたスピンコート法やディッピン
グ法、スパッタ法、ＭＯＣＶＤ（Metal Organic Chemic
al VaporDeposition）法、レーザアブレーション法を挙
げることができる。
【００３８】強誘電体層の材質としては、強誘電性を示
してキャパシタ絶縁層として使用できれば、その組成は
任意のものを適用することができる。このような強誘電
体としては、たとえばＰＺＴ（ＰｂＺｒzＴｉ
1-zＯ3）、ＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ9）を挙げること
ができ、さらに、これらの材料にニオブやニッケル、マ
グネシウム等の金属を添加したもの等が適用できる。強
誘電体としては、具体的には、チタン酸鉛（ＰｂＴｉＯ
3）、ジルコン酸チタン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）
Ｏ3）、ジルコン酸鉛（ＰｂＺｒＯ3）、チタン酸鉛ラン
タン（（Ｐｂ，Ｌａ），ＴｉＯ3）、ジルコン酸チタン
酸鉛ランタン（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3）ま
たはマグネシウムニオブ酸ジルコニウムチタン酸鉛（Ｐ
ｂ（Ｚｒ，Ｔｉ）（Ｍｇ，Ｎｂ）Ｏ3）等を使用するこ
とができる。
してキャパシタ絶縁層として使用できれば、その組成は
任意のものを適用することができる。このような強誘電
体としては、たとえばＰＺＴ（ＰｂＺｒzＴｉ
1-zＯ3）、ＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ9）を挙げること
ができ、さらに、これらの材料にニオブやニッケル、マ
グネシウム等の金属を添加したもの等が適用できる。強
誘電体としては、具体的には、チタン酸鉛（ＰｂＴｉＯ
3）、ジルコン酸チタン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）
Ｏ3）、ジルコン酸鉛（ＰｂＺｒＯ3）、チタン酸鉛ラン
タン（（Ｐｂ，Ｌａ），ＴｉＯ3）、ジルコン酸チタン
酸鉛ランタン（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3）ま
たはマグネシウムニオブ酸ジルコニウムチタン酸鉛（Ｐ
ｂ（Ｚｒ，Ｔｉ）（Ｍｇ，Ｎｂ）Ｏ3）等を使用するこ
とができる。
【００３９】上述した強誘電体の材料としては、例えば
ＰＺＴの場合、ＰｂについてはＰｂ（Ｃ2Ｈ5）4、（Ｃ2
Ｈ5）3ＰｂＯＣＨ2Ｃ（ＣＨ3）3、Ｐｂ（Ｃ11Ｈ19Ｏ2）
2等を、Ｚｒについては、Ｚｒ（ｎ−ＯＣ4Ｈ9）4、Ｚｒ
（ｔ−ＯＣ4Ｈ9）4、Ｚｒ（Ｃ11Ｈ19Ｏ2）4、Ｚｒ（Ｃ
11Ｈ19Ｏ2）4等を、ＴｉについてはＴｉ（ｉ−Ｃ3Ｈ7）
4等を用いることができ、ＳＢＴの場合、Ｓｒについて
はＳｒ（Ｃ11Ｈ10Ｏ2） 2等を、ＢｉについてはＢｉ（Ｃ
6Ｈ5）3等を、ＴａについてはＴａ（ＯＣ2Ｈ5） 5等を用
いることができる。
ＰＺＴの場合、ＰｂについてはＰｂ（Ｃ2Ｈ5）4、（Ｃ2
Ｈ5）3ＰｂＯＣＨ2Ｃ（ＣＨ3）3、Ｐｂ（Ｃ11Ｈ19Ｏ2）
2等を、Ｚｒについては、Ｚｒ（ｎ−ＯＣ4Ｈ9）4、Ｚｒ
（ｔ−ＯＣ4Ｈ9）4、Ｚｒ（Ｃ11Ｈ19Ｏ2）4、Ｚｒ（Ｃ
11Ｈ19Ｏ2）4等を、ＴｉについてはＴｉ（ｉ−Ｃ3Ｈ7）
4等を用いることができ、ＳＢＴの場合、Ｓｒについて
はＳｒ（Ｃ11Ｈ10Ｏ2） 2等を、ＢｉについてはＢｉ（Ｃ
6Ｈ5）3等を、ＴａについてはＴａ（ＯＣ2Ｈ5） 5等を用
いることができる。
【００４０】（３）第２信号電極の形成工程 図５に示すように、強誘電体層１４０上に、所定パター
ンの第２信号電極（上部電極）１６を形成する。その形
成方法は、例えば、強誘電体層１４０上に第２信号電極
１６を形成するための電極材料を成膜し、成膜された電
極材料をパターニングする。具体的には、成膜された電
極材料層上に所定パターンのレジスト層３０を形成し、
このレジスト層３０をマスクとして電極材料層を選択的
にエッチングすることで、第２信号電極１６が形成され
る。
ンの第２信号電極（上部電極）１６を形成する。その形
成方法は、例えば、強誘電体層１４０上に第２信号電極
１６を形成するための電極材料を成膜し、成膜された電
極材料をパターニングする。具体的には、成膜された電
極材料層上に所定パターンのレジスト層３０を形成し、
このレジスト層３０をマスクとして電極材料層を選択的
にエッチングすることで、第２信号電極１６が形成され
る。
【００４１】第２信号電極１６の材料、成膜方法、リソ
グラフィーを用いたパターニング方法については、前述
した工程（１）の第１信号電極１２の形成工程と同様で
あるので、記載を省略する。
グラフィーを用いたパターニング方法については、前述
した工程（１）の第１信号電極１２の形成工程と同様で
あるので、記載を省略する。
【００４２】（４）強誘電体層のパターニング工程 図５および図６に示すように、レジスト層３０をマスク
として、さらに強誘電体層１４０を選択的に除去して強
誘電体層１４をパターニングする。成膜された強誘電体
材料を選択的に除去する方法としては、ＲＩＥ、スパッ
タエッチング、プラズマエッチングなどのエッチング方
法を用いることができる。その後、レジスト層３０を公
知の方法、例えば溶解あるいはアッシングによって除去
する。
として、さらに強誘電体層１４０を選択的に除去して強
誘電体層１４をパターニングする。成膜された強誘電体
材料を選択的に除去する方法としては、ＲＩＥ、スパッ
タエッチング、プラズマエッチングなどのエッチング方
法を用いることができる。その後、レジスト層３０を公
知の方法、例えば溶解あるいはアッシングによって除去
する。
【００４３】（５）誘電体層の形成工程 図４に示すように、強誘電体層１４と第２信号電極１６
とからなる積層体の相互間に、誘電体層１８を形成す
る。誘電体層１８の形成方法としては、ＣＶＤ、特にＭ
ＯＣＶＤなどの気相法、あるいはスピンコート法やディ
ップ法等の液相を用いた方法を用いることができる。
とからなる積層体の相互間に、誘電体層１８を形成す
る。誘電体層１８の形成方法としては、ＣＶＤ、特にＭ
ＯＣＶＤなどの気相法、あるいはスピンコート法やディ
ップ法等の液相を用いた方法を用いることができる。
【００４４】誘電体層１８は、前述したように、強誘電
体キャパシタを構成する強誘電体層１４より小さな誘電
率を有する誘電体材料を用いることが好ましい。たとえ
ば、強誘電体層としてＰＺＴ材料を用いた場合には、誘
電体層１８の材料としては、たとえばＳｉＯ2，Ｔａ2Ｏ
5，ＳｒＴｉＯ3，ＭｇＯなどの無機材料あるいはポリイ
ミドなどの有機材料を用いることができ、強誘電体層１
４としてＳＢＴを用いた場合には、誘電体層１８の材料
として、ＳｉＯ2，Ｔａ2Ｏ5，ＳｒＴｉＯ3，ＳｒＴａ2
Ｏ6，ＳｒＳｎＯ3などの無機材料あるいはポリイミドな
どの有機材料を用いることができる。
体キャパシタを構成する強誘電体層１４より小さな誘電
率を有する誘電体材料を用いることが好ましい。たとえ
ば、強誘電体層としてＰＺＴ材料を用いた場合には、誘
電体層１８の材料としては、たとえばＳｉＯ2，Ｔａ2Ｏ
5，ＳｒＴｉＯ3，ＭｇＯなどの無機材料あるいはポリイ
ミドなどの有機材料を用いることができ、強誘電体層１
４としてＳＢＴを用いた場合には、誘電体層１８の材料
として、ＳｉＯ2，Ｔａ2Ｏ5，ＳｒＴｉＯ3，ＳｒＴａ2
Ｏ6，ＳｒＳｎＯ3などの無機材料あるいはポリイミドな
どの有機材料を用いることができる。
【００４５】以上の工程によって、メモリセルアレイ１
００Ａが形成される。この製造方法によれば、強誘電体
キャパシタ２０を構成する強誘電体層１４は、第２信号
電極１６のパターニングで用いたレジスト層３０をマス
クとして連続的にパターニングされるので、工程数を少
なくできる。さらにこの場合、各層を別々のマスクでパ
ターニングする場合に比べて、１つのマスクの合わせ余
裕が不要となるので、メモリセルアレイの高集積化も可
能となる。
００Ａが形成される。この製造方法によれば、強誘電体
キャパシタ２０を構成する強誘電体層１４は、第２信号
電極１６のパターニングで用いたレジスト層３０をマス
クとして連続的にパターニングされるので、工程数を少
なくできる。さらにこの場合、各層を別々のマスクでパ
ターニングする場合に比べて、１つのマスクの合わせ余
裕が不要となるので、メモリセルアレイの高集積化も可
能となる。
【００４６】［第２の実施の形態］図７は、本実施の形
態に係る強誘電体キャパシタを有するメモリセルアレイ
の要部を模式的に示す平面図であり、図８は、図７のＢ
−Ｂ線に沿った断面図である。
態に係る強誘電体キャパシタを有するメモリセルアレイ
の要部を模式的に示す平面図であり、図８は、図７のＢ
−Ｂ線に沿った断面図である。
【００４７】本実施の形態において、第１の実施の形態
のメモリセルアレイと実質的に同じ機能を有する部材に
は同一の符号を付して説明する。
のメモリセルアレイと実質的に同じ機能を有する部材に
は同一の符号を付して説明する。
【００４８】本実施の形態は、強誘電体キャパシタを構
成する強誘電体層が第１信号電極（下電極）上にライン
状に積層されて形成されている点で、第１の実施の形態
と異なる。
成する強誘電体層が第１信号電極（下電極）上にライン
状に積層されて形成されている点で、第１の実施の形態
と異なる。
【００４９】本実施の形態に係るメモリセルアレイ１０
０Ｂは、絶縁性の基体１０上に、第１信号電極１２、強
誘電体キャパシタを構成する第１強誘電体層１４および
第２信号電極１６が積層されている。そして、第１信号
電極１２，強誘電体層１４および第２信号電極１６によ
って強誘電体キャパシタ２０が構成される。すなわち、
第１信号電極１２と第２信号電極１６との交差領域にお
いて、それぞれ強誘電体キャパシタ２０からなるメモリ
セルが構成されている。
０Ｂは、絶縁性の基体１０上に、第１信号電極１２、強
誘電体キャパシタを構成する第１強誘電体層１４および
第２信号電極１６が積層されている。そして、第１信号
電極１２，強誘電体層１４および第２信号電極１６によ
って強誘電体キャパシタ２０が構成される。すなわち、
第１信号電極１２と第２信号電極１６との交差領域にお
いて、それぞれ強誘電体キャパシタ２０からなるメモリ
セルが構成されている。
【００５０】第１信号電極１２および第２信号電極１６
は、図７に示すように、Ｘ方向およびＹ方向にそれぞれ
所定のピッチで配列されている。
は、図７に示すように、Ｘ方向およびＹ方向にそれぞれ
所定のピッチで配列されている。
【００５１】強誘電体層１４は、第１信号電極１２上に
選択的に形成されている。また、基体１０上において、
第１信号電極１２の相互間には、後に詳述する表面修飾
層２２が配置されている。この表面修飾層２２上には誘
電体層１８が形成されている。この誘電体層１８は、強
誘電体層１４に比べて小さい誘電率を有することが望ま
しい。このように第１信号電極１２および強誘電体層１
４からなる積層体の相互間に、強誘電体層１４より誘電
率の小さい誘電体層１８を介在させることにより、第２
信号電極１６の浮遊容量を小さくすることができる。そ
の結果、強誘電体メモリ装置における書き込みおよび読
み出しの動作をより高速に行うことが可能となる。
選択的に形成されている。また、基体１０上において、
第１信号電極１２の相互間には、後に詳述する表面修飾
層２２が配置されている。この表面修飾層２２上には誘
電体層１８が形成されている。この誘電体層１８は、強
誘電体層１４に比べて小さい誘電率を有することが望ま
しい。このように第１信号電極１２および強誘電体層１
４からなる積層体の相互間に、強誘電体層１４より誘電
率の小さい誘電体層１８を介在させることにより、第２
信号電極１６の浮遊容量を小さくすることができる。そ
の結果、強誘電体メモリ装置における書き込みおよび読
み出しの動作をより高速に行うことが可能となる。
【００５２】（デバイスの製造方法）図９〜図１２は、
本実施の形態に係るメモリセルアレイ１００Ｂの製造工
程を模式的に示す断面図である。
本実施の形態に係るメモリセルアレイ１００Ｂの製造工
程を模式的に示す断面図である。
【００５３】（１）表面修飾層の形成 まず、基体１０の表面特性に選択性を付与する工程を行
う。ここで、基体１０の表面特性に選択性を付与すると
は、基体１０の表面の、当該表面に堆積させるための材
料に対してぬれ性等の表面特性の異なる領域を形成する
ことである。
う。ここで、基体１０の表面特性に選択性を付与すると
は、基体１０の表面の、当該表面に堆積させるための材
料に対してぬれ性等の表面特性の異なる領域を形成する
ことである。
【００５４】本実施の形態において、図９に示すよう
に、具体的には、基体１０の表面に、強誘電体キャパシ
タを構成する部材を形成するための材料、特に電極を形
成するための材料に対して親和性を有する第１の領域２
４と、第１の領域２４よりも強誘電体キャパシタを構成
する部材を形成するための材料、特に電極を形成するた
めの材料に対して親和性の小さい第２の領域２６と、を
形成する。そして、後続の工程で、この表面特性の差を
利用し、各領域間での材料の堆積速度や基体との密着性
における選択性により、第１の領域２４には、強誘電体
キャパシタが選択的に形成される。
に、具体的には、基体１０の表面に、強誘電体キャパシ
タを構成する部材を形成するための材料、特に電極を形
成するための材料に対して親和性を有する第１の領域２
４と、第１の領域２４よりも強誘電体キャパシタを構成
する部材を形成するための材料、特に電極を形成するた
めの材料に対して親和性の小さい第２の領域２６と、を
形成する。そして、後続の工程で、この表面特性の差を
利用し、各領域間での材料の堆積速度や基体との密着性
における選択性により、第１の領域２４には、強誘電体
キャパシタが選択的に形成される。
【００５５】すなわち、後続の工程で、強誘電体キャパ
シタの第１信号電極１２および強誘電体層１４の少なく
とも一つを、例えば化学的気相成長法（ＣＶＤ法）、物
理的気相成長法または液相法を適用して、第１の領域２
４に選択的な堆積プロセスで形成することができる。こ
の場合であって、例えば基体１０の表面が、強誘電体キ
ャパシタを構成する部材を形成するための材料が堆積さ
れ易い性質を有する場合には、第１の領域２４では表面
を露出させ、第２の領域２６では上記材料が堆積されに
くい表面修飾層２２を形成し、強誘電体キャパシタを構
成する部材を形成するための材料の堆積に対する選択性
を付与することができる。
シタの第１信号電極１２および強誘電体層１４の少なく
とも一つを、例えば化学的気相成長法（ＣＶＤ法）、物
理的気相成長法または液相法を適用して、第１の領域２
４に選択的な堆積プロセスで形成することができる。こ
の場合であって、例えば基体１０の表面が、強誘電体キ
ャパシタを構成する部材を形成するための材料が堆積さ
れ易い性質を有する場合には、第１の領域２４では表面
を露出させ、第２の領域２６では上記材料が堆積されに
くい表面修飾層２２を形成し、強誘電体キャパシタを構
成する部材を形成するための材料の堆積に対する選択性
を付与することができる。
【００５６】本実施の形態では、基体１０の表面の全面
に表面修飾層を形成してから、図９に示すように、第１
の領域２４で表面修飾層を除去して、第２の領域２６に
表面修飾層２２を残す。詳しくは、次の工程を行う。
に表面修飾層を形成してから、図９に示すように、第１
の領域２４で表面修飾層を除去して、第２の領域２６に
表面修飾層２２を残す。詳しくは、次の工程を行う。
【００５７】表面修飾層２２は、ＣＶＤ等の気相成長法
によって形成してもよいし、スピンコート法やディップ
法等の液相を用いた方法によって形成してもよく、その
場合には液体または溶媒に溶かした物質を使用する。こ
のような物質としては、例えば、シランカップリング剤
（有機ケイ素化合物）やチオール化合物を使用すること
ができる。
によって形成してもよいし、スピンコート法やディップ
法等の液相を用いた方法によって形成してもよく、その
場合には液体または溶媒に溶かした物質を使用する。こ
のような物質としては、例えば、シランカップリング剤
（有機ケイ素化合物）やチオール化合物を使用すること
ができる。
【００５８】ここで、チオール化合物とは、メルカプト
基（−ＳＨ）を持つ有機化合物（Ｒ 1−ＳＨ；Ｒ1はアル
キル基等の置換可能な炭化水素基）の総称をいう。この
ようなチオール化合物を、例えば、ジクロロメタン、ト
リクロロメタン等の有機溶剤に溶かして０．１〜１０ｍ
Ｍ程度の溶液とする。
基（−ＳＨ）を持つ有機化合物（Ｒ 1−ＳＨ；Ｒ1はアル
キル基等の置換可能な炭化水素基）の総称をいう。この
ようなチオール化合物を、例えば、ジクロロメタン、ト
リクロロメタン等の有機溶剤に溶かして０．１〜１０ｍ
Ｍ程度の溶液とする。
【００５９】また、シランカップリング剤とは、Ｒ2 nＳ
ｉＸ4-n（ｎは自然数、Ｒ2は水素、アルキル基等の置換
可能な炭化水素基）で表される化合物であり、Ｘは−Ｏ
Ｒ3、−ＣＯＯＨ、−ＯＯＣＲ3、−ＮＨ3-nＲ3ｎ、−Ｏ
ＣＮ、ハロゲン等である（Ｒ3はアルキル基等の置換可
能な炭化水素基）。これらシランカップリング剤および
チオール化合物の中で、特にＲ1やＲ3がＣnＦ2n+1ＣmＨ
2m（ｎ、ｍは自然数）であるようなフッ素原子を有する
化合物は、表面自由エネルギーが高くなり他材料との親
和性が小さくなるため、好適に用いられる。
ｉＸ4-n（ｎは自然数、Ｒ2は水素、アルキル基等の置換
可能な炭化水素基）で表される化合物であり、Ｘは−Ｏ
Ｒ3、−ＣＯＯＨ、−ＯＯＣＲ3、−ＮＨ3-nＲ3ｎ、−Ｏ
ＣＮ、ハロゲン等である（Ｒ3はアルキル基等の置換可
能な炭化水素基）。これらシランカップリング剤および
チオール化合物の中で、特にＲ1やＲ3がＣnＦ2n+1ＣmＨ
2m（ｎ、ｍは自然数）であるようなフッ素原子を有する
化合物は、表面自由エネルギーが高くなり他材料との親
和性が小さくなるため、好適に用いられる。
【００６０】または、メルカプト基や−ＣＯＯＨ基を有
する化合物による上述した方法で得られる膜を用いるこ
ともできる。以上の材料による膜は、適切な方法により
単分子膜やその累積膜の形で用いることができる。
する化合物による上述した方法で得られる膜を用いるこ
ともできる。以上の材料による膜は、適切な方法により
単分子膜やその累積膜の形で用いることができる。
【００６１】本実施の形態では、図９に示すように、第
１の領域２４では、表面修飾層が形成されない。表面修
飾層２２として例えばシランカップリング剤を使用した
場合、光を当てることで、基体１０との界面で、分子の
結合が切れて除去される場合がある。このような光によ
るパターニングには、リソグラフィで行われるマスク露
光を適用することができる。あるいは、マスクを使用せ
ずに、レーザ、電子線またはイオンビームなどによって
直接的にパターニングしてもよい。
１の領域２４では、表面修飾層が形成されない。表面修
飾層２２として例えばシランカップリング剤を使用した
場合、光を当てることで、基体１０との界面で、分子の
結合が切れて除去される場合がある。このような光によ
るパターニングには、リソグラフィで行われるマスク露
光を適用することができる。あるいは、マスクを使用せ
ずに、レーザ、電子線またはイオンビームなどによって
直接的にパターニングしてもよい。
【００６２】なお、表面修飾層２２自体を他の基体上に
形成し、これを転写することにより第２の領域２６に表
面修飾層２２を選択的に形成し、成膜と同時にパターニ
ングすることもできる。
形成し、これを転写することにより第２の領域２６に表
面修飾層２２を選択的に形成し、成膜と同時にパターニ
ングすることもできる。
【００６３】こうして、図９に示すように、第１の領域
２４と、表面修飾層２２で被覆された状態となっている
第２の領域２６との間で、表面状態が異なるようにし
て、後続の工程における強誘電体キャパシタを構成する
部材を形成するための材料との親和性に差を生じさせる
ことができる。特に、表面修飾層２２が、フッ素分子を
有するなどの理由で、撥水性を有していれば、例えば強
誘電体キャパシタを構成する部材の材料を液相にて提供
する場合に、第１の領域２４に選択的に当該材料を付与
することができる。また、表面修飾層２２の材料によっ
ては、これが存在しない第１の領域２４では、上層の部
材を形成するための材料との親和性で気相法による成膜
がされるようにすることができる。このように、第１の
領域２４と第２の領域２６の表面の性質に選択性を付与
し、後続の工程で、強誘電体メモリ装置の強誘電体キャ
パシタの部材（本実施の形態では第１信号電極１２およ
び強誘電体層１４）を形成することができる。
２４と、表面修飾層２２で被覆された状態となっている
第２の領域２６との間で、表面状態が異なるようにし
て、後続の工程における強誘電体キャパシタを構成する
部材を形成するための材料との親和性に差を生じさせる
ことができる。特に、表面修飾層２２が、フッ素分子を
有するなどの理由で、撥水性を有していれば、例えば強
誘電体キャパシタを構成する部材の材料を液相にて提供
する場合に、第１の領域２４に選択的に当該材料を付与
することができる。また、表面修飾層２２の材料によっ
ては、これが存在しない第１の領域２４では、上層の部
材を形成するための材料との親和性で気相法による成膜
がされるようにすることができる。このように、第１の
領域２４と第２の領域２６の表面の性質に選択性を付与
し、後続の工程で、強誘電体メモリ装置の強誘電体キャ
パシタの部材（本実施の形態では第１信号電極１２およ
び強誘電体層１４）を形成することができる。
【００６４】（２）第１信号電極の形成工程 図１０に示すように、強誘電体キャパシタの下部電極と
なる第１信号電極１２を、第１の領域２４に対応して形
成する。例えば、基体１０の表面の全体に対して、気相
法による成膜工程を行う。こうすることで、選択堆積プ
ロセスが行われる。すなわち、第１の領域２４では成膜
がされ、第２の領域２６では成膜がされにくいので、第
１の領域２４のみに第１信号電極１２が形成される。こ
こで、気相法としてＣＶＤ、特にＭＯＣＶＤを適用する
ことが好ましい。第２の領域２６では、全く成膜されな
いことが好ましいが、第１の領域２４での成膜よりも、
成膜スピードにおいて２桁以上遅ければよい。
なる第１信号電極１２を、第１の領域２４に対応して形
成する。例えば、基体１０の表面の全体に対して、気相
法による成膜工程を行う。こうすることで、選択堆積プ
ロセスが行われる。すなわち、第１の領域２４では成膜
がされ、第２の領域２６では成膜がされにくいので、第
１の領域２４のみに第１信号電極１２が形成される。こ
こで、気相法としてＣＶＤ、特にＭＯＣＶＤを適用する
ことが好ましい。第２の領域２６では、全く成膜されな
いことが好ましいが、第１の領域２４での成膜よりも、
成膜スピードにおいて２桁以上遅ければよい。
【００６５】また、第１信号電極１２の形成には、その
材料の溶液を液相の状態で第１の領域２４に選択的に供
給する方法、またはその材料の溶液を超音波等によりミ
スト化して第１の領域２４に選択的に供給するミストデ
ポジション法を採用することもできる。
材料の溶液を液相の状態で第１の領域２４に選択的に供
給する方法、またはその材料の溶液を超音波等によりミ
スト化して第１の領域２４に選択的に供給するミストデ
ポジション法を採用することもできる。
【００６６】第１信号電極１２を構成する材料として
は、第１の実施の形態で述べたと同様に、例えば白金、
イリジウム等を用いることができる。基体１０上に第１
の領域２４と、前述したような材料を含む表面修飾層２
２（第２の領域２６）とを形成し、表面特性の選択性を
形成した場合、白金については、例えば（Ｃ5Ｈ7Ｏ2）2
Ｐｔ、（Ｃ5ＨＦＯ2）2Ｐｔ、（Ｃ3Ｈ5）（Ｃ5Ｈ5）Ｐ
ｔを電極を形成するための材料として、イリジウムにつ
いては、例えば（Ｃ3Ｈ5）3Ｉｒを電極を形成するため
の材料として用いて、選択的に堆積させることができ
る。
は、第１の実施の形態で述べたと同様に、例えば白金、
イリジウム等を用いることができる。基体１０上に第１
の領域２４と、前述したような材料を含む表面修飾層２
２（第２の領域２６）とを形成し、表面特性の選択性を
形成した場合、白金については、例えば（Ｃ5Ｈ7Ｏ2）2
Ｐｔ、（Ｃ5ＨＦＯ2）2Ｐｔ、（Ｃ3Ｈ5）（Ｃ5Ｈ5）Ｐ
ｔを電極を形成するための材料として、イリジウムにつ
いては、例えば（Ｃ3Ｈ5）3Ｉｒを電極を形成するため
の材料として用いて、選択的に堆積させることができ
る。
【００６７】（３）強誘電体層の形成工程 図１１に示すように、第１信号電極１２上に強誘電体層
１４を形成する。詳しくは、基体１０の表面の全体に対
して、例えば気相法による成膜工程を行う。こうするこ
とで、第１信号電極１２上では成膜がされ、第２の領域
２６では成膜がされにくいので、第１信号電極１２上の
みに強誘電体層１４が形成される。ここで、気相法とし
てＣＶＤ、特にＭＯＣＶＤを適用することができる。
１４を形成する。詳しくは、基体１０の表面の全体に対
して、例えば気相法による成膜工程を行う。こうするこ
とで、第１信号電極１２上では成膜がされ、第２の領域
２６では成膜がされにくいので、第１信号電極１２上の
みに強誘電体層１４が形成される。ここで、気相法とし
てＣＶＤ、特にＭＯＣＶＤを適用することができる。
【００６８】また、強誘電体層１４の形成には、その材
料の溶液を液相の状態で第２の領域２６以外の領域に形
成された第１信号電極１２上にインクジェット法等で選
択的に供給する方法、またはその材料の溶液を超音波等
によりミスト化して第２の領域２６以外の部分に選択的
に供給するミストデポジション法を採用することもでき
る。
料の溶液を液相の状態で第２の領域２６以外の領域に形
成された第１信号電極１２上にインクジェット法等で選
択的に供給する方法、またはその材料の溶液を超音波等
によりミスト化して第２の領域２６以外の部分に選択的
に供給するミストデポジション法を採用することもでき
る。
【００６９】強誘電体層１４としては、強誘電性を示し
てキャパシタ絶縁層として使用できれば、その組成は任
意のものを適用することができる。例えば、ＳＢＴ系材
料、ＰＺＴ系材料の他、ニオブや酸化ニッケル、酸化マ
グネシウム等の金属酸化物を添加したもの等が適用でき
る。強誘電体の具体例としては、第１の実施の形態で述
べたものと同様のものを例示できる。さらに、強誘電体
の材料の具体例としては、第１の実施の形態で述べたも
のと同様のものを例示できる。
てキャパシタ絶縁層として使用できれば、その組成は任
意のものを適用することができる。例えば、ＳＢＴ系材
料、ＰＺＴ系材料の他、ニオブや酸化ニッケル、酸化マ
グネシウム等の金属酸化物を添加したもの等が適用でき
る。強誘電体の具体例としては、第１の実施の形態で述
べたものと同様のものを例示できる。さらに、強誘電体
の材料の具体例としては、第１の実施の形態で述べたも
のと同様のものを例示できる。
【００７０】（４）誘電体層の形成工程 図１２に示すように、第２の領域２６上に、すなわち、
第１の領域２４に形成された、第１信号電極１２と強誘
電体層１４とからなる積層体の相互間の領域に、誘電体
層１８を形成する。誘電体層１８の形成方法としては、
ＣＶＤ、特にＭＯＣＶＤなどの気相法、あるいはスピン
コート法やディップ法等の液相を用いた方法を用いるこ
とができる。誘電体層１８は、たとえばＣＭＰ（Chemic
al Mechanical Polishing）法などによって、強誘電体
層１４と同一レベルの表面を有するように平坦化される
ことが好ましい。このように誘電体層１８を平坦化する
ことにより、第２信号電極１６の形成が容易かつ正確に
行われる。
第１の領域２４に形成された、第１信号電極１２と強誘
電体層１４とからなる積層体の相互間の領域に、誘電体
層１８を形成する。誘電体層１８の形成方法としては、
ＣＶＤ、特にＭＯＣＶＤなどの気相法、あるいはスピン
コート法やディップ法等の液相を用いた方法を用いるこ
とができる。誘電体層１８は、たとえばＣＭＰ（Chemic
al Mechanical Polishing）法などによって、強誘電体
層１４と同一レベルの表面を有するように平坦化される
ことが好ましい。このように誘電体層１８を平坦化する
ことにより、第２信号電極１６の形成が容易かつ正確に
行われる。
【００７１】誘電体層１８は、強誘電体キャパシタを構
成する強誘電体層１４より小さな誘電率を有する誘電体
材料を用いることが好ましい。たとえば、強誘電体層と
してＰＺＴ材料を用いた場合には、誘電体層１８の材料
としては、たとえばＳｉＯ2，Ｔａ2Ｏ5，ＳｒＴｉＯ3，
ＭｇＯなどの無機材料あるいはポリイミドなどの有機材
料を用いることができ、強誘電体層１４としてＳＢＴを
用いた場合には、誘電体層１８の材料として、Ｓｉ
Ｏ2，Ｔａ2Ｏ5，ＳｒＴｉＯ3，ＳｒＴａ2Ｏ6，ＳｒＳｎ
Ｏ3などの無機材料あるいはポリイミドなどの有機材料
を用いることができる。
成する強誘電体層１４より小さな誘電率を有する誘電体
材料を用いることが好ましい。たとえば、強誘電体層と
してＰＺＴ材料を用いた場合には、誘電体層１８の材料
としては、たとえばＳｉＯ2，Ｔａ2Ｏ5，ＳｒＴｉＯ3，
ＭｇＯなどの無機材料あるいはポリイミドなどの有機材
料を用いることができ、強誘電体層１４としてＳＢＴを
用いた場合には、誘電体層１８の材料として、Ｓｉ
Ｏ2，Ｔａ2Ｏ5，ＳｒＴｉＯ3，ＳｒＴａ2Ｏ6，ＳｒＳｎ
Ｏ3などの無機材料あるいはポリイミドなどの有機材料
を用いることができる。
【００７２】（５）第２信号電極の形成工程 図８に示すように、強誘電体層１４および誘電体層１８
上に所定パターンの第２信号電極（上部電極）１６を形
成する。その形成方法は、例えば、強誘電体層１４およ
び誘電体層１８上に第２信号電極１６を形成するための
電極材料を成膜し、成膜された電極材料をパターニング
する。
上に所定パターンの第２信号電極（上部電極）１６を形
成する。その形成方法は、例えば、強誘電体層１４およ
び誘電体層１８上に第２信号電極１６を形成するための
電極材料を成膜し、成膜された電極材料をパターニング
する。
【００７３】電極材料は、強誘電体キャパシタの一部と
なるための機能を有するものであれば特に限定されるも
のではない。例えば、強誘電体層１４を構成する材料と
してＰＺＴを用いる場合には、第１の実施の形態と同様
に、第２信号電極１６を構成する電極材料として、白
金、イリジウムおよびその化合物等を用いることができ
る。第２信号電極１６は、単層または複数の層を積層し
たものを用いることができる。
なるための機能を有するものであれば特に限定されるも
のではない。例えば、強誘電体層１４を構成する材料と
してＰＺＴを用いる場合には、第１の実施の形態と同様
に、第２信号電極１６を構成する電極材料として、白
金、イリジウムおよびその化合物等を用いることができ
る。第２信号電極１６は、単層または複数の層を積層し
たものを用いることができる。
【００７４】電極材料の成膜方法としては、第１の実施
の形態と同様に、スパッタリング、真空蒸着、ＣＶＤ等
の方法が利用できる。パターニング方法としては、リソ
グラフィ技術を利用することができる。
の形態と同様に、スパッタリング、真空蒸着、ＣＶＤ等
の方法が利用できる。パターニング方法としては、リソ
グラフィ技術を利用することができる。
【００７５】さらに、必要に応じて、強誘電体層１４、
誘電体層１８および第２信号電極１６の表面に絶縁性の
保護層を全体的に形成する。このようにして、本実施の
形態に係るメモリセルアレイ１００Ｂを形成することが
できる。
誘電体層１８および第２信号電極１６の表面に絶縁性の
保護層を全体的に形成する。このようにして、本実施の
形態に係るメモリセルアレイ１００Ｂを形成することが
できる。
【００７６】本実施の形態の製造方法によれば、第１の
領域２４には強誘電体キャパシタを構成する少なくとも
一部材を選択的に形成することができ、第２の領域２６
にはこれが形成されにくい。こうして、エッチングを行
うことなく、第１信号電極（下電極）および強誘電体層
の少なくとも１つ（本実施の形態では第１信号電極１２
および強誘電体層１４）を形成することができる。この
方法によれば、第１信号電極のパターニングとしてスパ
ッタエッチングを用いた場合のように、エッチングによ
り生ずる二次生成物に起因する再付着物の問題を回避す
ることができる。
領域２４には強誘電体キャパシタを構成する少なくとも
一部材を選択的に形成することができ、第２の領域２６
にはこれが形成されにくい。こうして、エッチングを行
うことなく、第１信号電極（下電極）および強誘電体層
の少なくとも１つ（本実施の形態では第１信号電極１２
および強誘電体層１４）を形成することができる。この
方法によれば、第１信号電極のパターニングとしてスパ
ッタエッチングを用いた場合のように、エッチングによ
り生ずる二次生成物に起因する再付着物の問題を回避す
ることができる。
【００７７】本実施の形態の製造方法においては、図１
１に示す工程の後に、第２の領域２６上で、表面修飾層
２２を除去してもよい。この工程は、第１信号電極１２
および強誘電体層１４の成膜工程が完了してから行う。
例えば、表面修飾層のパターニング工程で説明した方法
で、表面修飾層２２を除去することができる。表面修飾
層２２を除去するときに、その上に付着した物質も除去
することが好ましい。例えば、表面修飾層２２上に、第
１信号電極１２または強誘電体層１４の材料が付着した
ときに、これらを除去してもよい。なお、表面修飾層２
２を除去する工程は、本発明の必須要件ではなく、表面
修飾層２２を残してもよい。
１に示す工程の後に、第２の領域２６上で、表面修飾層
２２を除去してもよい。この工程は、第１信号電極１２
および強誘電体層１４の成膜工程が完了してから行う。
例えば、表面修飾層のパターニング工程で説明した方法
で、表面修飾層２２を除去することができる。表面修飾
層２２を除去するときに、その上に付着した物質も除去
することが好ましい。例えば、表面修飾層２２上に、第
１信号電極１２または強誘電体層１４の材料が付着した
ときに、これらを除去してもよい。なお、表面修飾層２
２を除去する工程は、本発明の必須要件ではなく、表面
修飾層２２を残してもよい。
【００７８】また、第１信号電極１２の側面に強誘電体
層１４が形成されている場合には、これらを除去するこ
とが好ましい。除去工程では、例えば、ドライエッチン
グを適用することができる。
層１４が形成されている場合には、これらを除去するこ
とが好ましい。除去工程では、例えば、ドライエッチン
グを適用することができる。
【００７９】上記実施の形態では、表面修飾層２２を第
２の領域２６に形成し、第１の領域２４および第２の領
域２６の表面のそれぞれを、続いて形成される強誘電体
キャパシタの少なくとも一部材（第１信号電極および強
誘電体層の少なくとも一方）を形成するための材料の堆
積性、すなわち堆積され易さが異なるような表面特性に
した。その変形例として、表面修飾層２２を第１の領域
２４に形成し、強誘電体キャパシタの少なくとも一部材
を形成するための材料を表面修飾層２２の表面に対して
優先的に堆積されるように液相または気相の組成に調製
して、第１の領域２４に選択的に強誘電体キャパシタを
形成してもよい。
２の領域２６に形成し、第１の領域２４および第２の領
域２６の表面のそれぞれを、続いて形成される強誘電体
キャパシタの少なくとも一部材（第１信号電極および強
誘電体層の少なくとも一方）を形成するための材料の堆
積性、すなわち堆積され易さが異なるような表面特性に
した。その変形例として、表面修飾層２２を第１の領域
２４に形成し、強誘電体キャパシタの少なくとも一部材
を形成するための材料を表面修飾層２２の表面に対して
優先的に堆積されるように液相または気相の組成に調製
して、第１の領域２４に選択的に強誘電体キャパシタを
形成してもよい。
【００８０】また、例えば第２の領域２６の表面に前述
したような表面修飾層の薄い層を選択的に形成し、第１
の領域２４および第２の領域２６を含む全面に強誘電体
キャパシタの少なくとも一部材を形成するための材料を
気相または液相で供給し、全面に当該部材の材料の層を
形成し、ポリッシングや化学的な手法で表面修飾膜の薄
い層上の当該部材の材料層のみを選択的に除去し、第１
の領域２４上に選択的に当該部材の材料層を得ることも
できる。
したような表面修飾層の薄い層を選択的に形成し、第１
の領域２４および第２の領域２６を含む全面に強誘電体
キャパシタの少なくとも一部材を形成するための材料を
気相または液相で供給し、全面に当該部材の材料の層を
形成し、ポリッシングや化学的な手法で表面修飾膜の薄
い層上の当該部材の材料層のみを選択的に除去し、第１
の領域２４上に選択的に当該部材の材料層を得ることも
できる。
【００８１】その他、第１の領域２４および第２の領域
２６の表面のそれぞれには、特に明確に層を設けず、選
択的に表面処理を行い、第１の領域２４上に強誘電体キ
ャパシタの少なくとも一部材を形成するための材料が優
先的に堆積されるようにしてもよい。
２６の表面のそれぞれには、特に明確に層を設けず、選
択的に表面処理を行い、第１の領域２４上に強誘電体キ
ャパシタの少なくとも一部材を形成するための材料が優
先的に堆積されるようにしてもよい。
【００８２】本実施の形態で特徴とする、表面修飾層を
用いた第１信号電極（下電極）および強誘電体層の形成
については、本願出願人による特許協力条約に基づく国
際出願（出願番号ＰＣＴ／ＪＰ００／０３５９０）に記
載されている。
用いた第１信号電極（下電極）および強誘電体層の形成
については、本願出願人による特許協力条約に基づく国
際出願（出願番号ＰＣＴ／ＪＰ００／０３５９０）に記
載されている。
【００８３】［第３の実施の形態］図１３は、本実施の
形態に係る強誘電体キャパシタを有するメモリセルアレ
イの要部を模式的に示す平面図であり、図１４は、図１
３のＣ−Ｃ線に沿った断面図であり、図１５は、図１３
のＤ１−Ｄ１線に沿った断面図であり、図１６は、図１
３のＤ２−Ｄ２線に沿った断面図である。
形態に係る強誘電体キャパシタを有するメモリセルアレ
イの要部を模式的に示す平面図であり、図１４は、図１
３のＣ−Ｃ線に沿った断面図であり、図１５は、図１３
のＤ１−Ｄ１線に沿った断面図であり、図１６は、図１
３のＤ２−Ｄ２線に沿った断面図である。
【００８４】本実施の形態において、第１の実施の形態
のメモリセルアレイと実質的に同じ機能を有する部材に
は同一の符号を付して説明する。
のメモリセルアレイと実質的に同じ機能を有する部材に
は同一の符号を付して説明する。
【００８５】本実施の形態は、強誘電体キャパシタを構
成する強誘電体層が第１信号電極と第２信号電極との交
差領域にのみ形成されている点で、第１および第２の実
施の形態と異なる。
成する強誘電体層が第１信号電極と第２信号電極との交
差領域にのみ形成されている点で、第１および第２の実
施の形態と異なる。
【００８６】本実施の形態に係るメモリセルアレイ１０
０Ｃは、絶縁性の基体１０上に、第１信号電極１２、強
誘電体キャパシタを構成する強誘電体層１４および第２
信号電極１６が積層されている。そして、第１信号電極
１２，強誘電体層１４および第２信号電極１６によって
強誘電体キャパシタ２０が構成される。すなわち、第１
信号電極１２と第２信号電極１６との交差領域におい
て、それぞれ強誘電体キャパシタ２０からなるメモリセ
ルが構成されている。第１信号電極１２および第２信号
電極１６は、図１３に示すように、Ｘ方向およびＹ方向
にそれぞれ所定のピッチで配列されている。
０Ｃは、絶縁性の基体１０上に、第１信号電極１２、強
誘電体キャパシタを構成する強誘電体層１４および第２
信号電極１６が積層されている。そして、第１信号電極
１２，強誘電体層１４および第２信号電極１６によって
強誘電体キャパシタ２０が構成される。すなわち、第１
信号電極１２と第２信号電極１６との交差領域におい
て、それぞれ強誘電体キャパシタ２０からなるメモリセ
ルが構成されている。第１信号電極１２および第２信号
電極１６は、図１３に示すように、Ｘ方向およびＹ方向
にそれぞれ所定のピッチで配列されている。
【００８７】強誘電体層１４は、第１信号電極１２およ
び第２信号電極１６の交差領域にのみ選択的に形成され
ている。図１４に示すように、第２信号電極１６に沿っ
てみると、基体１０上において、第１信号電極１２上に
強誘電体層１４および第２信号電極１６が積層され、さ
らに、第１信号電極１２の相互間には表面修飾層２２が
配置され、この表面修飾層２２上には誘電体層１８が形
成されている。また、図１５に示すように、第１信号電
極１２に沿ってみると、第１信号電極１２の所定位置に
おいて、強誘電体層１４と第２信号電極１６とが積層さ
れている。そして、強誘電体層１４および第２信号電極
１６の積層体の相互間には何もない状態である。図１５
に示すように、第１信号電極１２上に沿ってみると、第
１信号電極１２の所定位置において、強誘電体層１４と
第２信号電極１６とが積層されている。図１６に示すよ
うに、Ｘ方向であって第１信号電極１２が形成されてい
ない部分についてみると、表面修飾層２２上の所定位置
において、誘電体層１８と第２信号電極１６とが積層さ
れている。そして、強誘電体層１４および第２信号電極
１６の積層体の相互間、ならびに誘電体層１８および第
２信号電極１６の積層体の相互間には、必要に応じて誘
電体層を形成することができる。
び第２信号電極１６の交差領域にのみ選択的に形成され
ている。図１４に示すように、第２信号電極１６に沿っ
てみると、基体１０上において、第１信号電極１２上に
強誘電体層１４および第２信号電極１６が積層され、さ
らに、第１信号電極１２の相互間には表面修飾層２２が
配置され、この表面修飾層２２上には誘電体層１８が形
成されている。また、図１５に示すように、第１信号電
極１２に沿ってみると、第１信号電極１２の所定位置に
おいて、強誘電体層１４と第２信号電極１６とが積層さ
れている。そして、強誘電体層１４および第２信号電極
１６の積層体の相互間には何もない状態である。図１５
に示すように、第１信号電極１２上に沿ってみると、第
１信号電極１２の所定位置において、強誘電体層１４と
第２信号電極１６とが積層されている。図１６に示すよ
うに、Ｘ方向であって第１信号電極１２が形成されてい
ない部分についてみると、表面修飾層２２上の所定位置
において、誘電体層１８と第２信号電極１６とが積層さ
れている。そして、強誘電体層１４および第２信号電極
１６の積層体の相互間、ならびに誘電体層１８および第
２信号電極１６の積層体の相互間には、必要に応じて誘
電体層を形成することができる。
【００８８】誘電体層１８ならびに必要に応じて形成さ
れる上記誘電体層は、強誘電体層１４に比べて小さい誘
電率を有することが望ましい。このように第１信号電極
１２および強誘電体層１４からなる積層体の相互間、あ
るいは強誘電体層１４および第２信号電極１６からなる
積層体の相互間に、強誘電体層１４より誘電率の小さい
誘電体層を介在させることにより、第１信号電極１２お
よび第２信号電極１６の浮遊容量を小さくすることがで
きる。その結果、強誘電体メモリ装置における書き込み
および読み出しの動作をより高速に行うことが可能とな
る。
れる上記誘電体層は、強誘電体層１４に比べて小さい誘
電率を有することが望ましい。このように第１信号電極
１２および強誘電体層１４からなる積層体の相互間、あ
るいは強誘電体層１４および第２信号電極１６からなる
積層体の相互間に、強誘電体層１４より誘電率の小さい
誘電体層を介在させることにより、第１信号電極１２お
よび第２信号電極１６の浮遊容量を小さくすることがで
きる。その結果、強誘電体メモリ装置における書き込み
および読み出しの動作をより高速に行うことが可能とな
る。
【００８９】また、本実施の形態では、強誘電体キャパ
シタ２０を構成する強誘電体層１４は、第１信号電極１
２と第２信号電極１６との交差領域にのみ形成されてい
る。このような構造によれば、第１信号電極１２および
第２信号電極１６双方の浮遊容量を小さくすることがで
きる点で有利である。
シタ２０を構成する強誘電体層１４は、第１信号電極１
２と第２信号電極１６との交差領域にのみ形成されてい
る。このような構造によれば、第１信号電極１２および
第２信号電極１６双方の浮遊容量を小さくすることがで
きる点で有利である。
【００９０】（デバイスの製造方法）図１７〜図２４
は、本実施の形態に係るメモリセルアレイ１００Ｃの製
造工程を模式的に示す断面図である。
は、本実施の形態に係るメモリセルアレイ１００Ｃの製
造工程を模式的に示す断面図である。
【００９１】（１）表面修飾層の形成 まず、基体１０の表面特性に選択性を付与する工程を行
う。ここで、基体１０の表面特性に選択性を付与すると
は、基体１０の表面の、当該表面に堆積させるための材
料に対してぬれ性等の表面特性の異なる領域を形成する
ことである。この点については第２の実施の形態で詳細
に説明したので、簡単に説明する。
う。ここで、基体１０の表面特性に選択性を付与すると
は、基体１０の表面の、当該表面に堆積させるための材
料に対してぬれ性等の表面特性の異なる領域を形成する
ことである。この点については第２の実施の形態で詳細
に説明したので、簡単に説明する。
【００９２】本実施の形態において、図９に示すよう
に、具体的には、基体１０の表面に、強誘電体キャパシ
タを構成する部材を形成するための材料、特に電極を形
成するための材料に対して親和性を有する第１の領域２
４と、第１の領域２４よりも強誘電体キャパシタを構成
する部材を形成するための材料、特に電極を形成するた
めの材料に対して親和性の小さい第２の領域２６と、を
形成する。そして、後続の工程で、この表面特性の差を
利用し、各領域間での材料の堆積速度や基体との密着性
における選択性により、第１の領域２４には、強誘電体
キャパシタが選択的に形成される。
に、具体的には、基体１０の表面に、強誘電体キャパシ
タを構成する部材を形成するための材料、特に電極を形
成するための材料に対して親和性を有する第１の領域２
４と、第１の領域２４よりも強誘電体キャパシタを構成
する部材を形成するための材料、特に電極を形成するた
めの材料に対して親和性の小さい第２の領域２６と、を
形成する。そして、後続の工程で、この表面特性の差を
利用し、各領域間での材料の堆積速度や基体との密着性
における選択性により、第１の領域２４には、強誘電体
キャパシタが選択的に形成される。
【００９３】すなわち、例えば基体１０の表面が、強誘
電体キャパシタを構成する部材を形成するための材料が
堆積され易い性質を有する場合には、第１の領域２４で
は表面を露出させ、第２の領域２６では上記材料が堆積
されにくい表面修飾層２２を形成し、強誘電体キャパシ
タを構成する部材を形成するための材料の堆積に対する
選択性を付与することができる。
電体キャパシタを構成する部材を形成するための材料が
堆積され易い性質を有する場合には、第１の領域２４で
は表面を露出させ、第２の領域２６では上記材料が堆積
されにくい表面修飾層２２を形成し、強誘電体キャパシ
タを構成する部材を形成するための材料の堆積に対する
選択性を付与することができる。
【００９４】本実施の形態では、基体１０の表面の全面
に表面修飾層を形成してから、図１８に示すように、第
１の領域２４で表面修飾層を除去して、第２の領域２６
に表面修飾層２２を残す。表面修飾層２２の形成方法に
ついては、第２の実施の形態で述べた方法と同様の方法
を採用できる。
に表面修飾層を形成してから、図１８に示すように、第
１の領域２４で表面修飾層を除去して、第２の領域２６
に表面修飾層２２を残す。表面修飾層２２の形成方法に
ついては、第２の実施の形態で述べた方法と同様の方法
を採用できる。
【００９５】（２）第１信号電極の形成工程 図１９に示すように、強誘電体キャパシタの下部電極と
なる第１信号電極１２を、第１の領域２４に対応して形
成する。第１信号電極１２の形成方法および電極材料に
ついては、第２の実施の形態で述べた方法および材料と
同様のものを採用できる。
なる第１信号電極１２を、第１の領域２４に対応して形
成する。第１信号電極１２の形成方法および電極材料に
ついては、第２の実施の形態で述べた方法および材料と
同様のものを採用できる。
【００９６】（３）強誘電体層の形成工程 図２０に示すように、第１信号電極１２上に強誘電体層
１４０を形成する。詳しくは、基体１０の表面の全体に
対して、例えば気相法による成膜工程を行う。こうする
ことで、第１信号電極１２上では成膜がされ、第２の領
域２６では成膜がされにくいので、第１信号電極１２上
のみに強誘電体層１４０が形成される。強誘電体層１４
０の成膜方法としては、第２の実施の形態で述べたと同
様の方法を採用できる。
１４０を形成する。詳しくは、基体１０の表面の全体に
対して、例えば気相法による成膜工程を行う。こうする
ことで、第１信号電極１２上では成膜がされ、第２の領
域２６では成膜がされにくいので、第１信号電極１２上
のみに強誘電体層１４０が形成される。強誘電体層１４
０の成膜方法としては、第２の実施の形態で述べたと同
様の方法を採用できる。
【００９７】強誘電体層１４としては、強誘電性を示し
てキャパシタ絶縁層として使用できれば、その組成は任
意のものを適用することができる。例えば、ＳＢＴ系材
料、ＰＺＴ系材料の他、ニオブやニッケル、マグネシウ
ム等の金属を添加したもの等が適用できる。強誘電体の
具体例としては、第１の実施の形態で述べたものと同様
のものを例示できる。さらに、強誘電体の材料の具体例
としては、第１の実施の形態で述べたものと同様のもの
を例示できる。
てキャパシタ絶縁層として使用できれば、その組成は任
意のものを適用することができる。例えば、ＳＢＴ系材
料、ＰＺＴ系材料の他、ニオブやニッケル、マグネシウ
ム等の金属を添加したもの等が適用できる。強誘電体の
具体例としては、第１の実施の形態で述べたものと同様
のものを例示できる。さらに、強誘電体の材料の具体例
としては、第１の実施の形態で述べたものと同様のもの
を例示できる。
【００９８】（４）誘電体層の形成工程 図１７および図２１に示すように、第２の領域２６上
に、すなわち、第１の領域２４に形成された、第１信号
電極１２と強誘電体層１４とからなる積層体の相互間の
領域に、誘電体層１８０を形成する。図２１は、図１７
のＥ−Ｅ線に沿った断面図である。
に、すなわち、第１の領域２４に形成された、第１信号
電極１２と強誘電体層１４とからなる積層体の相互間の
領域に、誘電体層１８０を形成する。図２１は、図１７
のＥ−Ｅ線に沿った断面図である。
【００９９】誘電体層１８０の形成方法としては、第１
の実施の形態で述べたと同様の方法を採用できる。さら
に、誘電体層１８０は、たとえばＣＭＰ法などによっ
て、強誘電体層１４０と同一レベルの表面を有するよう
に平坦化されることが好ましい。このように誘電体層１
８０を平坦化することにより、第２信号電極１６の形成
が容易かつ正確に行われる。
の実施の形態で述べたと同様の方法を採用できる。さら
に、誘電体層１８０は、たとえばＣＭＰ法などによっ
て、強誘電体層１４０と同一レベルの表面を有するよう
に平坦化されることが好ましい。このように誘電体層１
８０を平坦化することにより、第２信号電極１６の形成
が容易かつ正確に行われる。
【０１００】誘電体層１８０は、強誘電体キャパシタを
構成する強誘電体層１４より小さな誘電率を有する誘電
体材料を用いることが好ましい。たとえば、強誘電体層
としてＰＺＴ材料を用いた場合には、誘電体層１８０の
材料としては、たとえばＳｉＯ2，Ｔａ2Ｏ5，ＳｒＴｉ
Ｏ3，ＭｇＯなどの無機材料あるいはポリイミドなどの
有機材料を用いることができ、強誘電体層１４としてＳ
ＢＴを用いた場合には、誘電体層１８０の材料として、
ＳｉＯ2，Ｔａ2Ｏ5，ＳｒＴｉＯ3，ＳｒＴａ2Ｏ6，Ｓｒ
ＳｎＯ3などの無機材料あるいはポリイミドなどの有機
材料を用いることができる。
構成する強誘電体層１４より小さな誘電率を有する誘電
体材料を用いることが好ましい。たとえば、強誘電体層
としてＰＺＴ材料を用いた場合には、誘電体層１８０の
材料としては、たとえばＳｉＯ2，Ｔａ2Ｏ5，ＳｒＴｉ
Ｏ3，ＭｇＯなどの無機材料あるいはポリイミドなどの
有機材料を用いることができ、強誘電体層１４としてＳ
ＢＴを用いた場合には、誘電体層１８０の材料として、
ＳｉＯ2，Ｔａ2Ｏ5，ＳｒＴｉＯ3，ＳｒＴａ2Ｏ6，Ｓｒ
ＳｎＯ3などの無機材料あるいはポリイミドなどの有機
材料を用いることができる。
【０１０１】以上の工程（１）〜（４）によって、第１
の領域２４に第１信号電極１２および強誘電体層１４０
が積層され、第２の領域２６に表面修飾層２２および誘
電体層１８０が積層される。
の領域２４に第１信号電極１２および強誘電体層１４０
が積層され、第２の領域２６に表面修飾層２２および誘
電体層１８０が積層される。
【０１０２】（５）第２信号電極の形成工程 図２２〜図２４に示すように、強誘電体層１４０および
誘電体層１８０上に所定パターンの第２信号電極（上部
電極）１６を形成する。その形成方法は、例えば、強誘
電体層１４０および誘電体層１８０上に、第２信号電極
１６を形成するための電極材料を成膜し、成膜された電
極材料をパターニングする。
誘電体層１８０上に所定パターンの第２信号電極（上部
電極）１６を形成する。その形成方法は、例えば、強誘
電体層１４０および誘電体層１８０上に、第２信号電極
１６を形成するための電極材料を成膜し、成膜された電
極材料をパターニングする。
【０１０３】電極材料は、強誘電体キャパシタの一部と
なるための機能を有するものであれば特に限定されるも
のではない。強誘電体層１４０を構成する材料として
は、第１の実施の形態で述べたと同様なものを採用でき
る。また、電極材料の成膜方法としては、第１の実施の
形態と同様に、スパッタリング、真空蒸着、ＣＶＤ等の
方法が利用でき、パターニング方法としては、リソグラ
フィ技術を利用することができる。
なるための機能を有するものであれば特に限定されるも
のではない。強誘電体層１４０を構成する材料として
は、第１の実施の形態で述べたと同様なものを採用でき
る。また、電極材料の成膜方法としては、第１の実施の
形態と同様に、スパッタリング、真空蒸着、ＣＶＤ等の
方法が利用でき、パターニング方法としては、リソグラ
フィ技術を利用することができる。
【０１０４】例えば、第１の実施の形態と同様に、図示
しないレジスト層を第２信号電極１６のための電極材料
層上に形成し、これをマスクとしてエッチングを行うこ
とで、第２信号電極１６をパターニングできる。
しないレジスト層を第２信号電極１６のための電極材料
層上に形成し、これをマスクとしてエッチングを行うこ
とで、第２信号電極１６をパターニングできる。
【０１０５】（６）強誘電体層のパターニング工程 図１５および図１６に示すように、図示しないレジスト
層をマスクとして、さらに強誘電体層１４０を選択的に
除去して強誘電体層１４をパターニングする。成膜され
た強誘電体材料を選択的に除去する方法としては、第１
の実施の形態と同様に、ＲＩＥ、スパッタエッチング、
プラズマエッチングなどのエッチング方法を用いること
ができる。その後、レジスト層を公知の方法、例えば溶
解あるいはアッシングによって除去する。
層をマスクとして、さらに強誘電体層１４０を選択的に
除去して強誘電体層１４をパターニングする。成膜され
た強誘電体材料を選択的に除去する方法としては、第１
の実施の形態と同様に、ＲＩＥ、スパッタエッチング、
プラズマエッチングなどのエッチング方法を用いること
ができる。その後、レジスト層を公知の方法、例えば溶
解あるいはアッシングによって除去する。
【０１０６】（７）誘電体層の形成工程 さらに、必要に応じて、強誘電体層１４と第２信号電極
１６とからなる積層体の相互間、ならびに表面修飾層２
２と第２信号電極１６とからなる積層体の相互間に、図
示しない誘電体層を形成する。誘電体層の形成方法とし
ては、工程（４）の誘電体層１８０と同様の方法を用い
ることができる。
１６とからなる積層体の相互間、ならびに表面修飾層２
２と第２信号電極１６とからなる積層体の相互間に、図
示しない誘電体層を形成する。誘電体層の形成方法とし
ては、工程（４）の誘電体層１８０と同様の方法を用い
ることができる。
【０１０７】以上の工程によって、メモリセルアレイ１
００Ｃが形成される。この製造方法によれば、第１の実
施の形態および第２の実施の形態での利点を有する。す
なわち、エッチングを行うことなく、第１信号電極（下
電極）および強誘電体層の少なくとも１つ（本実施の形
態では第１信号電極１２および強誘電体層１４）を形成
することができる。したがって、第１信号電極のパター
ニングとしてスパッタエッチングを用いた場合のよう
に、エッチングにより生ずる二次生成物に起因する再付
着物の問題を回避することができる。また、第２信号電
極１６のパターニングで用いたレジスト層をマスクとし
て連続的にパターニングされるので、工程数を少なくで
きる。さらにこの場合、各層を別々のマスクでパターニ
ングする場合に比べて、１つのマスクの合わせ余裕が不
要となるので、メモリセルアレイの高集積化も可能とな
る。
００Ｃが形成される。この製造方法によれば、第１の実
施の形態および第２の実施の形態での利点を有する。す
なわち、エッチングを行うことなく、第１信号電極（下
電極）および強誘電体層の少なくとも１つ（本実施の形
態では第１信号電極１２および強誘電体層１４）を形成
することができる。したがって、第１信号電極のパター
ニングとしてスパッタエッチングを用いた場合のよう
に、エッチングにより生ずる二次生成物に起因する再付
着物の問題を回避することができる。また、第２信号電
極１６のパターニングで用いたレジスト層をマスクとし
て連続的にパターニングされるので、工程数を少なくで
きる。さらにこの場合、各層を別々のマスクでパターニ
ングする場合に比べて、１つのマスクの合わせ余裕が不
要となるので、メモリセルアレイの高集積化も可能とな
る。
【０１０８】以上、強誘電体キャパシタの存在しない領
域に誘電体層１８または１８０を形成する例を示してき
たが、もちろん、本発明は、誘電体層１８または１８０
を設けない構成にも適用できる。
域に誘電体層１８または１８０を形成する例を示してき
たが、もちろん、本発明は、誘電体層１８または１８０
を設けない構成にも適用できる。
【図１】本発明の第１の実施の形態にかかるメモリセル
アレイを模式的にしめす平面図である。
アレイを模式的にしめす平面図である。
【図２】本発明の第１の実施の形態にかかる強誘電体メ
モリ装置を示す図である。
モリ装置を示す図である。
【図３】図１に示すメモリセルアレイの要部を拡大して
示す平面図である。
示す平面図である。
【図４】図３のＡ−Ａ線に沿った断面図である。
【図５】本発明の第１の実施の形態にかかるメモリセル
アレイの製造方法の一工程を模式的に示す断面図であ
る。
アレイの製造方法の一工程を模式的に示す断面図であ
る。
【図６】本発明の第１の実施の形態にかかるメモリセル
アレイの製造方法の一工程を模式的に示す断面図であ
る。
アレイの製造方法の一工程を模式的に示す断面図であ
る。
【図７】本発明の第２の実施の形態にかかるメモリセル
アレイを模式的にしめす平面図である。
アレイを模式的にしめす平面図である。
【図８】図７のＢ−Ｂ線に沿った断面図である。
【図９】本発明の第２の実施の形態にかかるメモリセル
アレイの製造方法の一工程を模式的に示す断面図であ
る。
アレイの製造方法の一工程を模式的に示す断面図であ
る。
【図１０】本発明の第２の実施の形態にかかるメモリセ
ルアレイの製造方法の一工程を模式的に示す断面図であ
る。
ルアレイの製造方法の一工程を模式的に示す断面図であ
る。
【図１１】本発明の第２の実施の形態にかかるメモリセ
ルアレイの製造方法の一工程を模式的に示す断面図であ
る。
ルアレイの製造方法の一工程を模式的に示す断面図であ
る。
【図１２】本発明の第２の実施の形態にかかるメモリセ
ルアレイの製造方法の一工程を模式的に示す断面図であ
る。
ルアレイの製造方法の一工程を模式的に示す断面図であ
る。
【図１３】本発明の第３の実施の形態にかかるメモリセ
ルアレイを模式的にしめす平面図である。
ルアレイを模式的にしめす平面図である。
【図１４】図１３のＣ−Ｃ線に沿った断面図である。
【図１５】図１３のＤ１−Ｄ１線に沿った断面図であ
る。
る。
【図１６】図１３のＤ２−Ｄ２線に沿った断面図であ
る。
る。
【図１７】本発明の第３の実施の形態にかかるメモリセ
ルアレイの製造方法の一工程を模式的にしめす平面図で
ある。
ルアレイの製造方法の一工程を模式的にしめす平面図で
ある。
【図１８】本発明の第３の実施の形態にかかるメモリセ
ルアレイの製造方法の一工程を模式的に示す断面図であ
る。
ルアレイの製造方法の一工程を模式的に示す断面図であ
る。
【図１９】本発明の第３の実施の形態にかかるメモリセ
ルアレイの製造方法の一工程を模式的に示す断面図であ
る。
ルアレイの製造方法の一工程を模式的に示す断面図であ
る。
【図２０】本発明の第３の実施の形態にかかるメモリセ
ルアレイの製造方法の一工程を模式的に示す断面図であ
る。
ルアレイの製造方法の一工程を模式的に示す断面図であ
る。
【図２１】本発明の第３の実施の形態にかかるメモリセ
ルアレイの製造方法の一工程を模式的に示し、図１７の
Ｅ−Ｅ線に沿った断面図である。
ルアレイの製造方法の一工程を模式的に示し、図１７の
Ｅ−Ｅ線に沿った断面図である。
【図２２】本発明の第３の実施の形態にかかるメモリセ
ルアレイの製造方法の一工程を模式的に示す平面図であ
る。
ルアレイの製造方法の一工程を模式的に示す平面図であ
る。
【図２３】本発明の第３の実施の形態にかかるメモリセ
ルアレイの製造方法の一工程を模式的に示し、図２２の
Ｆ１−Ｆ１線に沿った断面図である。
ルアレイの製造方法の一工程を模式的に示し、図２２の
Ｆ１−Ｆ１線に沿った断面図である。
【図２４】本発明の第３の実施の形態にかかるメモリセ
ルアレイの製造方法の一工程を模式的に示し、図２２の
Ｆ２−Ｆ２線に沿った断面図である。
ルアレイの製造方法の一工程を模式的に示し、図２２の
Ｆ２−Ｆ２線に沿った断面図である。
１０ 基体 １２ 第１信号電極 １４，１４０ 強誘電体層 １６ 第２信号電極 １８，１８０ 誘電体層 ２０ 強誘電体キャパシタ ２２ 表面修飾層 ２４ 第１の領域 ２６ 第２の領域 ３０ レジスト層 ５０ 第１駆動回路 ５２ 第２駆動回路 １００Ａ，１００Ｂ，１００Ｃ メモリセルアレイ １０００ 強誘電体メモリ装置
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小口 幸一 長野県諏訪市大和３丁目３番５号 セイコ ーエプソン株式会社内 (72)発明者 西川 尚男 長野県諏訪市大和３丁目３番５号 セイコ ーエプソン株式会社内 (72)発明者 下田 達也 長野県諏訪市大和３丁目３番５号 セイコ ーエプソン株式会社内 Ｆターム(参考） 5F083 FR01 GA03 JA15 JA17 JA38 JA43 JA56 JA58 LA01 PR21 PR23 PR40
Claims (38)
- 【請求項１】 強誘電体キャパシタからなるメモリセル
がマトリクス状に配列され、 前記強誘電体キャパシタは、第１信号電極と、該第１信
号電極と交差する方向に配列された第２信号電極と、少
なくとも前記第１信号電極と前記第２信号電極との交差
領域に配置された強誘電体層と、を含み、 前記強誘電体層は、第１信号電極または第２信号電極に
沿ってライン状に配置される、強誘電体キャパシタを有
するメモリセルアレイ。 - 【請求項２】 請求項１において、 前記強誘電体層は、前記第１信号電極上に選択的に配置
された、強誘電体キャパシタを有するメモリセルアレ
イ。 - 【請求項３】 請求項１において、 前記強誘電体層は、前記第２信号電極下に選択的に配置
された、強誘電体キャパシタを有するメモリセルアレ
イ。 - 【請求項４】 強誘電体キャパシタからなるメモリセル
がマトリクス状に配列され、 前記強誘電体キャパシタは、第１信号電極と、該第１信
号電極と交差する方向に配列された第２信号電極と、少
なくとも前記第１信号電極と前記第２信号電極との交差
領域に配置された強誘電体層と、を含み、 前記強誘電体層は、前記第１信号電極と前記第２信号電
極との交差領域のみにブロック状に配置された、強誘電
体キャパシタを有するメモリセルアレイ。 - 【請求項５】 請求項２において、 基体上に前記強誘電体キャパシタが配置され、前記基体
の露出面が覆われるように、前記第１信号電極および前
記強誘電体層からなる積層体の相互間に、誘電体層が設
けられている、強誘電体キャパシタを有するメモリセル
アレイ。 - 【請求項６】 請求項５において、 前記誘電体層は、前記強誘電体層より小さい誘電率を有
する材料からなる、強誘電体キャパシタを有するメモリ
セルアレイ。 - 【請求項７】 請求項５または６において、 前記基体上に、該基体の表面と異なる表面特性を有する
表面修飾層が形成された、強誘電体キャパシタを有する
メモリセルアレイ。 - 【請求項８】 請求項７において、 前記表面修飾層は、前記強誘電体キャパシタが形成され
ない領域に配置され、該表面修飾層の表面が前記強誘電
体キャパシタを構成する材料に対して前記基体の表面よ
り低い親和性を有する、強誘電体キャパシタを有するメ
モリセルアレイ。 - 【請求項９】 請求項７において、 前記表面修飾層は、前記強誘電体キャパシタが形成され
る領域に配置され、該表面修飾層の表面が前記強誘電体
キャパシタを構成する材料に対して前記基体の表面より
高い親和性を有する、強誘電体キャパシタを有するメモ
リセルアレイ。 - 【請求項１０】 請求項３において、 基体上に前記強誘電体キャパシタが配置され、前記基体
および前記第１信号電極の露出面が覆われるように、前
記強誘電体層および前記第２信号電極からなる積層体の
相互間に、誘電体層が設けられている、強誘電体キャパ
シタを有するメモリセルアレイ。 - 【請求項１１】 請求項１０において、 前記誘電体層は、前記強誘電体層より小さい誘電率を有
する材料からなる、強誘電体キャパシタを有するメモリ
セルアレイ。 - 【請求項１２】 請求項４において、 基体上に前記強誘電体キャパシタが配置され、前記基体
の露出面の一部が覆われるように、前記第１信号電極お
よび前記強誘電体層からなる積層体の相互間に、誘電体
層が設けられている、強誘電体キャパシタを有するメモ
リセルアレイ。 - 【請求項１３】 請求項１２において、 前記基体上において、さらに前記基体および前記第１信
号電極の露出面が誘電体層によって覆われた、強誘電体
キャパシタを有するメモリセルアレイ。 - 【請求項１４】 請求項１２または１３において、 前記誘電体層は、前記強誘電体層より小さい誘電率を有
する材料からなる、強誘電体キャパシタを有するメモリ
セルアレイ。 - 【請求項１５】 請求項１２〜１４のいずれかにおい
て、 前記基体上に、該基体の表面と異なる表面特性を有する
表面修飾層が形成された、強誘電体キャパシタを有する
メモリセルアレイ。 - 【請求項１６】 請求項１５において、 前記表面修飾層は、前記強誘電体キャパシタが形成され
ない領域に配置され、該表面修飾層の表面が前記強誘電
体キャパシタを構成する材料に対して前記基体の表面よ
り低い親和性を有する、強誘電体キャパシタを有するメ
モリセルアレイ。 - 【請求項１７】 請求項１５において、 前記表面修飾層は、前記強誘電体キャパシタが形成され
る領域に配置され、該表面修飾層の表面が前記強誘電体
キャパシタを構成する材料に対して前記基体の表面より
高い親和性を有する、強誘電体キャパシタを有するメモ
リセルアレイ。 - 【請求項１８】 強誘電体キャパシタからなるメモリセ
ルがマトリクス状に配列されたメモリセルアレイの製造
方法であって、 基体上に、所定パターンの第１信号電極を形成する工
程、 前記第１信号電極上に、該第１信号電極に沿ってライン
状の強誘電体層を選択的に形成する工程、および前記第
１信号電極と交差する方向に第２信号電極を形成する工
程、を含む、メモリセルアレイの製造方法。 - 【請求項１９】 請求項１８において、 前記基体上に、前記第１信号電極および前記強誘電体層
の少なくとも一方を形成するための材料が優先的に堆積
される表面特性を有する第１の領域と、前記第１の領域
に比較して前記第１信号電極および前記強誘電体層の少
なくとも一方を形成するための材料が堆積され難い表面
特性を有する第２の領域と、を形成する工程、および前
記第１信号電極および前記強誘電体層の少なくとも一方
を形成するための材料を付与し、前記第１の領域に該部
材を選択的に形成する工程、を含む、メモリセルアレイ
の製造方法。 - 【請求項２０】 請求項１９において、 前記基体の表面に、前記第１および第２の領域を形成す
る、メモリセルアレイの製造方法。 - 【請求項２１】 請求項２０において、 前記第１の領域では、前記基体の表面を露出させ、 前記第２の領域では、前記第１信号電極および前記強誘
電体層の材料に対する親和性が、前記基体の第１の領域
での露出面より低い表面特性を有する表面修飾層を形成
する、メモリセルアレイの製造方法。 - 【請求項２２】 請求項２０において、 前記第２の領域では、前記基体の表面を露出させ、 前記第１の領域では、前記第１信号電極および前記強誘
電体層の材料に対する親和性が、前記基体の第２の領域
での露出面より高い表面特性を有する表面修飾層を形成
する、メモリセルアレイの製造方法。 - 【請求項２３】 請求項１８〜２２のいずれかにおい
て、 前記基体の露出面が覆われるように、前記第１信号電極
および前記強誘電体層からなる積層体の相互間に、誘電
体層が設けられる、メモリセルアレイの製造方法。 - 【請求項２４】 請求項２３において、 前記誘電体層は、前記強誘電体層より小さい誘電率を有
する材料からなる、メモリセルアレイの製造方法。 - 【請求項２５】 強誘電体キャパシタからなるメモリセ
ルがマトリクス状に配列されたメモリセルアレイの製造
方法であって、 基体上に、所定パターンの第１信号電極を形成する工
程、および前記第１信号電極と交差する方向に、強誘電
体層および第２信号電極を形成する工程であって、前記
強誘電体層は前記第２信号電極に沿ってライン状に形成
される工程、を含む、メモリセルアレイの製造方法。 - 【請求項２６】 請求項２５において、 前記強誘電体層および前記第２信号電極は、同一マスク
を用いたエッチングによってパターニングされる、メモ
リセルアレイの製造方法。 - 【請求項２７】 請求項２５または２６において、 前記基体および前記第１信号電極の露出面が覆われるよ
うに、前記強誘電体層および前記第２信号電極からなる
積層体の相互間に、誘電体層が設けられる、メモリセル
アレイの製造方法。 - 【請求項２８】 請求項２７において、 前記誘電体層は、前記強誘電体層より小さい誘電率を有
する材料からなる、メモリセルアレイの製造方法。 - 【請求項２９】 強誘電体キャパシタからなるメモリセ
ルがマトリクス状に配列されたメモリセルアレイの製造
方法であって、 基体上に、所定パターンの第１信号電極を形成する工
程、 前記第１信号電極上に、該第１信号電極に沿ってライン
状に強誘電体層を形成する工程、 前記第１信号電極と交差する方向に第２信号電極を形成
する工程、および前記強誘電体層をさらにパターニング
して、前記第１信号電極と前記第２信号電極との交差領
域のみにブロック状に形成する工程、を含む、メモリセ
ルアレイの製造方法。 - 【請求項３０】 請求項２９において、 前記基体上に、前記第１信号電極および前記強誘電体層
の少なくとも一方を形成するための材料が優先的に堆積
される表面特性を有する第１の領域と、前記第１の領域
に比較して前記第１信号電極および前記強誘電体層の少
なくとも一方を形成するための材料が堆積され難い表面
特性を有する第２の領域と、を形成する工程、および前
記第１信号電極および前記強誘電体層の少なくとも一方
を形成するための材料を付与し、前記第１の領域に該部
材を選択的に形成する工程、を含む、メモリセルアレイ
の製造方法。 - 【請求項３１】 請求項３０において、 前記基体の表面に、前記第１および第２の領域を形成す
る、メモリセルアレイの製造方法。 - 【請求項３２】 請求項３１において、 前記第１の領域では、前記基体の表面を露出させ、 前記第２の領域では、前記第１信号電極および前記強誘
電体層の材料に対する親和性が、前記基体の第１の領域
での露出面より低い表面特性を有する表面修飾層を形成
する、メモリセルアレイの製造方法。 - 【請求項３３】 請求項３１において、 前記第２の領域では、前記基体の表面を露出させ、 前記第１の領域では、前記第１信号電極および前記強誘
電体層の材料に対する親和性が、前記基体の第２の領域
での露出面より高い表面特性を有する表面修飾層を形成
する、メモリセルアレイの製造方法。 - 【請求項３４】 請求項２９〜３３のいずれかにおい
て、 前記強誘電体層および前記第２信号電極は、同一マスク
を用いたエッチングによってパターニングされる、メモ
リセルアレイの製造方法。 - 【請求項３５】 請求項２９〜３４のいずれかにおい
て、 前記基体の露出面が覆われるように、前記第１信号電極
および前記強誘電体層からなる積層体の相互間に、誘電
体層が設けられる、メモリセルアレイの製造方法。 - 【請求項３６】 請求項３５において、 前記基体および前記第１信号電極の露出面が覆われるよ
うに、さらに、前記強誘電体層および前記第２信号電極
からなる積層体の相互間に、誘電体層が設けられる、メ
モリセルアレイの製造方法。 - 【請求項３７】 請求項３５または３６において、 前記誘電体層は、前記強誘電体層より小さい誘電率を有
する材料からなる、メモリセルアレイの製造方法。 - 【請求項３８】 請求項１〜１７に記載のメモリセルア
レイを含む、強誘電体メモリ装置。
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| US09/931,915 US6617627B2 (en) | 2000-08-22 | 2001-08-20 | Memory cell array having ferroelectric capacitors, method of fabricating the same, and ferroelectric memory device. |
| EP01958382A EP1263049A4 (en) | 2000-08-22 | 2001-08-21 | FERROELECTRIC CAPACITOR MEMORY CELL ARRAY, METHOD FOR MANUFACTURING THE SAME, AND FERROELECTRIC MEMORY DEVICE |
| PCT/JP2001/007143 WO2002017403A1 (fr) | 2000-08-22 | 2001-08-21 | Reseau de cellules memoire a condensateur ferroelectrique, son procede de fabrication, et dispositif a memoire ferroelectrique |
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| US10/618,688 US6913937B2 (en) | 2000-08-22 | 2003-07-15 | Memory cell array having ferroelectric capacity, method of manufacturing the same and ferroelectric memory device |
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|---|---|---|---|
| JP2000251436A JP3901432B2 (ja) | 2000-08-22 | 2000-08-22 | 強誘電体キャパシタを有するメモリセルアレイおよびその製造方法 |
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|---|---|---|---|
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