JP3851910B2 - 半導体装置 - Google Patents

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Description

本発明は、キャパシタを有する半導体装置に関する。
近年、キャパシタの誘電体膜に強誘電体膜を用いた強誘電体メモリ、すなわち（ＦｅＲＡＭ：Ferroelectric Random Access Memory）の開発が進められている。
キャパシタに蓄積される信号電荷量は、通常はキャパシタ面積に依存する。そのため、強誘電体メモリの高集積化にともなってキャパシタの占有面積が減少すると、十分な信号電荷をキャパシタに蓄積することが困難になってくる。したがって、キャパシタの特性を向上させることによって、キャパシタの単位面積当たりに蓄積される電荷量を増大させることが重要である。
従来技術として、例えば特許文献１には、キャパシタの側部を利用することで、キャパシタンスを増大させるという提案がなされている。しかしながら、キャパシタの側部を利用しても、キャパシタの特性が向上するわけではなく、本質的な解決がはかられるとは言い難い。
このように、従来は、キャパシタの特性を向上させることによって、キャパシタに蓄積される電荷量を増大させることが困難であった。
特開平７−１９３１３７号公報
本発明は、キャパシタに蓄積される電荷量を増大させることが可能な半導体装置を提供することを目的としている。
本発明の一視点に係る半導体装置は、半導体基板と、前記半導体基板の上方に設けられ、下部電極と、前記下部電極上に設けられ且つ金属酸化物で形成された強誘電体膜と、前記強誘電体膜上に形成された上部電極と、を含んだ第１のキャパシタと、を備え、前記上部電極及び強誘電体膜の平面パターンは複数の凸パターン部を有することを特徴とする。
本発明によれば、上部電極及び誘電体膜に凸パターン部を設けることで、アニール処理等において誘電体膜の特性を十分に向上させることができ、キャパシタに蓄積される電荷量を増大させることが可能となる。
以下、図面を参照して本発明の実施形態を説明する。
（実施形態１）
図１は、本発明の第１の実施形態に係る半導体装置（強誘電体メモリ）の概略構成を模式的に示した断面図である。
ｐ型シリコン基板（半導体基板）１００には、ＭＩＳトランジスタが形成されている。このＭＩＳトランジスタは、ゲート絶縁膜１０１と、ポリシリコン膜１０２及びＷシリサイド膜１０３で形成されたゲート電極と、ゲートキャップ膜及びゲート側壁膜として機能するシリコン窒化膜１０４と、ソース／ドレイン拡散層１０５とによって形成されている。
ＭＩＳトランジスタは、層間絶縁膜１０６によって覆われており、層間絶縁膜１０６を貫通するコンタクトホール内には、ソース／ドレイン拡散層１０５の一方に接続されたポリシリコンプラグ１０７が形成されている。層間絶縁膜１０６上には層間絶縁膜１０８、１０９及び１１０が形成されており、これらの層間絶縁膜１０８、１０９及び１１０を貫通するコンタクトホール内には、バリアメタル膜１１２及びタングステン（Ｗ）プラグ１１３が形成されている。
層間絶縁膜１１０上には導電性バリア膜１１４が形成されており、導電性バリア膜１１４はタングステンプラグ１１３及びポリシリコンプラグ１０７を介してソース／ドレイン拡散層１０５に接続されている。導電性バリア膜１１４上には、キャパシタの下部電極１１５、キャパシタの誘電体膜１１６及びキャパシタの上部電極１１７が順次形成されており、これらの下部電極１１５、誘電体膜１１６及び上部電極１１７によって強誘電体キャパシタが形成されている。誘電体膜１１６には、Ｐｂ(ＺｒxＴｉ1-x )Ｏ3 膜（ＰＺＴ膜）やＳｒＢｉ2Ｔａ2Ｏ9 膜（ＳＢＴ膜）といった、金属酸化物で形成された強誘電体膜が用いられる。本実施形態では、誘電体膜１１６としてＰＺＴ膜を用いている。なお、強誘電体キャパシタの詳細な構成については後述する。
キャパシタの上部電極１１７上にはアルミナ（Ａｌ2Ｏ3）膜１１８及びシリコン酸化膜１１９が形成されている。これらのアルミナ膜１１８及びシリコン酸化膜１１９は、上部電極１１７及び誘電体膜１１６をＲＩＥ（reactive ion etching）によって加工する際のマスクとして用いられる。また、アルミナ膜１２０及びシリコン酸化膜１２１は、下部電極１１５及び導電性バリア膜１１４をＲＩＥによって加工する際のマスクとして用いられる。
上述した構造は、アルミナ膜１２２によって覆われており、アルミナ膜１２２の周囲には層間絶縁膜１２３が形成されている。また、アルミナ膜１１８、シリコン酸化膜１１９、アルミナ膜１２０、シリコン酸化膜１２１、アルミナ膜１２２及び層間絶縁膜１２３を貫通するビアホール内には、上部電極１１７に接続されたアルミニウム（Ａｌ）プラグ１２４が形成されている。さらに、アルミニウムプラグ１２４にはアルミニウム配線１２５が接続されている。
図２は、図１に示した下部電極１１５、上部電極１１７、アルミニウムプラグ１２４及びアルミニウム配線１２５の各パターンの詳細を模式的に示した平面図である。なお、図２では、説明の都合上、キャパシタＣ１及びＣ２についてはアルミニウム配線１２５のパターンを描いているが、キャパシタＣ３及びＣ４についてはアルミニウム配線１２５のパターンを描いていない。図２に示すように、本実施形態では、上部電極１１７は複数の穴パターン部２０１を有しており、これらの穴パターン部２０１がメッシュ状に配置されている。なお、各穴パターン部２０１の平面形状は同じであってもよいし、異なっていてもよい。
図３は、図１に示した下部電極１１５、誘電体膜１１６及び上部電極１１７について、その詳細を模式的に示した断面図（穴パターン部２０１が形成された領域の断面図）である。図３に示すように、誘電体膜１１６は、上部電極１１７の穴パターン部２０１に対応する穴パターン部を有している。なお、図４に示すように、誘電体膜１１６がそのような穴パターン部を有していなくてもよい。この場合には、上部電極１１７の穴パターン部２０１の下に誘電体膜１１６が存在している。
強誘電体キャパシタでは、電極膜や誘電体膜をＲＩＥ等によってパターニングする際に、誘電体膜にダメージが生じる。したがって、誘電体膜に生じたダメージを回復するために、酸素雰囲気下で熱処理（リカバリーアニール）を行う必要がある。
本実施形態では、上部電極１１７に穴パターン部２０１が形成されているため、リカバリーアニールの最中に、穴パターン部２０１を通して誘電体膜１１６に十分に酸素を供給することができる。すなわち、図３の場合には、穴パターン部２０１を通して供給された酸素を、誘電体膜１１６の側面から誘電体膜１１６の内部に拡散させることが可能である。また、図４の場合には、穴パターン部２０１を通して供給された酸素を、誘電体膜１１６の上面から誘電体膜１１６の内部に拡散させることが可能である。
したがって、本実施形態によれば、誘電体膜１１６に生じたダメージをリカバリーアニールによって十分に回復させることができる。その結果、キャパシタの特性を向上させることができ、キャパシタに蓄積される電荷量を増大させることが可能となる。よって、強誘電体メモリの高集積化にともなってキャパシタの占有面積が減少しても、十分な信号電荷をキャパシタに蓄積することが可能となり、特性や信頼性に優れた半導体装置を得ることが可能となる。
また、図１に示したように、プラグ１１３の直上に下部電極１１５が形成されたＣＯＰ（capacitor on plug）構造では、リカバリーアニールの際にプラグ１１３が酸化され、プラグ１１３の接続不良が生じるおそれがある。本実施形態では、リカバリーアニールの際に、穴パターン部２０１を通して誘電体膜１１６に十分に酸素を供給することができるため、リカバリーアニールの時間を短縮することが可能である。したがって、リカバリーアニールの際のプラグ１１３の酸化を抑えることができ、プラグ１１３の接続不良を防止することが可能となる。
（実施形態２）
次に、本発明の第２の実施形態に係る半導体装置（強誘電体メモリ）について説明する。なお、強誘電体メモリの基本的な構成については、図１に示した構成とほぼ同様であるため、説明は省略する。
図５は、本実施形態における、下部電極１１５、上部電極１１７、アルミニウムプラグ１２４及びアルミニウム配線１２５の各パターンの詳細を模式的に示した平面図である。なお、図５では、説明の都合上、キャパシタＣ１及びＣ２についてはアルミニウム配線１２５のパターンを描いているが、キャパシタＣ３及びＣ４についてはアルミニウム配線１２５のパターンを描いていない。本実施形態では、図５に示すように、上部電極１１７が複数の凸パターン部２１１を有しており、これらの凸パターン部２１１は上部電極１１７の外周に沿って櫛形状に配置されている。
図６は、本実施形態における下部電極１１５、誘電体膜１１６及び上部電極１１７について、その詳細を模式的に示した断面図（凸パターン部２１１が形成された領域の断面図）である。図６に示すように、誘電体膜１１６は、上部電極の凸パターン部２１１に対応する凸パターン部を有している。なお、図７に示すように、誘電体膜１１６がそのような凸パターン部を有していなくてもよい。この場合には、隣接する凸パターン部２１１間の空隙（凹パターン部）２１２の下には、誘電体膜１１６が存在している。
本実施形態では、上部電極１１７に凸パターン部２１１が形成されているため、リカバリーアニールの最中に、凸パターン部２１１間の空隙２１２を通して誘電体膜１１６に十分に酸素を供給することができる。すなわち、図６の場合には、凸パターン部２１１間の空隙２１２を通して供給された酸素を、誘電体膜１１６の側面から誘電体膜１１６の内部に拡散させることが可能である。また、図７の場合には、凸パターン部２１１間の空隙２１２を通して供給された酸素を、誘電体膜１１６の上面から誘電体膜１１６の内部に拡散させることが可能である。
したがって、本実施形態によれば、第１の実施形態と同様に、誘電体膜１１６に生じたダメージをリカバリーアニールによって十分に回復させることができる。その結果、第１の実施形態と同様に、キャパシタに蓄積される電荷量を増大させることが可能となり、特性や信頼性に優れた半導体装置を得ることが可能となる。また、第１の実施形態と同様に、リカバリーアニールの時間を短縮することが可能であるため、リカバリーアニールの際のプラグの酸化を抑えることが可能となる。
（実施形態３）
次に、本発明の第３の実施形態に係る半導体装置（強誘電体メモリ）について説明する。なお、強誘電体メモリの基本的な構成については、図１に示した構成とほぼ同様であるため、説明は省略する。
図８は、本実施形態における、下部電極１１５、上部電極１１７、アルミニウムプラグ１２４及びアルミニウム配線１２５の各パターンの詳細を模式的に示した平面図である。なお、図８では、説明の都合上、キャパシタＣ１及びＣ２についてはアルミニウム配線１２５のパターンを描いているが、キャパシタＣ３及びＣ４についてはアルミニウム配線１２５のパターンを描いていない。本実施形態では、図８に示すように、上部電極１１７が複数の凸パターン部２２１を有しており、これらの凸パターン部２２１は櫛形状に配置されている。
なお、第２の実施形態と同様に、誘電体膜１１６は、上部電極の凸パターン部２２１に対応する凸パターン部を有していてもよいし、そのような凸パターン部を有していなくてもよい。
また、本実施形態では、図８に示すように、互いに隣接する一対のキャパシタＣ１及びＣ２において、キャパシタＣ１の凸パターン部２２１とキャパシタＣ２の凸パターン部２２１とは互い違いに配置されている。すなわち、キャパシタＣ１の凸パターン部２２１間の空隙（凹パターン部）に、キャパシタＣ２の凸パターン部２２１が配置されている。キャパシタＣ３とキャパシタＣ４との関係も同様である。
本実施形態においても、第２の実施形態と同様に、上部電極１１７に凸パターン部２２１が形成されているため、リカバリーアニールの最中に、凸パターン部２１１間の空隙を通して誘電体膜１１６に十分に酸素を供給することができる。したがって、本実施形態においても、第１及び第２の実施形態と同様の作用効果を奏することが可能である。また、本実施形態では、キャパシタＣ１（或いはＣ３）の凸パターン部２２１とキャパシタＣ２（或いはＣ４）の凸パターン部２２１とが互い違いに配置されているため、複数のキャパシタを効率的に配置することができる。
以下、上述した第１〜第３の実施形態におけるキャパシタの特性向上効果について説明する。
第１の実施形態では上部電極が複数の穴パターン部を有しており、第２及び第３の実施形態では上部電極が複数の凸パターン部を有している。上部電極にこれらの穴パターン部或いは凸パターン部を設けることにより、上部電極のパターンを規定する線の総線長Ｌが必然的に増大することになる。したがって、上部電極のパターンを規定する線の総線長Ｌと上部電極のパターンの面積Ｓとの比（Ｌ／Ｓ）は、キャパシタの特性向上効果を検証するためのパラメータとして有効であると考えられる。なお、総線長Ｌは、第１の実施形態における上部電極パターンでは、上部電極パターンの外周線の長さと穴パターン線の長さとの合計に対応する。第２及び第３の実施形態における上部電極パターンでは、総線長Ｌは、上部電極パターンの外周線の長さに対応する。
一例として、第２及び第３の実施形態で示したような複数の凸パターン部を有する上部電極パターンを用いて、Ｌ／Ｓとキャパシタのスイッチング電荷Ｑswとの関係を測定した。スイッチング電荷Ｑswはキャパシタのヒステリシスカーブから求めることができ、スイッチング電荷Ｑswの値が大きいほど、キャパシタに蓄積できる電荷量が多くなる。具体的には、上部電極パターンの面積Ｓを一定とし、凸パターン部の数を変えることで総線長Ｌを変化させた。その測定結果を図９に示す。図９からわかるように、Ｌ／Ｓが増加するにしたがってＱswが大幅に増大している。したがって、Ｌ／Ｓを大きくすることで（例えば、Ｌ／Ｓを２以上にする）、キャパシタの特性を大幅に向上させることが可能である。
なお、穴パターン部や凸パターン部の形状は、上述した各実施形態で示した形状に限定されるものではなく、Ｌ／Ｓを大きくすることができる形状であればよい。
また、上述した各実施形態で述べた構成は、セルトランジスタ（Ｔ）のソース及びドレイン間にキャパシタ（Ｃ）の両端をそれぞれ接続し、これをユニットセルとし、このユニットセルを複数直列に接続した、ＴＣ並列ユニット直列接続型強誘電体メモリ等に適用することが可能である。
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出され得る。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば発明として抽出され得る。
本発明の第１の実施形態に係る半導体装置の概略構成を模式的に示した断面図である。 本発明の第１の実施形態に係り、各パターンの詳細を模式的に示した平面図である。 本発明の第１の実施形態に係り、下部電極、誘電体膜及び上部電極の詳細を模式的に示した断面図である。 本発明の第１の実施形態の変更例に係り、下部電極、誘電体膜及び上部電極の詳細を模式的に示した断面図である。 本発明の第２の実施形態に係り、各パターンの詳細を模式的に示した平面図である。 本発明の第２の実施形態に係り、下部電極、誘電体膜及び上部電極の詳細を模式的に示した断面図である。 本発明の第２の実施形態の変更例に係り、下部電極、誘電体膜及び上部電極の詳細を模式的に示した断面図である。 本発明の第３の実施形態に係り、各パターンの詳細を模式的に示した平面図である。 キャパシタの特性向上効果について示した図である。
符号の説明
１００…シリコン基板 １０１…ゲート絶縁膜
１０２…ポリシリコン膜 １０３…Ｗシリサイド膜
１０４…シリコン窒化膜 １０５…ソース／ドレイン拡散層
１０６、１０８、１０９、１１０、１２３…層間絶縁膜
１０７…ポリシリコンプラグ １１２…バリアメタル膜
１１３…タングステンプラグ １１４…導電性バリア膜
１１５…下部電極 １１６…誘電体膜
１１７…上部電極 １１８、１２０、１２２…アルミナ膜
１１９、１２１…シリコン酸化膜 １２４…アルミニウムプラグ
１２５…アルミニウム配線 ２０１…穴パターン部
２１１、２２１…凸パターン部 ２１２…空隙

Claims (3)

  1. 半導体基板と、
    前記半導体基板の上方に設けられ、下部電極と、前記下部電極上に設けられ且つ金属酸化物で形成された強誘電体膜と、前記強誘電体膜上に形成された上部電極と、を含んだ第１のキャパシタと、
    を備え、
    前記上部電極及び強誘電体膜の平面パターンは複数の凸パターン部を有する
    ことを特徴とする半導体装置。
  2. 前記複数の凸パターン部は、櫛形状に配置されている
    ことを特徴とする請求項１に記載の半導体装置。
  3. 前記半導体基板の上方に設けられ、前記第１のキャパシタに隣接し、下部電極と、該下部電極上に設けられ且つ金属酸化物で形成された強誘電体膜と、該強誘電体膜上に形成された上部電極と、を含んだ第２のキャパシタをさらに備え、
    前記第２のキャパシタの上部電極及び強誘電体膜の平面パターンは複数の凸パターン部を有し、
    前記第１のキャパシタの凸パターン部と前記第２のキャパシタの凸パターン部とは互い違いに配置されている
    ことを特徴とする請求項１に記載の半導体装置。
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