KR101970783B1 - 반도체 장치 - Google Patents
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Abstract
본 발명은 반도체 장치에 관한 것으로, 기판 상에 형성되며, 주 패턴 및 주 패턴의 마주하는 적어도 두 변에 대칭 구조로 확장된 보조 패턴을 구비하는 제 1 도전층, 제 1 도전층을 포함하는 기판 상에 형성된 절연층, 및 제 1 도전층의 주 패턴 및 보조 패턴의 적어도 일부와 중첩되도록 절연층 상에 형성된 제 2 도전층을 포함하며, 제 2 도전층을 형성하는 과정에서 오정렬이 일어나더라도 보조 패턴에 의해 제 1 도전층과 제 2 도전층의 중첩되는 면적이 변화되지 않기 때문에 전기적인 특성이 변화되지 않는다.
Description
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 제조 과정에서 오정렬이 일어나더라도 전기적인 특성이 변화되지 않는 반도체 장치에 관한 것이다.
반도체 장치는 박막 트랜지스터, 캐패시터 등을 포함한다. 박막 트랜지스터 및 캐패시터는 활성층이나 전극으로 사용되는 적어도 두 개의 도전층을 포함한다. 도전층은 제조 과정에서 사진(ligthography) 공정과 식각(etch) 공정을 통해 패터닝된다. 사진 공정은 마스크(mask)를 이용한 노광 공정 및 현상 공정으로 감광막 패턴을 형성하는 과정이고, 식각 공정은 감광막 패턴을 이용하여 도전층을 소정의 패턴으로 만드는 과정이다.
박막 트랜지스터 및 캐패시터의 두 개의 도전층은 하부 및 상부에 각각 배치되며, 일정한 면적만큼 서로 중첩되어야 하지만, 상부 도전층을 패터닝하는 과정에서 오정렬로 인해 하부 도전층과의 중첩되는 면적이 감소될 수 있다. 중첩되는 면적이 감소될 경우 하부 도전층과 상부 도전층 사이의 정전용량(capacitance)이 감소되기 때문에 전기적인 특성이 변화된다.
액정표시장치나 유기전계발광 표시장치에서 화소회로에 포함된 저장 캐패시터의 정전용량이 감소할 경우 화소를 구동하는 전류가 변화되어 색상이나 균일도가 저하되고 저계조의 얼룩이 발생하기 때문에 표시패널의 품질이 저하된다.
본 발명의 실시예의 목적은 오정렬이 일어나더라도 전기적인 특성이 변화되지 않는 반도체 장치를 제공하는 데 있다.
본 발명의 실시예의 다른 목적은 표시패널의 품질이 향상된 반도체 장치를 제공하는 데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 측면에 따른 반도체 장치는 기판; 상기 기판 상에 형성되며 주 패턴과, 상기 주 패턴의 마주하는 적어도 두 변에 대칭 구조로 확장된 보조 패턴을 구비하는 제 1 도전층; 상기 제 1 도전층을 포함하는 상기 기판 상에 형성된 절연층; 및 상기 제 1 도전층의 주 패턴 및 보조 패턴의 적어도 일부와 중첩되도록 상기 절연층 상에 형성된 제 2 도전층을 포함한다.
상기한 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 반도체 장치는 기판; 상기 기판 상에 형성되며 주 패턴, 상기 주 패턴의 마주하는 적어도 두 변에 대칭 구조로 확장된 제 1 보조 패턴 및 마주하는 다른 두 변에 대칭 구조로 확장된 제 2 보조 패턴을 구비하는 제 1 도전층; 상기 제 1 도전층을 포함하는 상기 기판 상에 형성된 절연층; 및 상기 제 1 도전층의 주 패턴과, 제 1 보조 패턴 및 제 2 보조 패턴의 적어도 일부와 중첩되도록 상기 절연층 상에 형성된 제 2 도전층을 포함한다.
본 발명의 실시예에 따른 반도체 장치는 상부의 제 2 도전층을 형성하는 과정에서 오정렬이 일어나더라도 하부의 제 1 도전층과의 중첩되는 면적이 변화되지 않기 때문에 전기적인 특성이 변화되지 않는다.
본 발명의 실시예에 따른 반도체 장치를 액정표시장치나 유기전계발광 표시장치의 화소회로에 적용할 경우 박막 트랜지스터나 저장 캐패시터를 형성하는 과정에서 오정렬이 일어나더라도 정전용량이 변화되지 않기 때문에 일정한 양의 전류로 화소를 안정적으로 구동할 수 있으며, 이에 의해 색상이나 균일도가 향상되고 저계조로 인한 얼룩이 방지되어 표시패널의 품질이 향상될 수 있다.
도 1a는 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 평면도.
도 1b는 도 1a의 I1 - I2 부분을 절취한 단면도.
도 3 및 도 4는 본 발명의 일 실시예에 따른 반도체 장치의 효과를 설명하기 위한 평면도.
도 4a는 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 평면도.
도 4b는 도 4a의 I11 - I12 부분을 절취한 단면도.
도 5 및 도 6은 본 발명의 다른 실시예에 따른 반도체 장치의 효과를 설명하기 위한 평면도.
도 1b는 도 1a의 I1 - I2 부분을 절취한 단면도.
도 3 및 도 4는 본 발명의 일 실시예에 따른 반도체 장치의 효과를 설명하기 위한 평면도.
도 4a는 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 평면도.
도 4b는 도 4a의 I11 - I12 부분을 절취한 단면도.
도 5 및 도 6은 본 발명의 다른 실시예에 따른 반도체 장치의 효과를 설명하기 위한 평면도.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이하의 실시예는 이 기술 분야에서 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서, 여러 가지 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시예에 한정되는 것은 아니다.
도 1a는 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 평면도이고, 도 1b는 도 1a의 I1 - I2 부분을 절취한 단면도이다.
도 1a 및 도 1b를 참조하면, 반도체 장치는 제 1 도전층(12), 절연층(14) 및 제 2 도전층(16)을 포함한다.
제 1 도전층(12)은 기판(10) 상에 형성되며, 주 패턴(12a)과, 주 패턴(12a)의 마주하는 적어도 두 변에 대칭 구조로 확장된 보조 패턴(12b)을 포함한다. 주 패턴(12a)은 예를 들어, 사각 형태로 형성되며, 보조 패턴(12b)은 주 패턴(12a)의 마주하는 두 변에서 각각 외측으로 확장된 사각 형태의 대칭 구조로 형성될 수 있다. 적어도 하나의 보조 패턴(12b)은 배선(12c)을 통해 박막 트랜지스터나 캐패시터와 같은 다른 소자에 전기적으로 연결될 수 있다. 보조 패턴(12b)의 폭(W2)은 한정될 필요는 없지만, 배선(12c)의 폭을 고려하면 주 패턴(12a)의 폭(W1)보다 작거나, 배선(12c)의 폭과 같게 설정되는 것이 바람직하다. 또한, 보조 패턴(12b)의 위치도 한정될 필요는 없으며, 배선(12c)과의 연결관계를 고려하여 결정하는 것이 바람직하다.
절연층(14)은 제 1 도전층(12)을 포함하는 기판(10) 상에 형성된다.
제 2 도전층(16)은 제 1 도전층(12)의 주 패턴(12a) 및 보조 패턴(12b)의 적어도 일부와 중첩되도록 절연층(14) 상에 형성된다.
제 1 도전층(12) 및 제 2 도전층(16)은 도핑된 폴리실리콘이나 산화물 반도체와 같은 반도체층이나 금속층으로 형성될 수 있다. 예를 들어, 제 1 도전층(12)은 반도체층으로 형성되고, 제 2 도전층(16)은 금속층으로 형성되거나, 제 1 도전층(12)은 금속층으로 형성되고, 제 2 도전층(16)은 반도체층으로 형성될 수 있다. 절연층(14)은 실리콘 산화막이나 실리콘 질화막과 같은 유전체로 형성될 수 있다.
상기 반도체 장치가 박막 트랜지스터로 사용될 경우 예를 들어, 제 1 도전층(12)이 소스 영역, 드레인 영역 및 채널 영역을 제공하는 활성층으로 이용되고, 절연층(14)이 게이트 절연막으로 이용되며, 제 2 도전층(16)이 게이트 전극으로 이용될 수 있다.
또는, 상기 반도체 장치가 캐패시터로 사용될 경우 제 1 도전층(12)이 하부 전극으로 이용되고, 절연층(14)이 유전체막으로 이용되며, 제 2 도전층(16)이 상부 전극으로 이용될 수 있다.
상기와 같이 구성된 반도체 장치는 제 2 도전층(16)을 형성하는 과정에서 오정렬이 일어나더라도 전기적인 특성이 변화되지 않는다.
제조 과정에서 제 1 도전층(12) 및 제 2 도전층(16)은 사진 공정과 식각 공정을 통해 패터닝된다. 사진 공정은 마스크를 이용한 노광 공정을 포함하는데, 노광 공정에서 마스크가 수직 방향, 예를 들어, +Y축 방향 또는 -Y측 방향으로 오정렬될 수 있다.
도 2는 마스크의 오정렬에 의해 제 2 도전층(16)이 +Y축 방향으로 +Δy만큼 천이(shift)되어 형성된 상태를 도시하며, 도 3은 제 2 도전층(16)이 -Y축 방향으로 -Δy만큼 천이되어 형성된 상태를 도시한다.
보조 패턴(12b)을 포함하지 않는 구조 즉, 주 패턴(12a)이 배선(12c)을 통해 다른 소자에 전기적으로 연결된 구조에서는 도 2 또는 도 3과 같이 오정렬이 일어날 경우 배선(12c)과 제 2 도전층(16)의 중첩되는 면적이 증가되거나 감소되기 때문에 제 1 도전층(12)과 제 2 도전층(16) 사이의 정전용량이 변화된다.
하지만, 본 발명의 실시예에 따르면, 오정렬이 일어나더라도 두 변에 대칭 구조로 확장된 보조 패턴(12b)에 의해 제 1 도전층(12)과 제 2 도전층(16)의 중첩되는 면적이 거의 변화되지 않기 때문에 정전용량이 변화되지 않는다.
본 발명의 효과를 극대화하기 위해서는 오정렬이 일어날 수 있는 범위를 고려하여 보조 패턴(12b)의 크기 및 형태를 결정해야 하며, 보조 패턴(12b)의 크기를 충분히 크게 설정하는 것이 바람직하다.
도 4a는 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 평면도이고, 도 4b는 도 4a의 I11 - I12 부분을 절취한 단면도이다.
도 4a 및 도 4b를 참조하면, 반도체 장치는 제 1 도전층(22), 절연층(24) 및 제 2 도전층(26)을 포함한다.
제 1 도전층(22)은 기판(20) 상에 형성되며, 주 패턴(22a), 주 패턴(22a)의 마주하는 두 변에 대칭 구조로 확장된 제 1 보조 패턴(22b) 및 마주하는 다른 두 변에 대칭 구조로 확장된 제 2 보조 패턴(22d)을 포함한다.
주 패턴(22a)은 예를 들어, 사각 형태로 형성되며, 제 1 및 제 2 보조 패턴(22b 및 22d)은 주 패턴(22a)의 서로 마주하는 두 변에서 각각 외측으로 확장된 사각 형태의 대칭 구조로 형성될 수 있다. 제 1 및 제 2 보조 패턴(22b 및 22d) 중 적어도 하나는 배선(22c)을 통해 박막 트랜지스터나 캐패시터와 같은 다른 소자에 전기적으로 연결될 수 있다. 제 1 보조 패턴(22b)의 폭은 도 1a의 보조 패턴(12b)과 같이 설정될 수 있다. 또한, 제 2 보조 패턴(22d)의 폭(W12)도 한정될 필요는 없지만, 배선(22c)의 폭을 고려하면 주 패턴(22a)의 폭(W11)보다 작거나, 배선(22c)의 폭과 같게 설정되는 것이 바람직하다. 또한, 제 2 보조 패턴(22d)의 위치도 한정될 필요는 없다.
절연층(24)은 제 1 도전층(22)을 포함하는 기판(20) 상에 형성된다.
제 2 도전층(26)은 제 1 도전층(22)의 주 패턴(22a)과 제 1 보조 패턴(22b) 및 제 2 보조 패턴(22d)의 적어도 일부와 중첩되도록 절연층(24) 상에 형성된다.
제 1 도전층(22) 및 제 2 도전층(26)은 도핑된 폴리실리콘, 산화물 반도체와 같은 반도체층이나 금속층으로 형성될 수 있다. 예를 들어, 제 1 도전층(22)은 반도체층으로 형성되고, 제 2 도전층(26)은 금속층으로 형성되거나, 제 1 도전층(22)은 금속층으로 형성되고, 제 2 도전층(26)은 반도체층으로 형성될 수 있다. 절연층(24)은 실리콘 산화막이나 실리콘 질화막과 같은 유전체로 형성된다.
상기 반도체 장치가 박막 트랜지스터로 사용될 경우 예를 들어, 제 1 도전층(22)이 소스 영역, 드레인 영역 및 채널 영역을 제공하는 활성층으로 이용되고, 절연층(24)이 게이트 절연막으로 이용되며, 제 2 도전층(26)이 게이트 전극으로 이용될 수 있다.
또는, 상기 반도체 장치가 캐패시터로 사용될 경우 제 1 도전층(22)이 하부 전극으로 이용되고, 절연층(24)이 유전체막으로 이용되며, 제 2 도전층(26)이 상부 전극으로 이용될 수 있다.
상기와 같이 구성된 반도체 장치는 제 2 도전층(26)을 형성하는 과정에서 마스크가 수평 방향, 예를 들어, -X축 방향 또는 +X측 방향으로 오정렬되더라도 전기적인 특성이 변화되지 않는다.
도 5는 마스크의 오정렬에 의해 제 2 도전층(26)이 -X축 방향으로 -Δx만큼 천이되어 형성된 상태를 도시하며, 도 6은 제 2 도전층(26)이 +X축 방향으로 +Δx만큼 천이되어 형성된 상태를 도시한다.
오정렬이 일어나더라도 두 변에 대칭 구조로 확장된 제 2 보조 패턴(22d)에 의해 제 1 도전층(22)과 제 2 도전층(26)의 중첩되는 면적이 거의 변화되지 않기 때문에 정전용량이 변화되지 않는다.
구체적으로 설명하지 않았으나, 본 실시예의 반도체 장치는 도 2 및 도 3과 같이 수직 방향으로 오정렬이 발생하더라도 두 변에 대칭 구조로 확장된 제 1 보조 패턴(22b)에 의해 제 1 도전층(22)과 제 2 도전층(26)의 중첩되는 면적이 거의 변화되지 않는다. 즉, 도 1a의 반도체 장치는 마스크가 수직 방향으로 오정렬되는 경우에만 효과를 얻을 수 있지만, 도 4a의 반도체 장치는 마스크가 수직 방향 및(또는) 수평 방향으로 오정렬되는 경우에도 효과를 얻을 수 있다.
본 발명의 효과를 극대화하기 위해서는 오정렬이 일어날 수 있는 범위를 고려하여 제 1 및 제 2 보조 패턴(22b 및 22d)의 크기 및 형태를 결정해야 하며, 제 1 및 제 2 보조 패턴(22b 및 22d)의 크기를 충분히 크게 설정하는 것이 바람직하다.
이상에서와 같이 상세한 설명과 도면을 통해 본 발명의 최적 실시예를 개시하였다. 용어들은 단지 본 발명의 실시예를 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 실시예의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10, 20: 기판
12, 22: 제 1 도전층
12a, 22a: 주 패턴
12b: 보조 패턴
12c, 22c: 배선
14, 24: 절연층
16, 26: 제 2 도전층
22b: 제 1 보조 패턴
22d: 제 2 보조 패턴
12, 22: 제 1 도전층
12a, 22a: 주 패턴
12b: 보조 패턴
12c, 22c: 배선
14, 24: 절연층
16, 26: 제 2 도전층
22b: 제 1 보조 패턴
22d: 제 2 보조 패턴
Claims (7)
- 기판;
상기 기판 상에 형성되며 주 패턴과, 상기 주 패턴의 마주하는 적어도 두 변에 대칭 구조로 확장된 보조 패턴들을 구비하는 제 1 도전층;
상기 제 1 도전층을 포함하는 상기 기판 상에 형성된 절연층; 및
상기 제 1 도전층의 주 패턴 및 보조 패턴들과 중첩되도록 상기 절연층 상에 형성된 제 2 도전층을 포함하며,
상기 보조 패턴들 중 하나의 보조 패턴은 배선과 전기적으로 연결되고, 다른 하나의 보조 패턴은 전기적으로 단선되는 반도체 장치.
- 삭제
- 기판;
상기 기판 상에 형성되며 주 패턴, 상기 주 패턴의 마주하는 적어도 두 변에 대칭 구조로 확장된 제 1 보조 패턴들, 및 마주하는 다른 두 변에 대칭 구조로 확장된 제 2 보조 패턴들을 구비하는 제 1 도전층;
상기 제 1 도전층을 포함하는 상기 기판 상에 형성된 절연층; 및
상기 제 1 도전층의 주 패턴, 제 1 보조 패턴들 및 제 2 보조 패턴들과 중첩되도록 상기 절연층 상에 형성된 제 2 도전층을 포함하며,
상기 제 1 보조 패턴들 중 하나의 제 1 보조 패턴은 배선과 전기적으로 연결되고, 다른 하나의 제 1 보조 패턴은 전기적으로 단선되는 반도체 장치.
- 제 1 항 또는 제 3 항에 있어서, 상기 제 1 도전층 및 상기 제 2 도전층 중 하나가 반도체층으로 이루어진 반도체 장치.
- 제 1 항 또는 제 3 항에 있어서, 상기 제 1 도전층 및 상기 제 2 도전층 중 적어도 하나가 금속층으로 이루어진 반도체 장치.
- 제 1 항 또는 제 3 항에 있어서, 상기 제 1 도전층이 박막 트랜지스터의 활성층으로 이용되고, 상기 제 2 도전층이 상기 박막 트랜지스터의 게이트 전극으로 이용되는 반도체 장치.
- 제 1 항 또는 제 3 항에 있어서, 상기 반도체 장치가 캐패시터인 반도체 장치.
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