KR20180099791A - 어레이 기판 및 그 제조 방법 - Google Patents

어레이 기판 및 그 제조 방법 Download PDF

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Abstract

본 발명은 어레이 기판 패널 및 그 제조 방법이다. 여기서, 상기 제조 방법은 기판에 도전층을 증착하고, 제1 마스크를 사용하여 도전층을 박막 트랜지스터의 3극 및 제1 신호 라인(204), 제2 신호 라인(205)으로 에칭하며, 여기서, 제1 신호 라인은 제2 신호 라인 양측에 분리되는 제1 부분(204a) 및 제2 부분(204b)을 포함하는 에칭 단계; 중간층(207)을 순차적으로 증착하고, 제2 마스크를 사용하여 중간층을 제1 부분과 제2 부분을 연결하는 제1 연결 브릿지로 에칭하는 단계(208); 전기 전도 전극을 증착하고, 제3 마스크를 사용하여 전기 전도 전극을 픽셀 전극 및제1 부분과 제2 부분을 전기적으로 연결하는 연결 라인(212)으로 에칭하는 단계를 포함한다. 상기 방식을 통해, 어레이 기판의 제조 시간의 소모를 감소하여, 생산 원가를 감소한다.

Description

어레이 기판 및 그 제조 방법
본 발명은 디스플레이 기술분야에 관한 것으로서, 특히는 어레이 기판 및 그 제조 방법에 관한 것이다.
현재, 박막 트랜지스터 액정 디스플레이(영문: thin film transistor-liquid crystal display, 약칭: TFT-LCD)는 광범위하게 사용되는 주류 디스플레이이다. TFT-LCD는 어레이 기판의 TFT를 통해 픽셀 전극의 상응한 전압의 온-오프를 제어하여, 액정 정렬을 제어하여, 상응한 디스플레이를 실현한다. 현재 어레이 기판의 제조 공정에서, 어레이 기판의 구조가 비교적 복잡한 바, 통상적으로는 5개 또는 4개의 마스크로 에칭하여 획득한다.
그러나, 현재 어레이 기판 공정에서 필요한 마스크 에칭 공정이 비교적 많기에, 제조 시간이 길고 생산 원가를 향상시켰다.
본 발명은 어레이 기판 및 그 제조 방법을 제공하여, 어레이 기판의 제조 시간의 소모를 감소하여, 생산 원가를 감소시키는 데 그 목적이 있다.
본 발명의 제1 양태에서는 어레이 기판의 제조 방법을 제공하는 바, 기판에 도전층을 증착하고, 제1 마스크를 사용하여 상기 도전층을 박막 트랜지스터의 3극 및 제1 신호 라인, 제2 신호 라인으로 에칭하며, 여기서, 상기 제1 신호 라인은 상기 제2 신호 라인 양측에 분리되는 제1 부분 및 제2 부분을 포함하는 에칭 단계; 중간층을 순차적으로 증착하고, 제2 마스크를 사용하여 상기 중간층을 상기 제1 부분과 제2 부분을 연결하는 제1 연결 브릿지로 에칭하는 단계; 전기 전도 전극을 증착하고, 제3 마스크를 사용하여 상기 전기 전도 전극을 픽셀 전극 및 상기 제1 부분과 상기 제2 부분을 전기적으로 연결하는 연결 라인으로 에칭하는 단계를 포함한다.
여기서, 상기 제1 신호 라인의 제1 부분과 상기 박막 트랜지스터의 제1 극은 전기적으로 연결되고, 상기 제2 신호 라인과 상기 박막 트랜지스터의 제2 극은 전기적으로 연결되며, 상기 중간층은 적치되는 절연층, 활성층, 오믹 접촉층 및 패시베이션층을 포함하고; 제2 마스크를 사용하여 상기 중간층을 상기 제1 부분과 제2 부분을 연결하는 제1 연결 브릿지로 에칭하는 상기 단계는, 제2 마스크를 사용하여 상기 중간층을 상기 제2 극과 상기 박막 트랜지스터의 제3 극을 연결하는 제2 연결 브릿지로 에칭하는 단계를 더 포함하고; 제3 마스크를 사용하여 상기 전기 전도 전극을 픽셀 전극 및 상기 제1 부분과 상기 제2 부분을 전기적으로 연결하는 연결 라인으로 에칭하는 상기 단계는, 제3 마스크를 사용하여 상기 제2 연결 브릿지의 상기 전기 전도 전극, 상기 패시베이션층 및 상기 오믹 접촉층을 상기 제2 극 및 제3 극에 대응되게 에칭 단절하는 단계를 더 포함한다.
여기서, 제2 마스크를 사용하여 상기 중간층을 상기 제2 극과 상기 박막 트랜지스터의 제3 극을 연결하는 제2 연결 브릿지로 에칭하는 상기 단계는, 불화 수소산을 사용하여 상기 제2 연결 브릿지 중의 패시베이션층 및 절연층의 가장자리를 에칭하고, 상기 제2 연결 브릿지 중의 활성층 및 오믹 접촉층이 외부로 돌출되어 접촉링을 형성하도록 하는 단계를 더 포함한다.
여기서, 제2 마스크를 사용하여 상기 중간층을 상기 제1 부분과 제2 부분을 연결하는 제1 연결 브릿지로 에칭하는 상기 단계는, 제2 마스크를 사용하여 상기 중간층을 상기 제1 부분 상면에 위치하는 커패시턴스 격리 구조로 에칭하는 단계를 더 포함하고; 제3 마스크를 사용하여 상기 전기 전도 전극을 픽셀 전극 및 상기 제1 부분과 상기 제2 부분을 전기적으로 연결하는 연결 라인으로 에칭하는 상기 단계는, 제3 마스크를 사용하여 상기 전기 전도 전극을 상기 커패시턴스 격리 구조 상면에 위치하는 저장 커패시턴스 전극으로 에칭하는 단계를 더 포함한다.
여기서, 상기 제1 연결 브릿지의 폭은 상기 제1 부분과 상기 제2 부분의 폭보다 넓다.
여기서, 상기 제2 연결 브릿지의 전기 전도 전극은 상기 접촉링에 설치되어, 상기 전기 전도 전극이 상기 접촉링 및 상기 제2 극 또는 제3 극과 전기적으로 연결되도록 한다.
여기서, 상기 박막 트랜지스터의 제1 극, 제2 극, 제3 극은 각각 게이트, 소스 전극, 드레인 전극이고, 상기 제1 신호 라인은 스캐닝 라인이며, 제2 신호 라인은 데이터 라인이다.
본 발명의 제2 양태에서는 어레이 기판을 제공하는 바, 기판; 기판에 설치되는 박막 트랜지스터의 3극, 제1 신호 라인 및 제2 신호 라인을 포함하고, 여기서, 상기 제1 신호 라인은 상기 제2 신호 라인 양측에 분리되는 제1 부분 및 제2 부분을 포함하며; 상기 제1 부분과 제2 부분 사이에 설치되는 제1 연결 브릿지를 포함하고, 여기서, 상기 제2 연결 브릿지와 상기 제2 신호 라인은 격리되며; 및 픽셀 전극 및 상기 제1 연결 브릿지 상면에 설치되는 연결 라인을 포함하고, 상기 연결 라인은 상기 제1 부분과 상기 제2 부분을 전기적으로 연결하기 위한 것이다.
여기서, 상기 제1 신호 라인의 제1 부분과 상기 박막 트랜지스터의 제1 극은 전기적으로 연결되고; 상기 어레이 기판은 상기 박막 트랜지스터의 제2 극과 제3 극 사이에 설치되는 제2 연결 브릿지, 및 상기 제2 연결 브릿지에 설치되는 제1 전기 전도 전극과 제2 전기 전도 전극을 더 포함하며, 상기 제2 연결 브릿지는 절연층, 활성층, 오믹 접촉층 및 패시베이션층을 포함하고, 상기 제2 연결 브릿지의 패시베이션층과 전기 저항 접촉층은 모두 상기 제2 극 및 제3 극과 대응되게 단절 설치되며, 상기 제1 전기 전도 전극은 상기 제2 극과 활성층 및 상기 제2 신호 라인에 전기적으로 연결되고, 상기 전기 전도 전극은 상기 제3 극 과 상기 활성층 및 상기 픽셀 전극에 전기적으로 연결된다.
여기서, 상기 제2 연결 브릿지 중의 활성층과 오믹 접촉층이 외부로 돌출되어 형성된 접촉링을 더 포함한다.
여기서, 상기 제2 연결 브릿지의 전기 전도 전극은 상기 접촉링에 설치되어, 상기 전기 전도 전극이 상기 접촉링 및 상기 제2 극 또는 제3 극과 전기적으로 연결되도록 한다.
여기서, 상기 제1 부분 상면에 순차적으로 설치되는 커패시턴스 격리 구조 및 저장 커패시턴스 전극을 더 포함한다.
여기서, 상기 박막 트랜지스터의 제1 극, 제2 극, 제3 극은 각각 게이트, 소스 전극, 드레인 전극이고, 상기 제1 신호 라인은 스캐닝 라인이며, 제2 신호 라인은 데이터 라인이다.
본 발명의 제3 양태에서는 어레이 기판을 포함하는 바, 상기 어레이 기판의 제조 방법은, 기판에 도전층을 증착하고, 제1 마스크를 사용하여 상기 도전층을 박막 트랜지스터의 3극 및 제1 신호 라인, 제2 신호 라인으로 에칭하며, 여기서, 상기 제1 신호 라인은 상기 제2 신호 라인 양측에 분리되는 제1 부분 및 제2 부분을 포함하는 에칭 단계; 중간층을 순차적으로 증착하고, 제2 마스크를 사용하여 상기 중간층을 상기 제1 부분과 제2 부분을 연결하는 제1 연결 브릿지로 에칭하는 단계; 전기 전도 전극을 증착하고, 제3 마스크를 사용하여 상기 전기 전도 전극을 픽셀 전극 및 상기 제1 부분과 상기 제2 부분을 전기적으로 연결하는 연결 라인으로 에칭하는 단계를 포함한다.
여기서, 상기 제1 신호 라인의 제1 부분과 상기 박막 트랜지스터의 제1 극은 전기적으로 연결되고, 상기 제2 신호 라인과 상기 박막 트랜지스터의 제2 극은 전기적으로 연결되며, 상기 중간층은 적치되는 절연층, 활성층, 오믹 접촉층 및 패시베이션층을 포함하고; 상기 어레이 기판의 제조 방법에 있어서, 제2 마스크를 사용하여 상기 중간층을 상기 제1 부분과 제2 부분을 연결하는 제1 연결 브릿지로 에칭하는 상기 단계는, 제2 마스크를 사용하여 상기 중간층을 상기 제2 극과 상기 박막 트랜지스터의 제3 극을 연결하는 제2 연결 브릿지로 에칭하는 단계를 더 포함하고; 제3 마스크를 사용하여 상기 전기 전도 전극을 픽셀 전극 및 상기 제1 부분과 상기 제2 부분을 전기적으로 연결하는 연결 라인으로 에칭하는 상기 단계는, 제3 마스크를 사용하여 상기 제2 연결 브릿지의 상기 전기 전도 전극, 상기 패시베이션층 및 상기 오믹 접촉층을 상기 제2 극 및 제3 극에 대응되게 에칭 단절하는 단계를 더 포함한다.
상기 어레이 기판의 제조 방법에 있어서, 제2 마스크를 사용하여 상기 중간층을 상기 제2 극과 상기 박막 트랜지스터의 제3 극을 연결하는 제2 연결 브릿지로 에칭하는 상기 단계는, 불화 수소산을 사용하여 상기 제2 연결 브릿지 중의 패시베이션층 및 절연층의 가장자리를 에칭하고, 상기 제2 연결 브릿지 중의 활성층 및 오믹 접촉층이 외부로 돌출되어 접촉링을 형성하도록 하는 단계를 더 포함한다.
여기서, 상기 제2 연결 브릿지의 전기 전도 전극은 상기 접촉링에 설치되어, 상기 전기 전도 전극이 상기 접촉링 및 상기 제2 극 또는 제3 극과 전기적으로 연결되도록 한다.
여기서, 상기 어레이 기판의 제조 방법에 있어서, 제2 마스크를 사용하여 상기 중간층을 상기 제1 부분과 제2 부분을 연결하는 제1 연결 브릿지로 에칭하는 상기 단계는, 제2 마스크를 사용하여 상기 중간층을 상기 제1 부분 상면에 위치하는 커패시턴스 격리 구조로 에칭하는 단계를 더 포함하고; 제3 마스크를 사용하여 상기 전기 전도 전극을 픽셀 전극 및 상기 제1 부분과 상기 제2 부분을 전기적으로 연결하는 연결 라인으로 에칭하는 상기 단계는, 제3 마스크를 사용하여 상기 전기 전도 전극을 상기 커패시턴스 격리 구조 상면에 위치하는 저장 커패시턴스 전극으로 에칭하는 단계를 더 포함한다.
여기서, 상기 박막 트랜지스터의 제1 극, 제2 극, 제3 극은 각각 게이트, 소스 전극, 드레인 전극이고, 상기 제1 신호 라인은 스캐닝 라인이며, 제2 신호 라인은 데이터 라인이다.
상기 방안에서, 어레이 기판의 제1 신호 라인을 제2 신호 라인에 대응되게 양측으로 분단하여 설치하고, 후속적인 마스크에서 상기 제1 신호 라인에 연결되는 연결 라인을 형성하는 것을 통해, 제1 신호 라인의 정상적인 배선을 실현할 수 있고, 하나의 마스크에서 제1, 제2 신호 라인을 형성할 수 있기에, 두 개의 마스크로 나눠 실현할 필요가 없으므로, 어레이 기판 제조 과정의 마스크 횟수를 감소하여, 어레이 기판의 제조 시간 소모를 감소하여, 생산 원가를 감소한다.
도 1은 본 발명의 어레이 기판의 제조 방법의 일 실시예의 흐름도이다.
도 2는 도 1에 도시된 S11단계로 획득한 어레이 기판의 평면 구조도이다.
도 3은 도 1에 도시된 S12단계로 획득한 어레이 기판의 평면 구조도이다.
도 4는 도 3에 도시된 에칭을 거치지 않고 획득한 접촉링의 어레이 기판의 AA방향을 따른 단면도이다.
도 5는 도 3에 도시된 에칭을 거쳐 획득한 접촉링의 어레이 기판의 AA방향을 따른 단면도이다.
도 6은 도 1에 도시된 S13단계를 수행하여 획득한 어레이 기판의 제1 평면 구조도이다.
도 7은 도 1에 도시된 S13단계로 획득한 어레이 기판의 제2 평면 구조도이다.
도 8은 도 7에 도시된 어레이 기판의 AA을 따른 일 실시예의 단면도이다.
도 9는 도 7에 도시된 어레이 기판의 AA을 따른 다른 실시예의 단면도이다.
하기의 서술은 설명하기 위한 것으로서 한정하기 위한 것이 아니며, 특정 시스템 구조, 인터페이스, 기술과 같은 구체적인 디테일을 제출하여 본 발명을 투철하게 이해하도록 한다. 그러나, 이러한 구체적인 디테일이 없는 기타 실시예에서도 본 발명을 실현할 수 있음을 본 기술분야의 통상의 기술자는 명확하게 알아야 한다. 기타 상황에 있어서, 주지하는 바와 같은 장치, 회로 및 방법의 상세한 설명을 생략하여, 불필요한 절차가 본 발명의 서술을 방해하는 것을 방지한다.
도 1을 참조하면, 도 1은 본 발명의 어레이 기판의 일 실시예의 흐름도이다. 본 실시예의 방법은, 하기의 단계를 포함한다.
S11: 기판에 도전층을 증착하고, 제1 마스크를 사용하여 상기 도전층을 박막 트랜지스터의 3극 및 제1 신호 라인, 제2 신호 라인으로 에칭한다.
상기 기판은 유리 기판 또는 기타 투명 격리 재료로 형성된 기판일 수 있다. 상기 도전층은 금속층, 또는 기타 전도성 비금속 재질일 수 있다.
예를 들면, 도 2를 결부하여 참조하면, 기판(206)에서 물리 기상 증착법(영문: Physical Vapor Deposition, 약칭: PVD)을 사용하여 도전층을 증착할 수 있고, 패턴이 설치되어 있는 제1 마스크를 사용하여 먼저 도전층에 대해 포토 리소그래피(영문: Photo Lithography)를 진행하여, 도전층에서 박막 트랜지스터 3극 및 제1 신호 라인, 제2 신호 라인의 패턴을 정의하며, 계속하여 습식 에칭 공정을 사용하여 박막 트랜지스터의 제1 극(201), 제2 극(202), 제3 극(203) 및 제1 신호 라인(204), 제2 신호 라인(205)을 형성한다.
여기서, 상기 제1 신호 라인(204)은 상기 제2 신호 라인(205)과 교차 설치되고, 예를 들어 수직 설치된다. 상기 제1 신호 라인(204)은 상기 제2 신호 라인(205) 양측에 분리되는 제1 부분(204a) 및 제2 부분(204b)을 포함하고, 상기 제1 부분(204a) 및 제2 부분(204b)은 모두 제2 신호(205)과 전기적으로 연결되지 않는다.
본 실시예에 있어서, 상기 제1 신호 라인(204)의 제1 부분(204a)은 상기 박막 트랜지스터의 제1 극(201)과 전기적으로 연결되고, 상기 제2 신호 라인(205)은 상기 박막 트랜지스터의 제2 극(202)은 전기적으로 연결된다.
S12: 중간층을 순차적으로 증착하고, 제2 마스크를 사용하여 상기 중간층을 제1 연결 브릿지, 제2 연결 브릿지 및 커패시턴스 격리 구조로 에칭한다.
예를 들면, 상기 중간층(207)은 절연층(게이트 절연층이라고도 함, 영문: Gate Insulator, 약칭: GI)(207a), 활성층(207b), 오믹 접촉층(207c) 및 패시베이션층(207d)(영문: passivation)을 포함한다. 도 3과 결부하여 참조하면, 도 2에 도시된 기판에서 플라즈마 강화 화학 기상 증착(영문: Plasma Enhanced Chemical Vapor Deposition, 약칭: PECVD)을 사용하여 절연층(207a), 활성층(207b), 오믹 접촉층(207c) 및 패시베이션층(207d)을 순차적으로 증착한다. 여기서, 상기 활성층(207b)은 a-Si 및/또는 p-Si 등을 포함하고, 상기 오믹 접촉층(207c)은 예를 들어 n+a-Si이다.
다음, 패턴이 설치되어 있는 제2 마스크를 사용하여 우선 중간층(207)에 대해 포토 리소그래피를 진행하여, 중간층(207)에서 상기 제1 부분(204a)과 제2 부분(204b)을 연결하는 제1 연결 브릿지(208), 제2 극(202)과 제3 극(203)을 연결하는 제2 연결 브릿지(209) 및 상기 제1 부분(204a) 상면에 위치하는 커패시턴스 격리 구조(210)의 패턴을 정의하며, 지속적으로 드라이 에칭 공정을 사용하여 상기 도전층에 에칭함으로써, 상기 제1 연결 브릿지(208), 제2 연결 브릿지(209)(실리콘 컨덕션이 라고도 함) 및 커패시턴스 격리 구조(210)를 형성한다.
바람직하게, 상기 도전층과 하기의 전기 전도 전극의 대응되는 위치를 격리하기 위해, 상기 제1 연결 브릿지(208)와 커패시턴스 격리 구조(210)는 상기 제1 신호 라인을 완전히 커버하는 폭을 가진다. 예를 들어, 제1 연결 브릿지(208)의 폭은 제1 신호 라인의 제1 부분(204a) 및 제2 부분(204b)보다 넓고, 커패시턴스 격리 구조(210)의 폭은 제1 부분(204a)보다 넓다.
또한, 활성층 및 오믹 접촉층과 하면의 도전층 및 하기의 전기 전도 전극의 양호한 접촉을 보장하기 위해, 본 단계에서 상기 제2 연결 브릿지(209)를 형성한 후, 불화 수소산을 사용하여(HF) 상기 제2 연결 브릿지(209) 중의 패시베이션층 및 절연층의 가장자리를 에칭하여, 상기 제2 연결 브릿지 중의 활성층(207b) 및 오믹 접촉층(207c)이 외부로 돌출되도록 하여 접촉링(209a)을 형성하는 단계를 더 포함한다. 예를 들면, 도 4 내지 5를 결부하여 참조하면, 상기 드라이 에칭을 진행한 후 획득한 도 3에 도시된 A-A 방향에 따른 단면도인 도 4에 도시된 바와 같이, HF에칭 공정(HF는 Si과 SiOx에 대한 에칭은 선택성이 있음)을 사용하여 상기 제2 연결 브릿지(209) 중의 패시베이션층(209)과 절연층(206)의 가장자리를 에칭하여, 제2 연결 브릿지(209) 중의 활성층(207b)과 오믹 접촉층(207c)의 가장자리를 보류하여, 반원인 O-ring 접촉링(209a)을 형성한다.
이해할 수 있는 것은, 기타 실제 응용에 있어서, 제2 연결 브릿지를 형성한 후 에칭하여 접촉링을 형성할 수 없으면, 활성층 및 오믹 접촉층은 패시베이션층 및 절연층에 대해 돌출 부분이 없다.
S13: 전기 전도 전극을 증착하고, 제3 마스크를 사용하여 상기 전기 전도 전극을 픽셀 전극, 연결 라인 및 저장 커패시턴스 전극으로 에칭하고, 상기 제2 연결 브릿지의 상기 전기 전도 전극, 상기 패시베이션층 및 상기 오믹 접촉층을 상기 제2 극 및 제3 극에 대응되게 에칭 단절한다.
예를 들면, 도 6 내지 도 8을 결부하여 참조하면, S12를 거친 후의 기판은 PVD를 사용하여 투명 전기 전도 전극, 예컨대 인듐 주석 산화물(영문: Indium tin oxide, 약칭: ITO)과 같은 반도체 투명 도전 필름을 증착할 수 있고, 패턴이 설치되어 있는 제3 마스크를 사용하여 우선 상기 투명 전기 전도 전극에 대해 포토 리소그래피를 진행하여, 투명 전기 전도 전극에서 상기 픽셀 전극(211), 상기 제1 부분(204a)과 제2 부분(204b)을 전기적으로 연결하는 연결 라인(212), 커패시턴스 격리 구조(210) 상면에 위치하는 저장 커패시턴스 전극(213) 및 제2 연결 브릿지에서 제2 극과 제3 극 사이에 위치하는 단절 영역(214)의 패턴을 정의하며, 계속하여 습식 에칭 공정을 사용하여 상기 투명 전기 전도 전극에 에칭함으로써, 상기 픽셀 전극(211), 연결 라인(212) 및 저장 커패시턴스 전극(213)를 형성하는 바, 도 6에 도시된 바와 같다.
다음, 다시 드라이 에칭 공정을 사용하여 단절 영역(214)의 투명 전기 전도 전극, 패시베이션층(209) 및 오믹 접촉층(207b)을 에칭해 버리고, 제2 극 및 제3 극에 각각 대응되는 투명 전기 전도 전극, 패시베이션층(209)과 오믹 접촉층(207c)이 연결되지 않도록 하는 바, 도 7 및 도 8에 도시된 바와 같다. 기타 실시예에 있어서, 단절 영역(214)의 활성층(207b)의 상부도 에칭 단절할 수 있는 바, 도 9에 도시된 바와 같다.
이해할 수 있는 바, 상기 포토 리소그래피를 진행할 경우 우선 단절 영역(214)의 패턴을 정의하지 않을 수 있고, 습식 에칭 공정에서 상기 전도 구조를 획득한 후, 다시 제2 회의 포토 리소그래피를 진행하여 단절 영역(214)을 획득하며, 다음 다시 드라이 에칭하여 상기 단절 영역(214)을 획득한다.
선택적으로, 상기 제2 연결 브릿지의 전기 전도 전극은 상기 접촉링(209a)에 설치되어, 상기 전기 전도 전극이 상기 접촉링(209a) 및 상기 제2 극(202) 또는 제3 극(203)과 전기적으로 연결되도록 한다. 구체적으로 예를 들면, 상기 제2 연결 브릿지에서 제2 극(202)에 대응되는 위치의 전기 전도 전극은 제1 전기 전도 전극(215)이고, 상기 제1 전기 전도 전극(215)은 상기 제2 연결 브릿지의 측면의 접촉링을 커버하는 것을 통해, 활성층과 제2 극(202)을 연결하여 통로를 형성한다. 상기 제2 연결 브릿지에서 제3 극(203)에 대응되는 위치의 전기 전도 전극은 제2 전기 전도 전극(216)이고, 상기 제2 전기 전도 전극(216)은 상기 제2 연결 브릿지의 측면의 접촉링을 커버하는 것을 통해, 활성층과 제3 극(203)을 연결하여 통로를 형성한다. 상기 제1 전기 전도 전극(215)은 제2 신호 라인(205)과 전기적으로 접촉하고, 제2 신호 라인(205)이 박막 트랜지스터의 제2 극(202)과 전기적으로 연결되도록 보장한다. 상기 제2 전기 전도 전극(216)은 픽셀 전극(211)과 전기적으로 접촉하고, 픽셀 전극(211)이 박막 트랜지스터의 제3 극(203)과 전기적으로 연결되도록 보장한다.
본 실시예에 있어서, 상기 연결 라인(212)은 상기 제1 연결 브릿지(208)보다 길고, 상기 제1 연결 브릿지(208)보다 좁기에, 상기 연결 라인(212)은 제2 신호 라인(204)과 격리되도록 보장하며, 제1 부분(204a) 및 제2 부분(204b)과 전기적으로 연결될 수 있고, 물론, 연결 라인을 사용하여 제1 연결 브릿지(208)의 관통홀을 통해 제1 부분(204a) 및 제2 부분(204b)과 전기적으로 연결될 수 있으며, 이때 연결 라인(212)의 길이는 제1 연결 브릿지(208)보다 길지 않아도 된다. 상기 저장 커패시턴스 전극(213)은 커패시턴스 격리 구조(210)를 통해 하면의 대응되는 제1 부분(204a)과 함께 저장 커패시턴스를 형성한다.
일 실시예에 있어서, 상기 박막 트랜지스터의 제1 극, 제2 극, 제3 극은 대응되게 박막 트랜지스터의 게이트, 소스 전극 및 드레인 전극이고, 상기 제1 신호 라인은 스캐닝 라인이며, 상기 제2 신호 라인은 데이터 라인이다. 물론, 기타 실시예에 있어서, 상기 제2 극 및 제3 극은 대응되게 드레인 전극 및 소스 전극이거나; 또는 제1 신호 라인은 데이터 라인이고, 제2 신호 라인은 스캐닝 라인이며, 대응되게, 상기 제1 극은 소스 전극 또는 드레인 전극이고, 상기 제2 극은 게이트이다.
상기 제1, 제2, 제3 마스크는 일반적인 보통 마스크이거나, 또는 하프 톤이다.
도 7 및 도 8을 참조하면, 도 7은 본 발명의 어레이 기판의 일 실시예의 평면 구조도이고, 도 8은 도 7에 도시된 어레이 기판의 A-A방향에 따른 단면도이다. 본 실시예에 있어서, 상기 어레이 기판은 하기의 부재를 포함한다.
기판(206);
기판(206)에 설치되는 박막 트랜지스터의 제1 극(201), 제2 극(202)과 제3 극(203) 및 제1 신호 라인(204), 제2 신호 라인(205), 여기서, 상기 제1 신호 라인(204)은 상기 제2 신호 라인(205) 양측의 제1 부분(204a) 및 제2 부분(204b)을 포함하고;
상기 제1 부분(204a)과 제2 부분(204b) 에 설치되는 제1 연결 브릿지(208);
픽셀 전극(211) 및 상기 제1 연결 브릿지(208) 상면에 설치되는 연결 라인(212), 상기 연결 라인(212)은 상기 제1 부분(204a)과 상기 제2 부분(204b)을 전기적으로 연결한다.
여기서, 상기 기판은 유리 기판 또는 기타 투명 격리 재료로 형성된 기판일 수 있다. 상기 도전층은 금속층, 또는 기타 전도성 비금속 재질일 수 있다. 상기 전기 전도 전극은 ITO 등과 같은 투명 전기 전도 전극일 수 있다.
선택적으로, 상기 제1 연결 브릿지(208)는 제1 부분(204a)을 커버하는 영역 및 제2 부분(204b)을 커버하는 영역보다 넓다. 또한, 상기 연결 라인(212)은 상기 제1 연결 브릿지(208)보다 길고, 상기 제1 연결 브릿지(208)보다 좁을 수 있으며, 물론, 연결 라인을 사용하여 제1 연결 브릿지(208)의 관통홀을 통해 제1 부분(204a) 및 제2 부분(204b)과 전기적으로 연결될 수 있으며, 이때 연결 라인(212)의 길이는 제1 연결 브릿지(208)보다 길지 않아도 된다.
선택적으로, 상기 제1 연결 브릿지(208)는 기판(206)에 근접한 일측으로부터 순차적으로 절연층(207a), 활성층(207b), 오믹 접촉층(207c) 및 패시베이션층(207d)을 포함하고, 상기 네 개층의 구체적인 서술은 상기 실시예의 관련 설명을 참조하기 바란다.
선택적으로, 상기 제1 신호 라인의 제1 부분(204a)은 상기 박막 트랜지스터의 제1 극(201)과 전기적으로 연결되고, 상기 제2 신호 라인(205)은 상기 박막 트랜지스터의 제2 극(202)과 전기적으로 연결된다.
상기 어레이 기판은 상기 박막 트랜지스터의 제2 극(202)과 제3 극(203) 사이에 위치하는 제2 연결 브릿지(209), 및 상기 제2 연결 브릿지(209)에 설치되는 제1 전기 전도 전극(215) 및 제2 전기 전도 전극(216)을 더 포함한다. 여기서, 상기 제2 연결 브릿지(209)는 상기 절연층(207a), 활성층(207b), 오믹 접촉층(207c) 및 패시베이션층(207d)을 포함하고, 상기 제2 연결 브릿지(209)의 패시베이션층(207d)과 전기 저항 접촉층(207c)은 모두 상기 제2 극 및 제3 극에 대응되게 단절 설치되는 바, 즉 상기 단절 영역(214)을 통해 단절된다. 물론, 상기 활성층(207b)의 상부도 상기 단절 영역(214)을 통해 단절될 수 있는 바, 도 9에 도시된 바와 같다.
상기 제1 전기 전도 전극(215)은 상기 제2 극(202) 및 활성층(207b)에 전기적으로 연결되고, 제2 신호 라인(205)과 전기적으로 연결되며; 상기 전기 전도 전극은 상기 제3 극(203) 및 상기 활성층(207b)에 전기적으로 연결되고, 픽셀 전극(211)과 전기적으로 연결된다.
또한, 상기 제2 연결 브릿지(209)의 활성층(207b) 및 오믹 접촉층(207c)의 가장자리는 절연층(207a) 및 패시베이션층(207d)에 상대하여 돌출되고, 접촉링(209a)을 형성한다. 상기 제1 전기 전도 전극(215) 및 제2 전기 전도 전극(216)은 모두 상기 접촉링(209a)에 커버되고, 활성층과 전기적으로 연결된다.
선택적으로, 상기 어레이 기판은 저장 커패시턴스 전극(213) 및 저장 커패시턴스 전극(213)과 제1 부분(204) 사이에 설치되는 커패시턴스 격리 구조(210)를 더 포함한다. 구체적으로, 상기 커패시턴스 격리 구조는 상기와 같은 절연층(207a), 활성층(207b), 오믹 접촉층(207c) 및 패시베이션층(207d)을 포함할 수 있다.
본 실시예에 있어서, 상기 제1 신호 라인(204)은 상기 제2 신호 라인(205)과 교차 설치되고, 예를 들어 수직 설치된다. 상기 박막 트랜지스터의 제1 극, 제2 극, 제3 극은 대응되게 박막 트랜지스터의 게이트, 소스 전극 및 드레인 전극이고, 상기 제1 신호 라인은 스캐닝 라인이며, 상기 제2 신호 라인은 데이터 라인이다. 물론, 기타 실시예에 있어서, 상기 제2 극 및 제3 극은 대응되게 드레인 전극 및 소스 전극에 대응이거나; 또는 제1 신호 라인은 데이터 라인이고, 제2 신호 라인은 스캐닝 라인이며, 대응되게, 상기 제1 극은 소스 전극 또는 드레인 전극이고, 상기 제2 극은 게이트이다.
본 발명은 어레이 기판을 더 제공하는 바, 상기 어레이 기판은 상기 제조 방법으로 제조된다.
상기 방안 중의 어레이 기판은 액정 디스플레이 중의 어레이 기판일 수 있다.
본 발명은 디스플레이 패널을 더 제공하는 바, 어레이 기판, 컬러 필름 기판 및 상기 두 개의 기판 사이에 있는 액정을 포함한다.
상기 방안에 있어서, 어레이 기판의 제1 신호 라인을 제2 신호 라인에 대응되게 양측으로 분단하여 설치하고, 후속적인 마스크에서 상기 제1 신호 라인에 연결되는 연결 라인을 형성하는 것을 통해, 제1 신호 라인의 정상적인 배선을 실현할 수 있고, 하나의 마스크에서 제1, 제2 신호 라인을 형성할 수 있기에, 두 개의 마스크로 나눠 실현할 필요가 없으므로, 어레이 기판 제조 과정의 마스크 횟수를 감소하여, 어레이 기판의 제조 시간 소모를 감소하여, 생산 원가를 감소한다.
상기 내용은 단지 본 발명의 실시예로서, 본 발명의 특허범위를 한정하기 위한 것이 아니며, 본 발명의 명세서 및 도면의 내용을 이용한 동등한 구조 또는 동등 또는 기타 관련 기술분야에서의 직접적이거나 간접적인 응용은 모두 본 발명의 특허호보범위에 속한다.

Claims (20)

  1. 어레이 기판의 제조 방법에 있어서,
    기판에 도전층을 증착하고, 제1 마스크를 사용하여 상기 도전층을 박막 트랜지스터의 3극 및 제1 신호 라인, 제2 신호 라인으로 에칭하며, 상기 제1 신호 라인은 상기 제2 신호 라인 양측에 분리되는 제1 부분 및 제2 부분을 포함하는 에칭 단계;
    중간층을 순차적으로 증착하고, 제2 마스크를 사용하여 상기 중간층을 상기 제1 부분과 제2 부분을 연결하는 제1 연결 브릿지로 에칭하는 단계;
    전기 전도 전극을 증착하고, 제3 마스크를 사용하여 상기 전기 전도 전극을 픽셀 전극 및 상기 제1 부분과 상기 제2 부분을 전기적으로 연결하는 연결 라인으로 에칭하는 단계; 를 포함하는 것을 특징으로 하는 어레이 기판의 제조 방법.
  2. 제 1항에 있어서,
    상기 제1 신호 라인의 제1 부분과 상기 박막 트랜지스터의 제1 극은 전기적으로 연결되고, 상기 제2 신호 라인과 상기 박막 트랜지스터의 제2 극은 전기적으로 연결되며, 상기 중간층은 적치되는 절연층, 활성층, 오믹 접촉층 및 패시베이션층을 포함하고;
    제2 마스크를 사용하여 상기 중간층을 상기 제1 부분과 제2 부분을 연결하는 제1 연결 브릿지로 에칭하는 상기 단계는,
    제2 마스크를 사용하여 상기 중간층을 상기 제2 극과 상기 박막 트랜지스터의 제3 극을 연결하는 제2 연결 브릿지로 에칭하는 단계를 더 포함하고;
    제3 마스크를 사용하여 상기 전기 전도 전극을 픽셀 전극 및 상기 제1 부분과 상기 제2 부분을 전기적으로 연결하는 연결 라인으로 에칭하는 상기 단계는,
    제3 마스크를 사용하여 상기 제2 연결 브릿지의 상기 전기 전도 전극, 상기 패시베이션층 및 상기 오믹 접촉층을 상기 제2 극 및 제3 극에 대응되게 에칭 단절하는 단계를 더 포함하는 것을 특징으로 하는 어레이 기판의 제조 방법.
  3. 제 2항에 있어서,
    제2 마스크를 사용하여 상기 중간층을 상기 제2 극과 상기 박막 트랜지스터의 제3 극을 연결하는 제2 연결 브릿지로 에칭하는 상기 단계는,
    불화 수소산을 사용하여 상기 제2 연결 브릿지 중의 패시베이션층 및 절연층의 가장자리를 에칭하고, 상기 제2 연결 브릿지 중의 활성층 및 오믹 접촉층이 외부로 돌출되어 접촉링을 형성하도록 하는 단계를 더 포함하는 것을 특징으로 하는 어레이 기판의 제조 방법.
  4. 제 3항에 있어서,
    상기 제2 연결 브릿지의 전기 전도 전극은 상기 접촉링에 설치되어, 상기 전기 전도 전극이 상기 접촉링 및 상기 제2 극 또는 제3 극과 전기적으로 연결되도록 하는 것을 특징으로 하는 어레이 기판의 제조 방법.
  5. 제 1항에 있어서,
    제2 마스크를 사용하여 상기 중간층을 상기 제1 부분과 제2 부분을 연결하는 제1 연결 브릿지로 에칭하는 상기 단계는,
    제2 마스크를 사용하여 상기 중간층을 상기 제1 부분 상면에 위치하는 커패시턴스 격리 구조로 에칭하는 단계를 더 포함하고;
    제3 마스크를 사용하여 상기 전기 전도 전극을 픽셀 전극 및 상기 제1 부분과 상기 제2 부분을 전기적으로 연결하는 연결 라인으로 에칭하는 상기 단계는,
    제3 마스크를 사용하여 상기 전기 전도 전극을 상기 커패시턴스 격리 구조 상면에 위치하는 저장 커패시턴스 전극으로 에칭하는 단계를 더 포함하는 것을 특징으로 하는 어레이 기판의 제조 방법.
  6. 제 1항에 있어서,
    상기 박막 트랜지스터의 제1 극, 제2 극, 제3 극은 각각 게이트, 소스 전극, 드레인 전극이고, 상기 제1 신호 라인은 스캐닝 라인이며, 제2 신호 라인은 데이터 라인인 것을 특징으로 하는 어레이 기판의 제조 방법.
  7. 제 4항에 있어서,
    상기 박막 트랜지스터의 제1 극, 제2 극, 제3 극은 각각 게이트, 소스 전극, 드레인 전극이고, 상기 제1 신호 라인은 스캐닝 라인이며, 제2 신호 라인은 데이터 라인인 것을 특징으로 하는 어레이 기판의 제조 방법.
  8. 어레이 기판에 있어서, 이는,
    기판;
    기판에 설치되는 박막 트랜지스터의 3극, 제1 신호 라인 및 제2 신호 라인을 포함하고, 상기 제1 신호 라인은 상기 제2 신호 라인 양측에 분리되는 제1 부분 및 제2 부분을 포함하며;
    상기 제1 부분과 제2 부분 사이에 설치되는 제1 연결 브릿지를 포함하고, 상기 제2 연결 브릿지와 상기 제2 신호 라인은 격리되며; 및
    픽셀 전극 및 상기 제1 연결 브릿지 상면에 설치되는 연결 라인을 포함하고, 상기 연결 라인은 상기 제1 부분과 상기 제2 부분을 전기적으로 연결하기 위한 것임을 특징으로 하는 어레이 기판.
  9. 제 8항에 있어서,
    상기 제1 신호 라인의 제1 부분과 상기 박막 트랜지스터의 제1 극은 전기적으로 연결되고;
    상기 어레이 기판은 상기 박막 트랜지스터의 제2 극과 제3 극 사이에 설치되는 제2 연결 브릿지, 및 상기 제2 연결 브릿지에 설치되는 제1 전기 전도 전극과 제2 전기 전도 전극을 더 포함하며, 상기 제2 연결 브릿지는 절연층, 활성층, 오믹 접촉층 및 패시베이션층을 포함하고, 상기 제2 연결 브릿지의 패시베이션층과 전기 저항 접촉층은 모두 상기 제2 극 및 제3 극과 대응되게 단절 설치되며, 상기 제1 전기 전도 전극은 상기 제2 극과 활성층 및 상기 제2 신호 라인에 전기적으로 연결되고, 상기 전기 전도 전극은 상기 제3 극 과 상기 활성층 및 상기 픽셀 전극에 전기적으로 연결되는 것을 특징으로 하는 어레이 기판.
  10. 제 9항에 있어서,
    상기 제2 연결 브릿지 중의 활성층과 오믹 접촉층이 외부로 돌출되어 형성된 접촉링을 더 포함하는 것을 특징으로 하는 어레이 기판.
  11. 제 10항에 있어서,
    상기 제2 연결 브릿지의 전기 전도 전극은 상기 접촉링에 설치되어, 상기 전기 전도 전극이 상기 접촉링 및 상기 제2 극 또는 제3 극과 전기적으로 연결되도록 하는 것을 특징으로 하는 어레이 기판.
  12. 제 8항에 있어서,
    상기 제1 부분 상면에 순차적으로 설치되는 커패시턴스 격리 구조 및 저장 커패시턴스 전극을 더 포함하는 것을 특징으로 하는 어레이 기판.
  13. 제 8항에 있어서,
    상기 박막 트랜지스터의 제1 극, 제2 극, 제3 극은 각각 게이트, 소스 전극, 드레인 전극이고, 상기 제1 신호 라인은 스캐닝 라인이며, 제2 신호 라인은 데이터 라인인 것을 특징으로 하는 어레이 기판.
  14. 제 9항에 있어서,
    상기 박막 트랜지스터의 제1 극, 제2 극, 제3 극은 각각 게이트, 소스 전극, 드레인 전극이고, 상기 제1 신호 라인은 스캐닝 라인이며, 제2 신호 라인은 데이터 라인인 것을 특징으로 하는 어레이 기판.
  15. 어레이 기판에 있어서, 상기 어레이 기판의 제조 방법은,
    기판에 도전층을 증착하고, 제1 마스크를 사용하여 상기 도전층을 박막 트랜지스터의 3극 및 제1 신호 라인, 제2 신호 라인으로 에칭하며, 상기 제1 신호 라인은 상기 제2 신호 라인 양측에 분리되는 제1 부분 및 제2 부분을 포함하는 에칭 단계; 중간층을 순차적으로 증착하고, 제2 마스크를 사용하여 상기 중간층을 상기 제1 부분과 제2 부분을 연결하는 제1 연결 브릿지로 에칭하는 단계;
    전기 전도 전극을 증착하고, 제3 마스크를 사용하여 상기 전기 전도 전극을 픽셀 전극 및 상기 제1 부분과 상기 제2 부분을 전기적으로 연결하는 연결 라인으로 에칭하는 단계; 를 포함하는 것을 특징으로 하는 어레이 기판.
  16. 제 15항에 있어서,
    상기 제1 신호 라인의 제1 부분과 상기 박막 트랜지스터의 제1 극은 전기적으로 연결되고, 상기 제2 신호 라인과 상기 박막 트랜지스터의 제2 극은 전기적으로 연결되며, 상기 중간층은 적치되는 절연층, 활성층, 오믹 접촉층 및 패시베이션층을 포함하고;
    상기 어레이 기판의 제조 방법에 있어서, 제2 마스크를 사용하여 상기 중간층을 상기 제1 부분과 제2 부분을 연결하는 제1 연결 브릿지로 에칭하는 상기 단계는,
    제2 마스크를 사용하여 상기 중간층을 상기 제2 극과 상기 박막 트랜지스터의 제3 극을 연결하는 제2 연결 브릿지로 에칭하는 단계를 더 포함하고;
    제3 마스크를 사용하여 상기 전기 전도 전극을 픽셀 전극 및 상기 제1 부분과 상기 제2 부분을 전기적으로 연결하는 연결 라인으로 에칭하는 상기 단계는,
    제3 마스크를 사용하여 상기 제2 연결 브릿지의 상기 전기 전도 전극, 상기 패시베이션층 및 상기 오믹 접촉층을 상기 제2 극 및 제3 극에 대응되게 에칭 단절하는 단계; 를 더 포함하는 것을 특징으로 하는 어레이 기판.
  17. 제 16항에 있어서,
    상기 어레이 기판의 제조 방법에 있어서, 제2 마스크를 사용하여 상기 중간층을 상기 제2 극과 상기 박막 트랜지스터의 제3 극을 연결하는 제2 연결 브릿지로 에칭하는 상기 단계는,
    불화 수소산을 사용하여 상기 제2 연결 브릿지 중의 패시베이션층 및 절연층의 가장자리를 에칭하고, 상기 제2 연결 브릿지 중의 활성층 및 오믹 접촉층이 외부로 돌출되어 접촉링을 형성하도록 하는 단계를 더 포함하는 것을 특징으로 하는 어레이 기판.
  18. 제 17항에 있어서,
    상기 제2 연결 브릿지의 전기 전도 전극은 상기 접촉링에 설치되어, 상기 전기 전도 전극이 상기 접촉링 및 상기 제2 극 또는 제3 극과 전기적으로 연결되도록 하는 것을 특징으로 하는 어레이 기판.
  19. 제 15항에 있어서,
    상기 어레이 기판의 제조 방법에 있어서, 제2 마스크를 사용하여 상기 중간층을 상기 제1 부분과 제2 부분을 연결하는 제1 연결 브릿지로 에칭하는 상기 단계는,
    제2 마스크를 사용하여 상기 중간층을 상기 제1 부분 상면에 위치하는 커패시턴스 격리 구조로 에칭하는 단계를 더 포함하고;
    제3 마스크를 사용하여 상기 전기 전도 전극을 픽셀 전극 및 상기 제1 부분과 상기 제2 부분을 전기적으로 연결하는 연결 라인으로 에칭하는 상기 단계는,
    제3 마스크를 사용하여 상기 전기 전도 전극을 상기 커패시턴스 격리 구조 상면에 위치하는 저장 커패시턴스 전극으로 에칭하는 단계; 를 더 포함하는 것을 특징으로 하는 어레이 기판.
  20. 제 15항에 있어서,
    상기 박막 트랜지스터의 제1 극, 제2 극, 제3 극은 각각 게이트, 소스 전극, 드레인 전극이고, 상기 제1 신호 라인은 스캐닝 라인이며, 제2 신호 라인은 데이터 라인인 것을 특징으로 하는 어레이 기판.
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