JP2000174223A - 強誘電体メモリおよびその製造方法 - Google Patents
強誘電体メモリおよびその製造方法Info
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- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
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Abstract
(57)【要約】
【構成】 第１絶縁膜１２の上面に穴１４を形成し、こ
の穴１４内にスピン塗布法による塗布工程を含むゾルゲ
ル法によって下部電極１６を形成する。スピン塗布法に
よる塗布工程では、第１絶縁膜１２の表面に前駆体溶液
が滴下されて遠心力によって吹き飛ばされるため、これ
によって積層される第１導電膜においては、前駆体溶液
が溜まり易い穴１４の部分すなわち下部電極１６となる
部分の膜厚が厚くなり、穴１４以外の部分の膜厚は薄く
なる。したがって、第１導電膜をドライエッチングして
下部電極１６を形成する際には、穴１４以外の部分すな
わち第１導電膜の膜厚が薄くなった部分のみをエッチン
グすればよく、短時間でエッチングできる。 【効果】 ドライエッチングプロセスにおいて強誘電体
１８がプラズマ雰囲気中にさらされる時間を短縮できる
ので、プラズマの影響によって強誘電体１８の特性が劣
化するのを防止できる。
の穴１４内にスピン塗布法による塗布工程を含むゾルゲ
ル法によって下部電極１６を形成する。スピン塗布法に
よる塗布工程では、第１絶縁膜１２の表面に前駆体溶液
が滴下されて遠心力によって吹き飛ばされるため、これ
によって積層される第１導電膜においては、前駆体溶液
が溜まり易い穴１４の部分すなわち下部電極１６となる
部分の膜厚が厚くなり、穴１４以外の部分の膜厚は薄く
なる。したがって、第１導電膜をドライエッチングして
下部電極１６を形成する際には、穴１４以外の部分すな
わち第１導電膜の膜厚が薄くなった部分のみをエッチン
グすればよく、短時間でエッチングできる。 【効果】 ドライエッチングプロセスにおいて強誘電体
１８がプラズマ雰囲気中にさらされる時間を短縮できる
ので、プラズマの影響によって強誘電体１８の特性が劣
化するのを防止できる。
Description
【０００１】
【産業上の利用分野】この発明は強誘電体メモリおよび
その製造方法に関し、特にたとえば絶縁膜上に下部電
極，強誘電体および上部電極をこの順に形成した構造を
有する強誘電体メモリおよびそのような強誘電体メモリ
の製造方法に関する。
その製造方法に関し、特にたとえば絶縁膜上に下部電
極，強誘電体および上部電極をこの順に形成した構造を
有する強誘電体メモリおよびそのような強誘電体メモリ
の製造方法に関する。
【０００２】
【従来の技術】図１３に示すこの種の従来の強誘電体メ
モリ１は、図示しない半導体基板およびその上に形成さ
れた第１絶縁膜２を含み、第１絶縁膜２上には、下部電
極３，強誘電体４および上部電極５がこの順に形成さ
れ、さらに、これらを覆うようにして第２絶縁膜６が積
層される。強誘電体メモリ１を製造する際には、図１４
（Ａ）に示すように、半導体基板に形成された第１絶縁
膜２上に白金（Ｐｔ）等からなる導電膜３ａをスパッタ
リングによって積層し、導電膜３ａ上にチタン酸ジルコ
ン酸鉛（ＰＺＴ）等からなる強誘電体膜４ａをゾルゲル
法によって積層し、さらに、強誘電体膜４ａ上に白金
（Ｐｔ）等からなる導電膜５ａをスパッタリングによっ
て積層する。そして、図１４（Ｂ）に示すように、導電
膜５ａ，強誘電体膜４ａおよび導電膜３ａをそれぞれ順
次ドライエッチングして、上部電極５，強誘電体４およ
び下部電極３を形成し、その後、これらを覆うようにし
て絶縁膜６（図１３）をＣＶＤ法によって積層する。
モリ１は、図示しない半導体基板およびその上に形成さ
れた第１絶縁膜２を含み、第１絶縁膜２上には、下部電
極３，強誘電体４および上部電極５がこの順に形成さ
れ、さらに、これらを覆うようにして第２絶縁膜６が積
層される。強誘電体メモリ１を製造する際には、図１４
（Ａ）に示すように、半導体基板に形成された第１絶縁
膜２上に白金（Ｐｔ）等からなる導電膜３ａをスパッタ
リングによって積層し、導電膜３ａ上にチタン酸ジルコ
ン酸鉛（ＰＺＴ）等からなる強誘電体膜４ａをゾルゲル
法によって積層し、さらに、強誘電体膜４ａ上に白金
（Ｐｔ）等からなる導電膜５ａをスパッタリングによっ
て積層する。そして、図１４（Ｂ）に示すように、導電
膜５ａ，強誘電体膜４ａおよび導電膜３ａをそれぞれ順
次ドライエッチングして、上部電極５，強誘電体４およ
び下部電極３を形成し、その後、これらを覆うようにし
て絶縁膜６（図１３）をＣＶＤ法によって積層する。
【０００３】
【発明が解決しようとする課題】従来技術では、導電膜
５ａ，強誘電体膜４ａおよび導電膜３ａをそれぞれ上部
電極５，強誘電体４および下部電極３に要求される膜厚
分だけ積層し、不要部分におけるこれらの全膜厚分をド
ライエッチングにより除去していたのでエッチング量が
多く、エッチングに長時間を要していた。したがって、
ドライエッチングプロセスにおいて強誘電体４がプラズ
マ雰囲気中に長時間さらされることになり、プラズマの
影響によって、強誘電体４のスイッチングチャージ量
（Ｑｓｗ）が低くなる、ヒステリシスの対象性が悪くな
る、保持特性や疲労特性が悪くなる等の問題を生じる恐
れがあった。
５ａ，強誘電体膜４ａおよび導電膜３ａをそれぞれ上部
電極５，強誘電体４および下部電極３に要求される膜厚
分だけ積層し、不要部分におけるこれらの全膜厚分をド
ライエッチングにより除去していたのでエッチング量が
多く、エッチングに長時間を要していた。したがって、
ドライエッチングプロセスにおいて強誘電体４がプラズ
マ雰囲気中に長時間さらされることになり、プラズマの
影響によって、強誘電体４のスイッチングチャージ量
（Ｑｓｗ）が低くなる、ヒステリシスの対象性が悪くな
る、保持特性や疲労特性が悪くなる等の問題を生じる恐
れがあった。
【０００４】それゆえに、この発明の主たる目的は、強
誘電体特性の劣化を防止できる、強誘電体メモリおよび
その製造方法を提供することである。
誘電体特性の劣化を防止できる、強誘電体メモリおよび
その製造方法を提供することである。
【０００５】
【課題を解決するための手段】第１の発明は、絶縁膜、
絶縁膜の上面に形成された穴、穴内に形成された下部電
極、下部電極上に形成された強誘電体、および強誘電体
上に形成された上部電極を備える、強誘電体メモリであ
る。第２の発明は、絶縁膜上に下部電極，強誘電体およ
び上部電極を形成する強誘電体メモリの製造方法におい
て、絶縁膜の上面に穴を形成し、穴内に下部電極を塗布
工程を含むプロセスによって形成するようにしたことを
特徴とする、強誘電体メモリの製造方法である。
絶縁膜の上面に形成された穴、穴内に形成された下部電
極、下部電極上に形成された強誘電体、および強誘電体
上に形成された上部電極を備える、強誘電体メモリであ
る。第２の発明は、絶縁膜上に下部電極，強誘電体およ
び上部電極を形成する強誘電体メモリの製造方法におい
て、絶縁膜の上面に穴を形成し、穴内に下部電極を塗布
工程を含むプロセスによって形成するようにしたことを
特徴とする、強誘電体メモリの製造方法である。
【０００６】
【作用】絶縁膜の上面に穴を形成し、この穴内にスピン
塗布法を含むプロセス（ゾルゲル法等）によって下部電
極を形成する。スピン塗布法による塗布工程では、絶縁
膜の表面に前駆体溶液が滴下されて遠心力によって吹き
飛ばされるため、これによって積層される導電膜におい
ては、前駆体溶液が溜まり易い穴部分すなわち下部電極
となる部分の膜厚が厚くなり、穴以外の部分の膜厚は薄
くなる。したがって、導電膜をエッチングして下部電極
を形成する際には、穴以外の部分すなわち導電膜の膜厚
が薄くなった部分のみをエッチングすればよく、短時間
でエッチングできる。ただし、導電膜の膜厚が薄くなっ
た部分を配線として残す場合には、エッチングする必要
はない。また、穴の隅部分にスピン塗布法を含むプロセ
スによって第１電極部分を形成し、その上に第２電極部
分をスピン塗布法を含むプロセスによって形成すると、
これらによって構成される下部電極の上面中央部の凹み
量が少なくなる。一方、穴の隅部分にスピン塗布法を含
むプロセスによって第１電極部分を形成し、その上に第
２電極部分をスパッタリングによって形成すると、下部
電極の上面における結晶方向のばらつきが少なくなる。
そして、絶縁膜の上面から所定の深さ位置に膜を形成
し、この膜をエッチングストッパとして絶縁膜に穴を形
成すると、所定の深さで穴の底面が平坦になり、また、
絶縁膜中の水分が下部電極を通して強誘電体へ至るのが
膜によって阻止される。さらに、穴内に形成される下部
電極の上面と絶縁膜の上面とを平坦化して面一にする
と、穴以外の部分の導電膜を後工程でエッチングする必
要がなくなる。平坦化した下部電極の表面に下部電極と
同材料からなる薄膜を形成すると、平坦化に伴う下部電
極の表面荒れが解消される。
塗布法を含むプロセス（ゾルゲル法等）によって下部電
極を形成する。スピン塗布法による塗布工程では、絶縁
膜の表面に前駆体溶液が滴下されて遠心力によって吹き
飛ばされるため、これによって積層される導電膜におい
ては、前駆体溶液が溜まり易い穴部分すなわち下部電極
となる部分の膜厚が厚くなり、穴以外の部分の膜厚は薄
くなる。したがって、導電膜をエッチングして下部電極
を形成する際には、穴以外の部分すなわち導電膜の膜厚
が薄くなった部分のみをエッチングすればよく、短時間
でエッチングできる。ただし、導電膜の膜厚が薄くなっ
た部分を配線として残す場合には、エッチングする必要
はない。また、穴の隅部分にスピン塗布法を含むプロセ
スによって第１電極部分を形成し、その上に第２電極部
分をスピン塗布法を含むプロセスによって形成すると、
これらによって構成される下部電極の上面中央部の凹み
量が少なくなる。一方、穴の隅部分にスピン塗布法を含
むプロセスによって第１電極部分を形成し、その上に第
２電極部分をスパッタリングによって形成すると、下部
電極の上面における結晶方向のばらつきが少なくなる。
そして、絶縁膜の上面から所定の深さ位置に膜を形成
し、この膜をエッチングストッパとして絶縁膜に穴を形
成すると、所定の深さで穴の底面が平坦になり、また、
絶縁膜中の水分が下部電極を通して強誘電体へ至るのが
膜によって阻止される。さらに、穴内に形成される下部
電極の上面と絶縁膜の上面とを平坦化して面一にする
と、穴以外の部分の導電膜を後工程でエッチングする必
要がなくなる。平坦化した下部電極の表面に下部電極と
同材料からなる薄膜を形成すると、平坦化に伴う下部電
極の表面荒れが解消される。
【０００７】
【発明の効果】この発明によれば、ドライエッチングプ
ロセスにおいて強誘電体がプラズマ雰囲気中にさらされ
る時間を短縮できるので、プラズマの影響によって強誘
電体の特性が劣化するのを防止できる。また、穴の隅部
分に下部電極を構成する第１電極部分を形成し、その上
に第２電極部分を形成したり、平坦化した下部電極の表
面に薄膜を形成することによって、強誘電体の結晶性お
よび配向性を安定させることができる。
ロセスにおいて強誘電体がプラズマ雰囲気中にさらされ
る時間を短縮できるので、プラズマの影響によって強誘
電体の特性が劣化するのを防止できる。また、穴の隅部
分に下部電極を構成する第１電極部分を形成し、その上
に第２電極部分を形成したり、平坦化した下部電極の表
面に薄膜を形成することによって、強誘電体の結晶性お
よび配向性を安定させることができる。
【０００８】また、絶縁膜の上面から所定の深さ位置に
膜を形成し、この膜をエッチングストッパとして利用し
て穴を形成すると、穴の底面を所定の深さで平坦にする
ことができるので、下部電極を安定して形成できる。ま
た、この膜によって絶縁膜に含まれる水分が強誘電体に
至るのを阻止できるので、強誘電体の特性劣化を防止で
きる。
膜を形成し、この膜をエッチングストッパとして利用し
て穴を形成すると、穴の底面を所定の深さで平坦にする
ことができるので、下部電極を安定して形成できる。ま
た、この膜によって絶縁膜に含まれる水分が強誘電体に
至るのを阻止できるので、強誘電体の特性劣化を防止で
きる。
【０００９】この発明の上述の目的，その他の目的，特
徴および利点は、図面を参照して行う以下の実施例の詳
細な説明から一層明らかとなろう。
徴および利点は、図面を参照して行う以下の実施例の詳
細な説明から一層明らかとなろう。
【００１０】
【実施例】図１に示すこの実施例の強誘電体メモリ１０
は、図示しないシリコン（Ｓｉ）基板上に形成された第
１絶縁膜１２を含み、第１絶縁膜１２の上面には穴１４
が形成され、穴１４の内部には下部電極１６が形成され
る。そして、下部電極１６上には強誘電体１８および上
部電極２０がこの順に形成され、さらに、これらを覆う
ようにして第２絶縁膜２２が積層される。
は、図示しないシリコン（Ｓｉ）基板上に形成された第
１絶縁膜１２を含み、第１絶縁膜１２の上面には穴１４
が形成され、穴１４の内部には下部電極１６が形成され
る。そして、下部電極１６上には強誘電体１８および上
部電極２０がこの順に形成され、さらに、これらを覆う
ようにして第２絶縁膜２２が積層される。
【００１１】以下には、図２および図３に従って強誘電
体メモリ１０の製造方法を具体的に説明する。まず、図
示しないシリコン（Ｓｉ）基板を準備し、その表面にリ
ン含有シリカガラス（ＰＳＧ）またはボロン・リン含有
シリカガラス（ＢＰＳＧ）等からなる第１絶縁膜１２を
ＣＶＤ法によって積層する。続いて、図２（Ａ）に示す
ように、第１絶縁膜１２をパターン形成したレジスト２
４でマスクして、異方性のドライエッチングであるＲＩ
Ｅ（反応性イオンエッチング）法によって穴１４を形成
する。そして、図２（Ｂ）に示すように、穴１４の内部
を含む第１絶縁膜１２の表面にゲル乾燥膜である第１導
電膜２６をゾルゲル法によって積層する。すなわち、成
分元素であるイリジウム（Ｉｒ）を含む金属アルコキシ
ド溶液を加水分解・重縮合させてＩｒ前駆体溶液を作成
し、これを第１絶縁膜１２の表面にスピン塗布法により
塗布した後、乾燥させてゲル乾燥膜とする。スピン塗布
法による塗布工程では、第１絶縁膜１２の表面に滴下さ
れた前駆体溶液が遠心力によって吹き飛ばされるが、穴
１４内の前駆体溶液は吹き飛ばされ難いので、第１導電
膜２６の肉厚は、図２（Ｂ）に示すように、穴１４内の
部分が他の部分よりも厚くなる。
体メモリ１０の製造方法を具体的に説明する。まず、図
示しないシリコン（Ｓｉ）基板を準備し、その表面にリ
ン含有シリカガラス（ＰＳＧ）またはボロン・リン含有
シリカガラス（ＢＰＳＧ）等からなる第１絶縁膜１２を
ＣＶＤ法によって積層する。続いて、図２（Ａ）に示す
ように、第１絶縁膜１２をパターン形成したレジスト２
４でマスクして、異方性のドライエッチングであるＲＩ
Ｅ（反応性イオンエッチング）法によって穴１４を形成
する。そして、図２（Ｂ）に示すように、穴１４の内部
を含む第１絶縁膜１２の表面にゲル乾燥膜である第１導
電膜２６をゾルゲル法によって積層する。すなわち、成
分元素であるイリジウム（Ｉｒ）を含む金属アルコキシ
ド溶液を加水分解・重縮合させてＩｒ前駆体溶液を作成
し、これを第１絶縁膜１２の表面にスピン塗布法により
塗布した後、乾燥させてゲル乾燥膜とする。スピン塗布
法による塗布工程では、第１絶縁膜１２の表面に滴下さ
れた前駆体溶液が遠心力によって吹き飛ばされるが、穴
１４内の前駆体溶液は吹き飛ばされ難いので、第１導電
膜２６の肉厚は、図２（Ｂ）に示すように、穴１４内の
部分が他の部分よりも厚くなる。
【００１２】そして、図２（Ｃ）に示すように、第１導
電膜２６の表面に強誘電体１８を構成する膜２８をゾル
ゲル法によって積層する。すなわち、ＰＺＴ（チタン酸
ジルコン酸鉛）前駆体溶液を第１導電膜２６の表面にス
ピン塗布法により塗布した後、これを乾燥させてゲル乾
燥膜とする。膜２８を積層した後、この構造体をＲＴＡ
(Rapid Thermal Annealing) 装置を用いて熱処理し、第
１導電膜２６および膜２８に含まれる有機物を熱分解し
て除去する。そして、図２（Ｄ）に示すように、膜２８
上に白金（Ｐｔ）からなる第２導電膜３０をスパッタリ
ングによって積層する。
電膜２６の表面に強誘電体１８を構成する膜２８をゾル
ゲル法によって積層する。すなわち、ＰＺＴ（チタン酸
ジルコン酸鉛）前駆体溶液を第１導電膜２６の表面にス
ピン塗布法により塗布した後、これを乾燥させてゲル乾
燥膜とする。膜２８を積層した後、この構造体をＲＴＡ
(Rapid Thermal Annealing) 装置を用いて熱処理し、第
１導電膜２６および膜２８に含まれる有機物を熱分解し
て除去する。そして、図２（Ｄ）に示すように、膜２８
上に白金（Ｐｔ）からなる第２導電膜３０をスパッタリ
ングによって積層する。
【００１３】そして、図２（Ｅ）に示すように、第２導
電膜３０，膜２８および第１導電膜２６を順次エッチン
グ（ＲＩＥ法）して不要部分を除去する。エッチング工
程では、第２導電膜３０および膜２８をそれらの全膜厚
分すなわち上部電極２０および強誘電体１８に要求され
る膜厚分だけエッチングする必要があるが、第１導電膜
２６については、穴１４からはみ出した部分をエッチン
グするだけでよい。上述したように、穴１４からはみ出
した部分の膜厚は、下部電極１６の膜厚より薄いので、
下部電極１６の全膜厚分をエッチングする従来技術に比
べてエッチング時間は短くなる。
電膜３０，膜２８および第１導電膜２６を順次エッチン
グ（ＲＩＥ法）して不要部分を除去する。エッチング工
程では、第２導電膜３０および膜２８をそれらの全膜厚
分すなわち上部電極２０および強誘電体１８に要求され
る膜厚分だけエッチングする必要があるが、第１導電膜
２６については、穴１４からはみ出した部分をエッチン
グするだけでよい。上述したように、穴１４からはみ出
した部分の膜厚は、下部電極１６の膜厚より薄いので、
下部電極１６の全膜厚分をエッチングする従来技術に比
べてエッチング時間は短くなる。
【００１４】そして、この構造体をＲＴＡ装置を用いて
熱処理し、第１導電膜２６および膜２８を焼結して結晶
化することによって、酸化イリジウム（ＩｒＯ2 ）から
なる下部電極１６およびチタン酸ジルコン酸鉛（ＰＺ
Ｔ）からなる強誘電体１８を得る。この実施例では、膜
２８上の第２導電膜３０を優先配向性を有する白金（Ｐ
ｔ）で形成しているので、強誘電体１８は第２導電膜３
０の配向性に類似した配向性で結晶化する。すなわち、
第２導電膜３０によって強誘電体１８の配向性が制御さ
れる。
熱処理し、第１導電膜２６および膜２８を焼結して結晶
化することによって、酸化イリジウム（ＩｒＯ2 ）から
なる下部電極１６およびチタン酸ジルコン酸鉛（ＰＺ
Ｔ）からなる強誘電体１８を得る。この実施例では、膜
２８上の第２導電膜３０を優先配向性を有する白金（Ｐ
ｔ）で形成しているので、強誘電体１８は第２導電膜３
０の配向性に類似した配向性で結晶化する。すなわち、
第２導電膜３０によって強誘電体１８の配向性が制御さ
れる。
【００１５】このようにして下部電極１６，強誘電体１
８および上部電極２０を形成した後、図１に示すよう
に、これらを覆うようにしてリン含有シリカガラス（Ｐ
ＳＧ）またはボロン・リン含有シリカガラス（ＢＰＳ
Ｇ）等からなる第２絶縁膜２２をＣＶＤ法によって積層
する。この実施例によれば、絶縁膜１２の上面に穴１４
を形成し、この穴１４にスピン塗布法による塗布工程を
含むゾルゲル法によって下部電極１６を形成しているの
で、上述したように、下部電極１６を形成するためのエ
ッチング時間を短くすることができる。したがって、強
誘電体１８を構成する膜２８がドライエッチングプロセ
スにおけるプラズマ雰囲気中にさらされる時間を短縮で
き、強誘電体１８の特性がプラズマの影響で劣化するの
を防止できる。
８および上部電極２０を形成した後、図１に示すよう
に、これらを覆うようにしてリン含有シリカガラス（Ｐ
ＳＧ）またはボロン・リン含有シリカガラス（ＢＰＳ
Ｇ）等からなる第２絶縁膜２２をＣＶＤ法によって積層
する。この実施例によれば、絶縁膜１２の上面に穴１４
を形成し、この穴１４にスピン塗布法による塗布工程を
含むゾルゲル法によって下部電極１６を形成しているの
で、上述したように、下部電極１６を形成するためのエ
ッチング時間を短くすることができる。したがって、強
誘電体１８を構成する膜２８がドライエッチングプロセ
スにおけるプラズマ雰囲気中にさらされる時間を短縮で
き、強誘電体１８の特性がプラズマの影響で劣化するの
を防止できる。
【００１６】図３に示す他の実施例の強誘電体メモリ３
２は、下部電極１６，強誘電体１８および上部電極２０
を覆うようにして積層された第２絶縁膜２２に穴３４を
形成し、この穴３４に上部電極２０を埋め込むようにし
たものである。強誘電体メモリ３２を製造する際には、
図４（Ａ）に示すように、穴１４が形成された第１絶縁
膜１２の上に第１導電膜２６および膜２８をスピン塗布
法によって積層する。続いて、図４（Ｂ）に示すよう
に、膜２８および第１導電膜２６をエッチング（ＲＩＥ
法）して不要部分を除去し、この構造体をＲＴＡ装置を
用いて熱処理する。そして、図４（Ｃ）に示すように、
第１導電膜２６および膜２８を覆うようにして第２絶縁
膜２２を積層し、その上面をＣＭＰ（化学機械研磨）法
によって平坦化する。その後、図４（Ｄ）に示すよう
に、第２絶縁膜２２をエッチング（ＲＩＥ法）して穴３
４を形成し、この穴３４を覆うようにして第２絶縁膜２
２上に第２導電膜３０をスピン塗布法（ゾルゲル法）に
よって積層する。そして、第２導電膜３０および第２絶
縁膜２２の上面をＣＭＰ（化学機械研磨）法によって平
坦化した後、この構造体をＲＴＡ装置を用いて熱処理
し、下部電極１６，強誘電体１８および上部電極２０を
焼結して結晶化する。平坦化プロセスではＣＭＰ法に代
えてエッチングを用いてもよいが、エッチングによる場
合には、図５に示すように、上部電極２０の上面が第２
絶縁膜２２の上面よりもやや高くなる。
２は、下部電極１６，強誘電体１８および上部電極２０
を覆うようにして積層された第２絶縁膜２２に穴３４を
形成し、この穴３４に上部電極２０を埋め込むようにし
たものである。強誘電体メモリ３２を製造する際には、
図４（Ａ）に示すように、穴１４が形成された第１絶縁
膜１２の上に第１導電膜２６および膜２８をスピン塗布
法によって積層する。続いて、図４（Ｂ）に示すよう
に、膜２８および第１導電膜２６をエッチング（ＲＩＥ
法）して不要部分を除去し、この構造体をＲＴＡ装置を
用いて熱処理する。そして、図４（Ｃ）に示すように、
第１導電膜２６および膜２８を覆うようにして第２絶縁
膜２２を積層し、その上面をＣＭＰ（化学機械研磨）法
によって平坦化する。その後、図４（Ｄ）に示すよう
に、第２絶縁膜２２をエッチング（ＲＩＥ法）して穴３
４を形成し、この穴３４を覆うようにして第２絶縁膜２
２上に第２導電膜３０をスピン塗布法（ゾルゲル法）に
よって積層する。そして、第２導電膜３０および第２絶
縁膜２２の上面をＣＭＰ（化学機械研磨）法によって平
坦化した後、この構造体をＲＴＡ装置を用いて熱処理
し、下部電極１６，強誘電体１８および上部電極２０を
焼結して結晶化する。平坦化プロセスではＣＭＰ法に代
えてエッチングを用いてもよいが、エッチングによる場
合には、図５に示すように、上部電極２０の上面が第２
絶縁膜２２の上面よりもやや高くなる。
【００１７】この実施例においても、先の実施例と同様
に、ドライエッチングプロセスにおいて膜２８がプラズ
マ雰囲気中にさらされる時間を短縮できるので、強誘電
体１８の特性が劣化するのを防止できる。また、穴３４
に上部電極２０を埋め込むとともに、上部電極２０およ
び第２絶縁膜２２の上面を平坦化しているので、第２絶
縁膜２２の上面に上部電極２０と導通する配線膜を積層
することができる。
に、ドライエッチングプロセスにおいて膜２８がプラズ
マ雰囲気中にさらされる時間を短縮できるので、強誘電
体１８の特性が劣化するのを防止できる。また、穴３４
に上部電極２０を埋め込むとともに、上部電極２０およ
び第２絶縁膜２２の上面を平坦化しているので、第２絶
縁膜２２の上面に上部電極２０と導通する配線膜を積層
することができる。
【００１８】なお、上述のそれぞれの実施例では、図２
（Ｅ）または図４（Ｂ）に示す工程において、第１導電
膜２６の穴１４からはみ出した部分をもエッチングによ
り除去しているが、たとえば図６（Ａ）または図６
（Ｂ）に示すように、この部分をエッチングせずに配線
３２として用いるようにしてもよい。また、図２（Ｃ）
または図４（Ａ）に示す工程においては、第１導電膜２
６および第１絶縁膜１２の上面を平坦化することなく、
膜２８を積層しているが、図７に示すように、これらの
上面をＣＭＰ（化学機械研磨）法またはエッチングによ
って平坦化した後に、膜２８を積層するようにしてもよ
い。この場合には、穴１４からはみ出した部分の第１導
電膜２６を後工程でエッチングする必要がないので、エ
ッチング時間をさらに短縮できる。また、平坦化プロセ
スで生じる第１導電膜２６の表面荒れを解消するため
に、図８に示すように、平坦化された第１導電膜２６の
表面にこれと同材料からなる薄膜３６を積層するように
してもよい。
（Ｅ）または図４（Ｂ）に示す工程において、第１導電
膜２６の穴１４からはみ出した部分をもエッチングによ
り除去しているが、たとえば図６（Ａ）または図６
（Ｂ）に示すように、この部分をエッチングせずに配線
３２として用いるようにしてもよい。また、図２（Ｃ）
または図４（Ａ）に示す工程においては、第１導電膜２
６および第１絶縁膜１２の上面を平坦化することなく、
膜２８を積層しているが、図７に示すように、これらの
上面をＣＭＰ（化学機械研磨）法またはエッチングによ
って平坦化した後に、膜２８を積層するようにしてもよ
い。この場合には、穴１４からはみ出した部分の第１導
電膜２６を後工程でエッチングする必要がないので、エ
ッチング時間をさらに短縮できる。また、平坦化プロセ
スで生じる第１導電膜２６の表面荒れを解消するため
に、図８に示すように、平坦化された第１導電膜２６の
表面にこれと同材料からなる薄膜３６を積層するように
してもよい。
【００１９】また、図９に示すように、第１絶縁膜１２
の所定深さ位置に窒化シリコン（ＳｉＮ）または窒酸化
シリコン（ＳｉＯＮ）等からなる膜厚１０００Å程度の
膜３８を形成し、この膜３８をエッチングストッパとし
て利用して穴１４を形成するようにしてもよい。膜３８
を形成すると、穴１４の底面を所定の深さで平坦にする
ことができるので、その上に下部電極１６（図１，図
３）を安定して形成できる。また、膜３８より下の絶縁
膜１２に含まれる水分が下部電極１６を通して強誘電体
１８に至るのを阻止できるので、水分の影響によって強
誘電体１８（図１，図３）の特性が劣化するのを防止で
きる。
の所定深さ位置に窒化シリコン（ＳｉＮ）または窒酸化
シリコン（ＳｉＯＮ）等からなる膜厚１０００Å程度の
膜３８を形成し、この膜３８をエッチングストッパとし
て利用して穴１４を形成するようにしてもよい。膜３８
を形成すると、穴１４の底面を所定の深さで平坦にする
ことができるので、その上に下部電極１６（図１，図
３）を安定して形成できる。また、膜３８より下の絶縁
膜１２に含まれる水分が下部電極１６を通して強誘電体
１８に至るのを阻止できるので、水分の影響によって強
誘電体１８（図１，図３）の特性が劣化するのを防止で
きる。
【００２０】また、図１０に示すように、穴１４の隅部
分にスピン塗布法を含むプロセス（ゾルゲル法等）によ
って第１電極部分１６ａを形成し、その上に第２電極部
分１６ｂを形成して下部電極１６を構成してもよい。こ
の場合に、第２電極部分１６ｂをスピン塗布法を含むプ
ロセス（ゾルゲル法等）によって形成すると、下部電極
１６の焼成に伴う上面中央部の凹み量を少なくすること
ができる。一方、第２電極部分１６ｂすなわち第１導電
膜２６ｂをスパッタリングによって形成すると、図１１
に示すように、下部電極１６の上面における結晶方向の
ばらつきを少なくすることができるので、その上に形成
される強誘電体１８（図１０）の結晶状態を安定させる
ことができる。さらに、図１２に示すように、第１電極
部分１６ａを穴１４の底面全体に形成すると、第１電極
部分１６ａの膜厚分だけ第２電極部分１６ｂの膜厚を薄
くすることができるので、エッチングプロセスにおける
エッチング量をより少なくすることができる。
分にスピン塗布法を含むプロセス（ゾルゲル法等）によ
って第１電極部分１６ａを形成し、その上に第２電極部
分１６ｂを形成して下部電極１６を構成してもよい。こ
の場合に、第２電極部分１６ｂをスピン塗布法を含むプ
ロセス（ゾルゲル法等）によって形成すると、下部電極
１６の焼成に伴う上面中央部の凹み量を少なくすること
ができる。一方、第２電極部分１６ｂすなわち第１導電
膜２６ｂをスパッタリングによって形成すると、図１１
に示すように、下部電極１６の上面における結晶方向の
ばらつきを少なくすることができるので、その上に形成
される強誘電体１８（図１０）の結晶状態を安定させる
ことができる。さらに、図１２に示すように、第１電極
部分１６ａを穴１４の底面全体に形成すると、第１電極
部分１６ａの膜厚分だけ第２電極部分１６ｂの膜厚を薄
くすることができるので、エッチングプロセスにおける
エッチング量をより少なくすることができる。
【００２１】また、下部電極１６としては、酸化イリジ
ウム（ＩｒＯ2 ）に代えて、酸化ルテニウム（Ｒｕ
Ｏ2 ），酸化ロジウム（ＲｈＯ2 ）または酸化パラジウ
ム（ＰｄＯ2 ）等を用いてもよく、その場合には、ルテ
ニウム（Ｒｕ），ロジウム（Ｒｈ）またはパラジウム
（Ｐｄ）等を成分元素として前駆体溶液を作成する。さ
らに、上述のそれぞれの実施例では、下部電極１６およ
び上部電極２０（図３，図５）をゾルゲル法で形成して
いるが、たとえばＭＯＤ法（有機金属分解法）のよう
に、スピン塗布工程を含む他のプロセスで形成するよう
にしてもよい。
ウム（ＩｒＯ2 ）に代えて、酸化ルテニウム（Ｒｕ
Ｏ2 ），酸化ロジウム（ＲｈＯ2 ）または酸化パラジウ
ム（ＰｄＯ2 ）等を用いてもよく、その場合には、ルテ
ニウム（Ｒｕ），ロジウム（Ｒｈ）またはパラジウム
（Ｐｄ）等を成分元素として前駆体溶液を作成する。さ
らに、上述のそれぞれの実施例では、下部電極１６およ
び上部電極２０（図３，図５）をゾルゲル法で形成して
いるが、たとえばＭＯＤ法（有機金属分解法）のよう
に、スピン塗布工程を含む他のプロセスで形成するよう
にしてもよい。
【図１】この発明の一実施例を示す図解図である。
【図２】図１実施例の製造方法を示す図解図である。
【図３】この発明の他の実施例を示す図解図である。
【図４】図３実施例の製造方法を示す図解図である。
【図５】図３実施例の変形例を示す図解図である。
【図６】この発明の他の実施例を示す図解図である。
【図７】平坦化された第１導電膜および第１絶縁膜の上
に強誘電体を構成する膜を積層した状態を示す図解図で
ある。
に強誘電体を構成する膜を積層した状態を示す図解図で
ある。
【図８】平坦化された第１導電膜の表面に表面荒れを解
消するための膜を積層した状態を示す図解図である。
消するための膜を積層した状態を示す図解図である。
【図９】第１絶縁膜の所定深さ位置に膜を形成した状態
を示す図解図である。
を示す図解図である。
【図１０】穴の隅部分に第１電極部分を形成した状態を
示す図解図である。
示す図解図である。
【図１１】第１電極部分の上に第２電極部分を構成する
第１導電膜をスパッタリングによって積層した状態を示
す図解図である。
第１導電膜をスパッタリングによって積層した状態を示
す図解図である。
【図１２】第１電極部分を穴の底面全体に形成した状態
を示す図解図である。
を示す図解図である。
【図１３】従来の強誘電体メモリを示す図解図である。
【図１４】従来の強誘電体メモリの製造方法を示す図解
図である。
図である。
１０ …強誘電体メモリ １２ …第１絶縁膜 １４ …穴 １６ …下部電極 １８ …強誘電体 ２０ …上部電極 ２２ …第２絶縁膜 ２６ …第１導電膜 ２８ …膜 ３０ …第２導電膜
Claims (14)
- 【請求項１】絶縁膜、 前記絶縁膜の上面に形成された穴、 前記穴内に形成された下部電極、 前記下部電極上に形成された強誘電体、および前記強誘
電体上に形成された上部電極を備える、強誘電体メモ
リ。 - 【請求項２】前記穴の底部に形成されて前記絶縁膜と前
記下部電極とを隔離する膜をさらに備える、請求項１記
載の強誘電体メモリ。 - 【請求項３】前記下部電極は前記穴の隅部分に形成され
た第１電極部分と前記第１電極部分上に形成された第２
電極部分とを含む、請求項１または２記載の強誘電体メ
モリ。 - 【請求項４】前記下部電極の表面に前記下部電極と同じ
材料からなる薄膜を形成した、請求項１ないし３のいず
れかに記載の強誘電体メモリ。 - 【請求項５】前記下部電極および前記絶縁膜のそれぞれ
の上面を平坦化して面一にした、請求項１ないし４のい
ずれかに記載の強誘電体メモリ。 - 【請求項６】絶縁膜上に下部電極，強誘電体および上部
電極を形成する強誘電体メモリの製造方法において、 前記絶縁膜の上面に穴を形成し、前記穴内に前記下部電
極を塗布工程を含むプロセスによって形成するようにし
たことを特徴とする、強誘電体メモリの製造方法。 - 【請求項７】前記プロセスはゾルゲル法を含む、請求項
６記載の強誘電体メモリの製造方法。 - 【請求項８】前記穴の内部を含む前記絶縁膜の上面に導
電膜をスピン塗布法によって積層し、前記穴以外の部分
の前記導電膜をエッチング除去することによって前記下
部電極を形成するようにした、請求項６または７記載の
強誘電体メモリの製造方法。 - 【請求項９】前記穴の隅部分に第１電極部分をスピン塗
布法を含むプロセスによって形成し、前記第１電極部分
の上に第２電極部分を形成して前記下部電極を構成する
ようにした、請求項６または７記載の強誘電体メモリの
製造方法。 - 【請求項１０】前記第２電極部分をスピン塗布法を含む
プロセスによって形成するようにした、請求項９記載の
強誘電体メモリの製造方法。 - 【請求項１１】前記第２電極部分をスパッタリングによ
って形成するようにした、請求項９記載の強誘電体メモ
リの製造方法。 - 【請求項１２】前記絶縁膜の上面から所定の深さ位置に
膜を形成し、前記膜をエッチングストッパとして利用し
て前記絶縁膜をエッチングすることにより前記穴を形成
するようにした、請求項６ないし１１のいずれかに記載
の強誘電体メモリの製造方法。 - 【請求項１３】前記下部電極の上面を平坦化し、その上
に前記強誘電体を形成するようにした、請求項６ないし
１２のいずれかに記載の強誘電体メモリの製造方法。 - 【請求項１４】前記下部電極の上面を平坦化し、その上
に前記下部電極と同じ材料からなる薄膜を形成し、その
上に前記強誘電体を形成するようにした、請求項６ない
し１２のいずれかに記載の強誘電体メモリの製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34132698A JP4416055B2 (ja) | 1998-12-01 | 1998-12-01 | 強誘電体メモリおよびその製造方法 |
| US09/451,979 US6900486B1 (en) | 1998-12-01 | 1999-11-30 | Ferroelectric memory and method for manufacturing same |
| EP99123866A EP1006590A1 (en) | 1998-12-01 | 1999-12-01 | Ferroelectric memory and method for manufacturing same |
| US09/929,187 US6656747B2 (en) | 1998-12-01 | 2001-08-14 | Ferroelectric memory and method for manufacturing same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34132698A JP4416055B2 (ja) | 1998-12-01 | 1998-12-01 | 強誘電体メモリおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000174223A true JP2000174223A (ja) | 2000-06-23 |
| JP4416055B2 JP4416055B2 (ja) | 2010-02-17 |
Family
ID=18345200
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34132698A Expired - Fee Related JP4416055B2 (ja) | 1998-12-01 | 1998-12-01 | 強誘電体メモリおよびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6900486B1 (ja) |
| EP (1) | EP1006590A1 (ja) |
| JP (1) | JP4416055B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008515191A (ja) * | 2004-09-27 | 2008-05-08 | インテル コーポレイション | ポリマー電極を有する強誘電性ポリマーメモリ装置及びその製造方法 |
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|---|---|---|---|---|
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| ES2211366B1 (es) * | 2004-03-18 | 2005-03-01 | Miguel Jose Maldonado Lopez | Plataforma de ablacion posterior para lasik. |
| US7362443B2 (en) | 2005-11-17 | 2008-04-22 | Honeywell International Inc. | Optical gyro with free space resonator and method for sensing inertial rotation rate |
| US7463360B2 (en) * | 2006-04-18 | 2008-12-09 | Honeywell International Inc. | Optical resonator gyro with integrated external cavity beam generator |
| US7454102B2 (en) | 2006-04-26 | 2008-11-18 | Honeywell International Inc. | Optical coupling structure |
| US7535576B2 (en) * | 2006-05-15 | 2009-05-19 | Honeywell International, Inc. | Integrated optical rotation sensor and method for sensing rotation rate |
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|---|---|---|---|---|
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