JPH11297946A - 強誘電体メモリの製造方法 - Google Patents
強誘電体メモリの製造方法Info
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- JPH11297946A JPH11297946A JP10105014A JP10501498A JPH11297946A JP H11297946 A JPH11297946 A JP H11297946A JP 10105014 A JP10105014 A JP 10105014A JP 10501498 A JP10501498 A JP 10501498A JP H11297946 A JPH11297946 A JP H11297946A
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Abstract
(57)【要約】
【構成】 シリコン基板上に形成された第１絶縁膜１２
の上面に下部電極膜１４ａ，前駆体膜１６ａおよび上部
電極膜１８ａを積層し、上部電極膜１８ａをドライエッ
チングして上部電極１８を形成した後、前駆体膜１６ａ
を加熱処理してペロブスカイト結晶化する。その後、前
駆体膜１６ａおよび下部電極膜１４ａをドライエッチン
グして強誘電体および下部電極を形成し、強誘電体を加
熱処理して再度ペロブスカイト結晶化する。 【効果】 ペロブスカイト結晶化された前駆体膜１６ａ
がエッチング工程においてプラズマ雰囲気中にさらされ
る時間を短縮でき、強誘電特性が劣化するのを防止でき
る。
の上面に下部電極膜１４ａ，前駆体膜１６ａおよび上部
電極膜１８ａを積層し、上部電極膜１８ａをドライエッ
チングして上部電極１８を形成した後、前駆体膜１６ａ
を加熱処理してペロブスカイト結晶化する。その後、前
駆体膜１６ａおよび下部電極膜１４ａをドライエッチン
グして強誘電体および下部電極を形成し、強誘電体を加
熱処理して再度ペロブスカイト結晶化する。 【効果】 ペロブスカイト結晶化された前駆体膜１６ａ
がエッチング工程においてプラズマ雰囲気中にさらされ
る時間を短縮でき、強誘電特性が劣化するのを防止でき
る。
Description
【０００１】
【産業上の利用分野】この発明は強誘電体メモリの製造
方法に関し、特にたとえば金属を含む前駆体膜を加熱処
理によりペロブスカイト結晶化して複合酸化物強誘電体
を得るようにした、強誘電体メモリの製造方法に関す
る。
方法に関し、特にたとえば金属を含む前駆体膜を加熱処
理によりペロブスカイト結晶化して複合酸化物強誘電体
を得るようにした、強誘電体メモリの製造方法に関す
る。
【０００２】
【従来の技術】この種の従来の強誘電体メモリの製造方
法では、まず、図７（Ａ）に示すように、図示しないシ
リコン基板上に形成されたシリコン酸化膜（ＳｉＯ2 ）
１の表面に白金（Ｐｔ）からなる下部電極膜２ａをスパ
ッタリング法によって形成し、その上にＰＬＺＴ（チタ
ン酸ジルコン酸ランタン鉛）前駆体膜３ａをゾルゲル法
によって積層する。そして、図７（Ｂ）に示すように、
この構造体をＲＴＡ(Rapid Thermal Annealing) 装置に
入れて、前駆体膜３ａを酸素雰囲気中において７３０℃
で１分間加熱処理してぺロブスカイト結晶化する。続い
て、図７（Ｃ）に示すように、ぺロブスカイト結晶化し
た前駆体膜３ａ上に白金（Ｐｔ）からなる上部電極膜４
ａをスパッタリング法によって形成する。そして、図７
（Ｄ）に示すように、上部電極膜４ａ，前駆体膜３ａお
よび下部電極膜２ａを異方性のドライエッチングである
プラズマエッチング法またはＲＩＥ（反応性イオンエッ
チング）法によって順次エッチングして、上部電極４，
強誘電体３および下部電極２を形成する。その後、図７
（Ｅ）に示すように、強誘電体３を酸素雰囲気中におい
て５５０℃で６０分間加熱処理（回復アニール）してエ
ッチングダメージを回復する。
法では、まず、図７（Ａ）に示すように、図示しないシ
リコン基板上に形成されたシリコン酸化膜（ＳｉＯ2 ）
１の表面に白金（Ｐｔ）からなる下部電極膜２ａをスパ
ッタリング法によって形成し、その上にＰＬＺＴ（チタ
ン酸ジルコン酸ランタン鉛）前駆体膜３ａをゾルゲル法
によって積層する。そして、図７（Ｂ）に示すように、
この構造体をＲＴＡ(Rapid Thermal Annealing) 装置に
入れて、前駆体膜３ａを酸素雰囲気中において７３０℃
で１分間加熱処理してぺロブスカイト結晶化する。続い
て、図７（Ｃ）に示すように、ぺロブスカイト結晶化し
た前駆体膜３ａ上に白金（Ｐｔ）からなる上部電極膜４
ａをスパッタリング法によって形成する。そして、図７
（Ｄ）に示すように、上部電極膜４ａ，前駆体膜３ａお
よび下部電極膜２ａを異方性のドライエッチングである
プラズマエッチング法またはＲＩＥ（反応性イオンエッ
チング）法によって順次エッチングして、上部電極４，
強誘電体３および下部電極２を形成する。その後、図７
（Ｅ）に示すように、強誘電体３を酸素雰囲気中におい
て５５０℃で６０分間加熱処理（回復アニール）してエ
ッチングダメージを回復する。
【０００３】
【発明が解決しようとする課題】従来技術では、前駆体
膜３ａをペロブスカイト結晶化した後に、上部電極膜４
ａを形成し、上部電極膜４ａ，前駆体膜３ａおよび下部
電極膜２ａを順次エッチングしていたので、ペロブスカ
イト結晶化した前駆体膜３ａがエッチング時のプラズマ
雰囲気中に長時間さらされることになる。そのため、回
復アニールによってもプラズマの影響によるエッチング
ダメージを十分に回復することができず、強誘電体３の
スイッチング電荷量が小さくなる、ヒステリシスの対称
性が悪くなる等の問題を生じる恐れがあった。
膜３ａをペロブスカイト結晶化した後に、上部電極膜４
ａを形成し、上部電極膜４ａ，前駆体膜３ａおよび下部
電極膜２ａを順次エッチングしていたので、ペロブスカ
イト結晶化した前駆体膜３ａがエッチング時のプラズマ
雰囲気中に長時間さらされることになる。そのため、回
復アニールによってもプラズマの影響によるエッチング
ダメージを十分に回復することができず、強誘電体３の
スイッチング電荷量が小さくなる、ヒステリシスの対称
性が悪くなる等の問題を生じる恐れがあった。
【０００４】それゆえに、この発明の主たる目的は、強
誘電体特性の劣化を防止できる、強誘電体メモリの製造
方法を提供することである。
誘電体特性の劣化を防止できる、強誘電体メモリの製造
方法を提供することである。
【０００５】
【課題を解決するための手段】この発明は、基板上に下
部電極，強誘電体および上部電極を形成する、強誘電体
メモリの製造方法において、基板上に下部電極を構成す
る下部電極膜を形成し、下部電極膜上に強誘電体を構成
する金属を含む前駆体膜を形成し、前駆体膜上に上部電
極を構成する上部電極膜を形成し、少なくとも上部電極
膜をドライエッチングして上部電極を形成した後に、前
駆体膜を加熱処理してぺロブスカイト結晶化することを
特徴とする、強誘電体メモリの製造方法である。
部電極，強誘電体および上部電極を形成する、強誘電体
メモリの製造方法において、基板上に下部電極を構成す
る下部電極膜を形成し、下部電極膜上に強誘電体を構成
する金属を含む前駆体膜を形成し、前駆体膜上に上部電
極を構成する上部電極膜を形成し、少なくとも上部電極
膜をドライエッチングして上部電極を形成した後に、前
駆体膜を加熱処理してぺロブスカイト結晶化することを
特徴とする、強誘電体メモリの製造方法である。
【０００６】
【作用】基板上に下部電極膜，前駆体膜および上部電極
膜を順次積層し、少なくとも上部電極膜をドライエッチ
ングした後に、前駆体膜を加熱処理してペロブスカイト
結晶化する。したがって、上部電極膜をエッチングする
のに要する時間だけペロブスカイト結晶化された前駆体
膜がプラズマ雰囲気中にさらされる時間が短縮される。
前駆体膜は下部電極膜および上部電極膜の配向性に従っ
て上下両面から結晶成長する。
膜を順次積層し、少なくとも上部電極膜をドライエッチ
ングした後に、前駆体膜を加熱処理してペロブスカイト
結晶化する。したがって、上部電極膜をエッチングする
のに要する時間だけペロブスカイト結晶化された前駆体
膜がプラズマ雰囲気中にさらされる時間が短縮される。
前駆体膜は下部電極膜および上部電極膜の配向性に従っ
て上下両面から結晶成長する。
【０００７】
【発明の効果】この発明によれば、結晶化された前駆体
膜がプラズマ雰囲気中にさらされる時間を短縮でき、ま
た、前駆体膜を上下両面から安定して結晶成長させるこ
とができる。したがって、エッチングダメージによる強
誘電体特性の劣化を防止できるとともに、より安定した
ペロブスカイト結晶を得ることができる。
膜がプラズマ雰囲気中にさらされる時間を短縮でき、ま
た、前駆体膜を上下両面から安定して結晶成長させるこ
とができる。したがって、エッチングダメージによる強
誘電体特性の劣化を防止できるとともに、より安定した
ペロブスカイト結晶を得ることができる。
【０００８】この発明の上述の目的，その他の目的，特
徴および利点は、図面を参照して行う以下の実施例の詳
細な説明から一層明らかとなろう。
徴および利点は、図面を参照して行う以下の実施例の詳
細な説明から一層明らかとなろう。
【０００９】
【実施例】この発明の一実施例の製造方法を図１および
図２に示し、この製造方法が適用される強誘電体メモリ
１０を図３に示す。強誘電体メモリ１０（図３）は、図
示しないシリコン基板上に形成された第１絶縁膜１２を
含み、第１絶縁膜１２の上面には、下部電極１４，強誘
電体１６および上部電極１８が形成されており、さら
に、これらを覆うようにして第２絶縁膜２０が形成され
ている。
図２に示し、この製造方法が適用される強誘電体メモリ
１０を図３に示す。強誘電体メモリ１０（図３）は、図
示しないシリコン基板上に形成された第１絶縁膜１２を
含み、第１絶縁膜１２の上面には、下部電極１４，強誘
電体１６および上部電極１８が形成されており、さら
に、これらを覆うようにして第２絶縁膜２０が形成され
ている。
【００１０】強誘電体メモリ１０を製造する際には、ま
ず、図示しないシリコン（Ｓｉ）基板を準備し、これを
９５０℃程度の酸素雰囲気中に置くことによって、シリ
コン酸化膜（ＳｉＯ2 ）からなる第１絶縁膜１２を形成
する。続いて、図１（Ａ）に示すように、第１絶縁膜１
２の上面に酸化イリジウム（ＩｒＯ2 ）とイリジウム
（Ｉｒ）との２層構造を有する下部電極膜（Ｉｒ／Ｉｒ
Ｏ2 ）１４ａをスパッタリング法によって積層し、その
上にＰＬＺＴ（チタン酸ジルコン酸ランタン鉛）前駆体
膜１６ａをゾルゲル法によって形成する。すなわち、成
分元素を含む複合金属アルコキシド溶液を加水分解・重
縮合させてＰＬＺＴ前駆体溶液を作成し、これを下部電
極膜１４ａの表面にスピン塗布法によって塗布して前駆
体膜１６ａとする。そして、この構造体をアニール炉に
入れて、前駆体膜１６ａの結晶化温度よりも低い４５０
℃で１時間の仮焼成を行い、前駆体膜１６ａに含まれる
有機物を熱分解して除去する。
ず、図示しないシリコン（Ｓｉ）基板を準備し、これを
９５０℃程度の酸素雰囲気中に置くことによって、シリ
コン酸化膜（ＳｉＯ2 ）からなる第１絶縁膜１２を形成
する。続いて、図１（Ａ）に示すように、第１絶縁膜１
２の上面に酸化イリジウム（ＩｒＯ2 ）とイリジウム
（Ｉｒ）との２層構造を有する下部電極膜（Ｉｒ／Ｉｒ
Ｏ2 ）１４ａをスパッタリング法によって積層し、その
上にＰＬＺＴ（チタン酸ジルコン酸ランタン鉛）前駆体
膜１６ａをゾルゲル法によって形成する。すなわち、成
分元素を含む複合金属アルコキシド溶液を加水分解・重
縮合させてＰＬＺＴ前駆体溶液を作成し、これを下部電
極膜１４ａの表面にスピン塗布法によって塗布して前駆
体膜１６ａとする。そして、この構造体をアニール炉に
入れて、前駆体膜１６ａの結晶化温度よりも低い４５０
℃で１時間の仮焼成を行い、前駆体膜１６ａに含まれる
有機物を熱分解して除去する。
【００１１】続いて、図１（Ｂ）に示すように、前駆体
膜１６ａの上面に、酸化イリジウム（ＩｒＯ2 ）とイリ
ジウム（Ｉｒ）との２層構造を有する上部電極膜（Ｉｒ
／ＩｒＯ2 ）１８ａをスパッタリング法によって積層す
る。そして、図１（Ｃ）に示すように、上部電極膜１８
ａをパターン形成したレジストでマスクし、異方性のド
ライエッチングであるプラズマエッチング法またはＲＩ
Ｅ（反応性イオンエッチング）法によってエッチングし
て上部電極１８を形成し、図１（Ｄ）に示すように、こ
の構造体をＲＴＡ(Rapid Thermal Annealing) 装置に入
れて、前駆体膜１６ａを酸素雰囲気中において７３０℃
で１分間加熱処理してペロブスカイト結晶化する。
膜１６ａの上面に、酸化イリジウム（ＩｒＯ2 ）とイリ
ジウム（Ｉｒ）との２層構造を有する上部電極膜（Ｉｒ
／ＩｒＯ2 ）１８ａをスパッタリング法によって積層す
る。そして、図１（Ｃ）に示すように、上部電極膜１８
ａをパターン形成したレジストでマスクし、異方性のド
ライエッチングであるプラズマエッチング法またはＲＩ
Ｅ（反応性イオンエッチング）法によってエッチングし
て上部電極１８を形成し、図１（Ｄ）に示すように、こ
の構造体をＲＴＡ(Rapid Thermal Annealing) 装置に入
れて、前駆体膜１６ａを酸素雰囲気中において７３０℃
で１分間加熱処理してペロブスカイト結晶化する。
【００１２】そして、図２（Ｅ）に示すように、前駆体
膜１６ａおよび下部電極膜１４ａを順次エッチング（プ
ラズマエッチング法またはＲＩＥ法）して強誘電体１６
および下部電極１４を形成する。なお、このエッチング
工程では、前駆体膜１６ａおよび下部電極膜１４ａをエ
ッチングガスの種類等の条件が異なる二工程で個別にエ
ッチングしてもよいし、一工程で同時にエッチングして
もよい。そして、図２（Ｆ）に示すように、この構造体
をＲＴＡ装置に入れて、強誘電体１６を酸素雰囲気中に
おいて７００℃で１分間加熱処理してさらにペロブスカ
イト結晶化し、ペロブスカイト構造を完全なものにす
る。その後、図示しないコンタクト工程に移行し、第１
絶縁膜１２上に下部電極１４，強誘電体１６および上部
電極１８を覆うようにして燐含有シリカガラス（ＰＳ
Ｇ）またはボロン・燐含有シリカガラス（ＢＰＳＧ）等
からなる第２絶縁膜２０（図３）をＣＶＤ法によって形
成する。
膜１６ａおよび下部電極膜１４ａを順次エッチング（プ
ラズマエッチング法またはＲＩＥ法）して強誘電体１６
および下部電極１４を形成する。なお、このエッチング
工程では、前駆体膜１６ａおよび下部電極膜１４ａをエ
ッチングガスの種類等の条件が異なる二工程で個別にエ
ッチングしてもよいし、一工程で同時にエッチングして
もよい。そして、図２（Ｆ）に示すように、この構造体
をＲＴＡ装置に入れて、強誘電体１６を酸素雰囲気中に
おいて７００℃で１分間加熱処理してさらにペロブスカ
イト結晶化し、ペロブスカイト構造を完全なものにす
る。その後、図示しないコンタクト工程に移行し、第１
絶縁膜１２上に下部電極１４，強誘電体１６および上部
電極１８を覆うようにして燐含有シリカガラス（ＰＳ
Ｇ）またはボロン・燐含有シリカガラス（ＢＰＳＧ）等
からなる第２絶縁膜２０（図３）をＣＶＤ法によって形
成する。
【００１３】この実施例によれば、上部電極１８を構成
する上部電極膜１８ａをエッチングした後に、前駆体膜
１６ａを加熱処理してペロブスカイト結晶化しているの
で、上部電極膜１８ａをエッチングするのに要する時間
だけペロブスカイト結晶化された前駆体膜１６ａがエッ
チング工程におけるプラズマ雰囲気中にさらされる時間
を短縮できる。したがって、エッチングダメージによっ
て強誘電体１６の特性が劣化するのを防止できる。ま
た、下部電極膜１４ａと上部電極膜１８ａとによって前
駆体膜１６ａを挟んだ状態でこれを加熱処理しているの
で、下部電極膜１４ａおよび上部電極膜１８ａの配向性
に従って上下両面から安定して結晶成長させることがで
きる。したがって、強誘電体１６のスイッチング電荷量
が小さくなったり、ヒステリシスの対称性が悪くなった
りするのを防止でき、安定した強誘電特性を得ることが
できる。図４は、強誘電体メモリ１０のスイッチング回
数とスイッチング電荷量との関係を調べる実験の結果を
示すグラフであり、このグラフから、スイッチング回数
が多くなっても安定したスイッチング電荷量を得られる
ことがわかる。
する上部電極膜１８ａをエッチングした後に、前駆体膜
１６ａを加熱処理してペロブスカイト結晶化しているの
で、上部電極膜１８ａをエッチングするのに要する時間
だけペロブスカイト結晶化された前駆体膜１６ａがエッ
チング工程におけるプラズマ雰囲気中にさらされる時間
を短縮できる。したがって、エッチングダメージによっ
て強誘電体１６の特性が劣化するのを防止できる。ま
た、下部電極膜１４ａと上部電極膜１８ａとによって前
駆体膜１６ａを挟んだ状態でこれを加熱処理しているの
で、下部電極膜１４ａおよび上部電極膜１８ａの配向性
に従って上下両面から安定して結晶成長させることがで
きる。したがって、強誘電体１６のスイッチング電荷量
が小さくなったり、ヒステリシスの対称性が悪くなった
りするのを防止でき、安定した強誘電特性を得ることが
できる。図４は、強誘電体メモリ１０のスイッチング回
数とスイッチング電荷量との関係を調べる実験の結果を
示すグラフであり、このグラフから、スイッチング回数
が多くなっても安定したスイッチング電荷量を得られる
ことがわかる。
【００１４】なお、上述の実施例では、上部電極膜１８
ａをエッチングした後、前駆体膜１６ａおよび下部電極
膜１４ａをエッチングする前に前駆体膜１６ａを結晶化
しているが、たとえば図５（Ａ）〜（Ｄ）に示す他の実
施例のように、上部電極膜１８ａおよび前駆体膜１６ａ
をエッチング（Ａ）した後に前駆体膜１６ａをペロブス
カイト結晶化して強誘電体１６を形成（Ｂ）し、下部電
極膜１４ａをエッチング（Ｃ）した後にさらに強誘電体
１６をペロブスカイト結晶化（Ｄ）するようにしてもよ
い。また、図６（Ａ）および（Ｂ）に示すように、上部
電極膜１８ａ，前駆体膜１６ａおよび下部電極膜１４ａ
を全てエッチング（Ａ）した後に前駆体膜１６ａをペロ
ブスカイト結晶化して強誘電体１６を形成（Ｂ）するよ
うにしてもよい。この場合のエッチング工程（Ａ）で
は、上部電極膜１８ａ，前駆体膜１６ａおよび下部電極
膜１４ａを個別にエッチングしてもよいし、いずれか２
つ以上を同時にエッチングしてもよい。
ａをエッチングした後、前駆体膜１６ａおよび下部電極
膜１４ａをエッチングする前に前駆体膜１６ａを結晶化
しているが、たとえば図５（Ａ）〜（Ｄ）に示す他の実
施例のように、上部電極膜１８ａおよび前駆体膜１６ａ
をエッチング（Ａ）した後に前駆体膜１６ａをペロブス
カイト結晶化して強誘電体１６を形成（Ｂ）し、下部電
極膜１４ａをエッチング（Ｃ）した後にさらに強誘電体
１６をペロブスカイト結晶化（Ｄ）するようにしてもよ
い。また、図６（Ａ）および（Ｂ）に示すように、上部
電極膜１８ａ，前駆体膜１６ａおよび下部電極膜１４ａ
を全てエッチング（Ａ）した後に前駆体膜１６ａをペロ
ブスカイト結晶化して強誘電体１６を形成（Ｂ）するよ
うにしてもよい。この場合のエッチング工程（Ａ）で
は、上部電極膜１８ａ，前駆体膜１６ａおよび下部電極
膜１４ａを個別にエッチングしてもよいし、いずれか２
つ以上を同時にエッチングしてもよい。
【００１５】また、強誘電体１６としては、チタン酸ジ
ルコン酸鉛（ＰＺＴ），チタン酸ストロンチウム（Ｓｒ
ＴｉＯ3 ），チタン酸バリウムストロンチウム（ＢＳ
Ｔ）等のようなペロブスカイト構造を有する他の複合酸
化物が用いられてもよく、下部電極１４および上部電極
１８としては、チタン（Ｔｉ）膜の上に白金（Ｐｔ）膜
を積層した二層構造（Ｐｔ／Ｔｉ）のものや、白金（Ｐ
ｔ）膜のみのものが用いられてもよい。
ルコン酸鉛（ＰＺＴ），チタン酸ストロンチウム（Ｓｒ
ＴｉＯ3 ），チタン酸バリウムストロンチウム（ＢＳ
Ｔ）等のようなペロブスカイト構造を有する他の複合酸
化物が用いられてもよく、下部電極１４および上部電極
１８としては、チタン（Ｔｉ）膜の上に白金（Ｐｔ）膜
を積層した二層構造（Ｐｔ／Ｔｉ）のものや、白金（Ｐ
ｔ）膜のみのものが用いられてもよい。
【図１】この発明の一実施例を示す図解図である。
【図２】この発明の一実施例を示す図解図である。
【図３】図１および図２の実施例で製造される強誘電体
メモリを示す図解図である。
メモリを示す図解図である。
【図４】スイッチング回数とスイッチング電荷量との関
係を示すグラフである。
係を示すグラフである。
【図５】この発明の他の実施例を示す図解図である。
【図６】この発明の他の実施例を示す図解図である。
【図７】従来技術を示す図解図である。
１０ …強誘電体メモリ １２ …第１絶縁膜 １４ …下部電極 １６ …強誘電体 １８ …上部電極 ２０ …第２絶縁膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/792
Claims (5)
- 【請求項１】基板上に下部電極，強誘電体および上部電
極を形成する、強誘電体メモリの製造方法において、 前記基板上に前記下部電極を構成する下部電極膜を形成
し、前記下部電極膜上に前記強誘電体を構成する金属を
含む前駆体膜を形成し、前記前駆体膜上に前記上部電極
を構成する上部電極膜を形成し、少なくとも前記上部電
極膜をドライエッチングして前記上部電極を形成した後
に、前記前駆体膜を加熱処理してぺロブスカイト結晶化
することを特徴とする、強誘電体メモリの製造方法。 - 【請求項２】前記上部電極膜をエッチングして前記上部
電極を形成し、 前記前駆体膜をぺロブスカイト結晶化し、 前記前駆体膜をエッチングして前記強誘電体を形成し、 前記下部電極膜をエッチングして前記下部電極を形成
し、 前記強誘電体をさらに加熱処理する、請求項１記載の強
誘電体メモリの製造方法。 - 【請求項３】前記上部電極膜をエッチングして前記上部
電極を形成し、 前記前駆体膜をエッチングし、 前記前駆体膜をぺロブスカイト結晶化して前記強誘電体
を形成し、 前記下部電極膜をエッチングして前記下部電極を形成
し、 前記強誘電体をさらに加熱処理する、請求項１記載の強
誘電体メモリの製造方法。 - 【請求項４】前記上部電極膜をエッチングして前記上部
電極を形成し、 前記前駆体膜をエッチングし、 前記下部電極膜をエッチングして前記下部電極を形成
し、 前記前駆体膜をぺロブスカイト結晶化して前記強誘電体
を形成する、請求項１記載の強誘電体メモリの製造方
法。 - 【請求項５】前記前駆体膜および前記下部電極膜を一工
程でエッチングするようにした、請求項２または４記載
の強誘電体メモリの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10105014A JPH11297946A (ja) | 1998-04-15 | 1998-04-15 | 強誘電体メモリの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10105014A JPH11297946A (ja) | 1998-04-15 | 1998-04-15 | 強誘電体メモリの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11297946A true JPH11297946A (ja) | 1999-10-29 |
Family
ID=14396222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10105014A Pending JPH11297946A (ja) | 1998-04-15 | 1998-04-15 | 強誘電体メモリの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11297946A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004146749A (ja) * | 2002-08-30 | 2004-05-20 | Tokyo Inst Of Technol | 電子デバイス及びその製造方法 |
| US7157348B2 (en) | 2002-03-15 | 2007-01-02 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating capacitor device |
| JP2008053395A (ja) * | 2006-08-24 | 2008-03-06 | Seiko Epson Corp | 積層膜の製造方法及びアクチュエータ装置の製造方法並びに液体噴射ヘッドの製造方法、アクチュエータ装置 |
| JP2009290027A (ja) * | 2008-05-29 | 2009-12-10 | Rohm Co Ltd | 半導体装置およびその製造方法、および光変調装置およびその製造方法 |
-
1998
- 1998-04-15 JP JP10105014A patent/JPH11297946A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7157348B2 (en) | 2002-03-15 | 2007-01-02 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating capacitor device |
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