KR20010097906A - 오믹 접촉용 금속박막 및 그 제조방법 - Google Patents

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Abstract

본 발명은 오믹 접촉용 금속박막 및 그 제조방법에 관한 것으로, 개시된 바에 의한 금속박막은 각종 반도체 기판 위에 오믹 전극 금속을 증착한 접촉층(20)과, 이 접촉층(20) 위에 루세니윰을 증착한 커버층(30)을 포함하며, 루세니윰에 의한 산화층이 열처리시 산소의 접촉층 침투를 효과적으로 막아주어 고효율 광소자 및 전자소자 개발시 요구되는 고품위의 오믹 접촉이 형성되는 이점이 있다.

Description

오믹 접촉용 금속박막 및 그 제조방법{METAL THIN FILM FOR OHMIC CONTACT AND FABRICATION METHOD THEREOF}
본 발명은 오믹 접촉용 금속박막에 관한 것으로, 더욱 상세하게는 열적/화학적/구조적 안정성이 우수한 루세니윰을 커버층으로 사용하여 대기중의 산소가 접촉층으로 침입하는 것을 차단함으로서 고효율 광소자 및 전자소자 개발시 요구되는 고품위의 오믹 접촉이 형성되도록 한 오믹 접촉용 금속박막 및 그 제조방법에 관한 것이다.
현재 질화물 반도체 소자에서 개발되어진 오믹 접촉 물질 시스템은 모든 접촉 시스템에 금(Au)을 커버층(cover layer)으로 사용하고 있으나, 대기중의 산소가 커버층으로부터 반도체 접촉층까지 침투하여 반도체와 금속층 계면에 산화 오염층이 형성된다.
이와 같이 계면에 산화 오염층이 형성되면 계면에 표면전하들이 증가되고, 금속과 반도체 사이에 존재하는 쇼트키 장벽높이(Schottky barrier height)가 커져 오믹 특성이 깨진다.
또한, 열처리시 산소로 인하여 반도체의 분해(dissociation)가 빨리 일어나며, 계면에서 다양한 원인들로 인하여 전기적 보상영역(compensation region 또는 고갈영역)이 증가되어 누설전류가 증가하고, 결국 오믹 다이오드의 특성이 깨진다.
오염층으로 인한 계면의 거칠기의 증가는 빛의 산란을 유발시켜 빛의 투과성이 낮아지며, 이로 인하여 광소자 제작시 고효율 소자 개발에 어려움이 뒤따른다.
아울러, 금을 기본으로 한 금속 접촉 시스템은 광소자에 발생된포톤(photon)이 금속 박막층에 흡수되는 것으로 말미암아 광소자의 광출력 특성이 현저하게 나빠진다. 실제로, 질화물 반도체를 이용한 청색 레이저 다이오드 개발시 핵심 해결과제 중의 하나가 바로 낮은 저항·높은 광투과율·열적/구조적 안정성을 갖는 오믹 접촉 개발에 관한 것이다.
따라서, 질화물 반도체에서 우수한 특성을 갖는 광소자 및 전자소자를 개발하기 위해서는 대기 중에 존재하는 산소의 침입을 효과적으로 막고 빛의 투과성질을 개선시킴으로써 열적/구조적 안정성을 향상시켜 줄 수 있는 금속 오믹 접촉 시스템의 개발이 필수 불가결하다.
이를 위한 노력으로 미국 S.J. Pearton 그룹에 의하여 금을 배제한 오믹 접촉 시스템으로서 미국물리학회지 Applicd Physics Letters 73,942(1998년)에는 W 및 WSi 물질을 이용하여 p형 질화갈륨위에 오믹 접촉 형성에 관한 기술이 발표되었다. 이는 열적 안정성이 우수하고 전기적 특성이 우수한 오믹 접촉 시스템을 개발하는 것을 목적으로 하나, 결론적으로 열적 안정성은 매우 우수하지만 전기적 특성을 결정하는 비접촉 저항(specific contact resistance)이 광소자 개발에 적합한 최소 영역인 10-4Ω㎝2에도 훨씬 못 미치는 10-2Ω㎝2로 발표되었다.
한편, 일본 무라카미 그룹에서는 미국물리학회지 Applicd Physics Letters 74,275(1999년)에 Ta/Ti 접촉 시스템에 관하여 발표하였으나, 이 기술에 의하면 비접촉 저항은 약 10-5Ω㎝2로 상당히 우수한 결과를 갖지만 상온에서 안정되지 않는 문제점을 가지고 있다.
전술한 같이 종래의 기술들은 레이저 다이오드와 같은 광소자와 HEMT(High Electron Mobility Transistor)와 같은 전자소자 개발에는 매우 부적합하다.
본 발명은 이와 같은 종래의 문제점을 해결하기 위한 것으로, 그 목적하는 바는 열적/화학적/구조적 안정성이 우수한 루세니윰을 커버층으로 사용하여 대기 중의 산소영향으로부터 안정하고 광투과율 향상 및 낮은 비접촉저항을 갖는 우수한 오믹 접촉이 형성되도록 한 금속박막을 제공하는 데 있다.
본 발명의 다른 목적은 반도체 기판 위에 오믹 전극 금속을 증착하여 접촉층을 형성한 후 접촉층 위에 루세니윰을 증착하여 커버층을 형성하는 금속박막 제조방법을 제공하는 데 있다.
이와 같은 목적을 달성하기 위한 본 발명에 따른 오믹 접촉용 금속박막은, 광소자 및 전자소자를 위한 오믹 접촉용 금속박막에 있어서: 각종 반도체 기판 위에 오믹 전극 금속을 증착한 접촉층과, 상기 접촉층 위에 루세니윰을 증착한 커버층을 포함하며, 바람직하기로는 상기 커버층 위에 형성한 산화층을 더 포함한다.
이러한 본 발명에 의하면, 반도체와 금속층 계면이 산소의 영향을 거의 받지 않으므로 산화 오염층의 형성이 방지되어 금속-반도체 간 장벽의 높이를 효과적으로 낮출 수 있다.
또한, 표면준위의 영향을 거의 받지 않으므로 표면 페르미 준위의 고정화가 일어나지 않고 이를 통하여 반도체 이상펙터(ideality factor)를 1에 가깝게 만들어 주어 금속과 반도체 사이의 계면에서 케리어들의 트랩에 의한 오믹 퇴화 현상을효과적으로 줄일 수 있다.
아울러, 전기적으로 안정한 오믹 접촉이 가능해지므로 소자 개발시 계면에서 발생되는 열에 의한 자연 배출구의 기능까지 더 하게 되어 열적 특성이 우수한 소자개발을 가능하게 한다.
도 1은 본 발명에 따른 오믹 접촉용 금속박막의 단면도,
도 2는 본 발명에 따른 오믹 접촉용 금속박막의 제조방법을 설명하기 위한 공정도,
도 3은 백금/루세니윰 금속박막의 오믹 접촉 형성을 나타낸 것으로 도 3a는 열처리하기 전의 전류-전압 그래프, 도 3b는 열처리 후의 전류-전압 그래프,
도 4는 백금/루세니윰 금속박막의 열적 안정성을 검증하기 위한 특성 그래프,
도 5는 백금/루세니윰 금속박막의 광학적 안정성을 검증하기 위한 특성 그래프,
도 6은 니켈/루세니윰 금속박막의 오믹 접촉 형성을 나타낸 것으로 도 6a는 열처리하기 전의 전류-전압 그래프, 도 6b는 열처리 후의 전류-전압 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 20 : 접촉층
30,35 : 커버층
이하, 첨부된 도면을 참조하여 본 발명에 따른 오믹 접촉용 금속박막 및 그 제조방법을 설명하기로 한다.
도 1은 본 발명에 따른 오믹 접촉용 금속박막의 단면도로서, 도 1a는 루세니윰을 커버층으로 사용한 경우이며, 도 1b는 루세니윰 산화층을 커버층으로 사용한 경우이다.
이에 나타낸 바와 같이 본 발명의 금속박막은, 실리콘카바이드(SiC), 질화갈륨(GaN) 등의 Ⅲ-Ⅴ족 화합물 반도체, 진크 세레나이드(ZnSe) 등의 Ⅱ-Ⅵ족 화합물 반도체(10) 위에 니켈(Ni), 백금(Pt), 팰라디윰(Pd) 등이 이용되어 금속박막 또는 다층 금속박막으로 증착된 접촉층(20)과, 이 접촉층(20) 위에 루세니윰 또는 루세니윰 산화층으로 증착된 커버층(30,35)으로 이루어진다.
도 2는 본 발명에 따른 오믹 접촉용 금속박막의 제조방법을 설명하기 위한 공정도이다.
이에 나타낸 바와 같이 본 발명의 제조방법은, 표면 세척과 TLM 패턴 형성 및 자연산화층 제거공정(S111∼S113)을 통하여 마련된 반도체 기판 위에 오믹 전극 금속을 증착하여 접촉층을 형성하는 과정(S121)과, 접촉층 위에 루세니윰을 증착하여 커버층을 형성하는 과정(S131)으로 이루어진다.
이하, 바람직한 실시예를 통하여 본 발명을 보다 상세히 설명한다.
<제 1 실시예>
p형 질화갈륨(GaN)을 트리클로로에틸렌(TCE), 아세톤, 메탄올, 증류수를 사용하여 초음파 세척기 안에서 60℃ 온도로 각각 5 분씩 표면 세척(S111)한 후 플라즈마 에칭법을 이용하여 메사구조를 형성한다. 이는 TLM 패턴을 만들기 전에 TLM과 TLM 사이를 전기적으로 분리하기 위함이다.
이러한 메사구조 위에 사진식각술(photolithography)을 시행하여 5∼35㎛의 균일 간격으로 직사각형 패드 형태의 TLM 패턴을 형성한다(S112).
TLM 패턴이 형성된 반도체 기판은 B.O.E 용액(베이커사의 상품명 LOT M33G20, 주성분은 암모늄 플루라이드 용액)에 약 1분간 담가 반도체 위에 존재하는 자연산화층을 제거한다(S113).
자연산화층이 제거된 반도체 기판은 금속증기챔버에 장착하여 오믹 전극 금속인 백금(Pt)을 반도체 기판 위에 PVD(Physical Vapor Deposition) 또는 CVD(Chemical Vapor Deposition)를 통하여 0.1㎚ ∼ 1㎛의 두께로 증착하여 접촉층을 형성하며(S121), 접촉층 위에 동일한 방법으로 루세니윰(Ru)을 0.1㎚ ∼ 1㎛의 두께로 증착하여 커버층을 형성한다(S131).
PVD 및 CVD의 증착조건은 온도를 270∼2000℃ 로 유지하며, 진공환경을 대기압∼10-12torr 로 유지하고, 백금 접촉층은 20㎚, 루세니윰 커버층은 50㎚의 두께로형성하는 것이 바람직하다.
이렇게 접촉층 및 커버층을 형성한 후 아세톤으로 리프트오프(lift-off) 공정(S141)을 시행하여 TLM 패턴을 갖는 오믹 다이오드를 제작하며, 오믹 조건을 찾기 위하여 급속가열로(Rapid Thermal Annealing; RTA)에서 질소 또는 아르곤 분위기 하에서 약 600℃ 온도로 약 2분간 열처리하여 오믹 접촉 특성을 얻는다. 도 3은 백금/루세니윰 금속박막의 오믹 접촉 형성을 나타낸 것으로 도 3a는 열처리하기 전의 전류-전압 그래프이며, 도 3b는 열처리 후의 전류-전압 그래프이다.
여기서, 커버층을 이루는 루세니윰은 대기 중에서도 쉽게 산화되어 루세니윰 옥사이드(RuOx), 즉 자연산화층이 형성되며 이는 열처리시 산소의 침투를 효과적으로 막아주는 역할을 한다. 이로서 열처리시나 소자동작시 안정화된 계면으로 인하여 오믹 접촉 특성이 향상되는 것이다.
한편, 상기와 같은 자연적인 산화층 형성과정 이외에도 산소분위기 하의 열처리를 통하여 루세니윰으로부터 루세니윰 산화층을 형성할 수도 있으며, 스퍼터를 이용하여 루세니윰 산화층을 직접 증착시킬 수도 있다.
도 4는 백금/루세니윰 금속박막의 열적 안정성을 검증하기 위한 특성 그래프로서, 오믹 접촉이 형성된 온도인 600℃에서 비접촉 저항값이 10-5Ω㎝2이하임을 알 수 있고, 도 5는 백금/루세니윰 금속박막의 광학적 안정성을 검증하기 위한 특성 그래프로서, 광투과율이 85% 이상임을 알 수 있다. 이와 같은 도 4 및 도 5를 통하여 알 수 있듯이 본 발명에 따른 백금/루세니윰 금속박막은 우수한 열적, 광학적 안정성을 갖는다.
<제 2 실시예>
전술한 제 1 실시예와 동일한 순차 과정으로 반도체 표면 세척(S111), TLM 패턴 형성(S112), 자연산화층 제거(S113), 오믹 전극 금속 증착(S121), 루세니윰 증착(S131)을 수행함에 있어서, 오믹 전극 금속인 니켈(Ni)을 반도체 기판 위에 20㎚의 두께로 증착하여 접촉층을 형성하며, 접촉층 위에 루세니윰(Ru)을 50㎚의 두께로 증착하여 커버층을 형성한다.
이후, 아세톤으로 리프트오프 공정을 시행하여 오믹 다이오드를 제작하며, 오믹 조건을 찾기 위하여 급속가열로(RTA)에서 질소 또는 아르곤 분위기 하에서 약 500℃ 온도로 약 2분간 열처리하여 오믹 접촉 특성을 얻는다. 도 6은 니켈/루세니윰 금속박막의 오믹 접촉 형성을 나타낸 것으로 도 6a는 열처리하기 전의 전류-전압 그래프이며, 도 6b는 열처리 후의 전류-전압 그래프이다.
전술한 제 1 실시예와 제 2 실시예에서는 반도체 기판으로 질화갈륨(GaN)을 이용하였으나 질화갈륨과 같은 Ⅲ-Ⅴ족 화합물 반도체는 물론이고 진크 세레나이드(ZnSe) 등의 Ⅱ-Ⅵ족 화합물 반도체, 실리콘카바이드(SiC) 등을 이용하더라도 동일한 작용이 발휘된다. 또한 반도체 접촉층을 위하여 백금(Pt)과 니켈(Ni)을 이용하였으나 팰라디윰(Pd)과 같은 여타의 오믹 전극 금속을 이용할 수도 있다.
전술한 바와 같이 본 발명에 따른 오믹 접촉용 금속박막은 우수한 전기적,광학적, 열적 안정성을 갖는다. 따라서 단파장 레이저 다이오드와 같은 광소자 개발시 높은 비저항 및 낮은 투과율로 인한 소자의 수명 단축 및 불안정한 전기적, 광학적 특성과 관련된 문제점들이 해결된다.
또한, 오믹 접촉의 우수한 열적, 전기적 특성들은 금속과 계면사이에서의 전기적 손실을 줄여 주며, 이로 인한 광학적 특성상의 퇴화를 막아 주므로 현재 실용화되지 못하고 있는 단파장 청색/녹색 레이저 다이오드 및 초고속 전자소자 개발 등에 있어서 고품위 광소자/전자소자 개발을 구현하는데 큰 파급효과 및 기술력 향상이 기대된다.

Claims (12)

  1. 광소자 및 전자소자를 위한 오믹 접촉용 금속박막에 있어서:
    각종 반도체 기판 위에 오믹 전극 금속을 증착한 접촉층과,
    상기 접촉층 위에 루세니윰을 증착한 커버층을 포함하여 된 오믹 접촉용 금속박막.
  2. 제 1 항에 있어서,
    상기 커버층 위에 형성한 산화층을 더 포함하여 된 오믹 접촉용 금속박막.
  3. 제 1 항에 있어서,
    상기 접촉층은 복수 층으로 형성된 것을 특징으로 한 오믹 접촉용 금속박막.
  4. 제 1 항에 있어서,
    상기 접촉층 및 커버층의 두께는 0.1㎚ ∼ 1㎛ 인 것을 특징으로 한 오믹 접촉용 금속박막.
  5. 제 2 항에 있어서,
    상기 산화층은 루세니윰 산화층인 것을 특징으로 한 오믹 접촉용 금속박막.
  6. 광소자 및 전자소자를 위한 오믹 접촉용 금속박막의 제조방법에 있어서:
    각종 반도체 기판 위에 오믹 전극 금속을 증착하여 접촉층을 형성하는 과정과,
    상기 접촉층 위에 루세니윰을 증착하여 커버층을 형성하는 과정을 포함하여 된 오믹 접촉용 금속박막의 제조방법.
  7. 제 6 항에 있어서,
    상기 커버층 위에 산화층을 형성하는 과정을 더 포함하여 된 오믹 접촉용 금속박막의 제조방법.
  8. 제 6 항에 있어서,
    상기 접촉층 및 커버층 형성과정은 PVD와 CVD 중 어느 하나에 의한 것을 특징으로 한 오믹 접촉용 금속박막의 제조방법.
  9. 제 8 항에 있어서,
    상기 PVD 및 CVD의 증착조건은 온도가 270∼2000℃ 이며, 진공환경은 대기압∼10-12torr 인 것을 특징으로 한 오믹 접촉용 금속박막의 제조방법.
  10. 제 7 항에 있어서,
    상기 산화층 형성과정은 상기 커버층을 이루는 루세니윰과 대기 중의 산소에 의한 자연산화에 의한 것을 특징으로 한 오믹 접촉용 금속박막의 제조방법.
  11. 제 7 항에 있어서,
    상기 산화층 형성과정은 산소분위기 하의 열처리를 통하여 상기 증착된 루세니윰으로부터 루세니윰 산화층을 형성하는 것을 특징으로 한 오믹 접촉용 금속박막의 제조방법.
  12. 제 7 항에 있어서,
    상기 산화층 형성과정은 스퍼터를 이용하여 루세니윰 산화층을 직접 증착시키는 것을 특징으로 한 오믹 접촉용 금속박막의 제조방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030075748A (ko) * 2002-03-20 2003-09-26 학교법인 포항공과대학교 갈륨나이트라이드계 반도체를 이용한 자외선 검출 소자 및그 제조방법
KR101302450B1 (ko) * 2012-02-06 2013-09-02 전북대학교산학협력단 전기영동법에 의한 오믹접촉박막을 갖는 염료감응형 태양전지 및 전극 제조방법
KR101337847B1 (ko) * 2012-02-06 2013-12-06 전북대학교산학협력단 전기영동법에 의한 오믹접촉박막의 제조방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4982309A (en) * 1989-07-17 1991-01-01 National Semiconductor Corporation Electrodes for electrical ceramic oxide devices
US5561307A (en) * 1992-07-23 1996-10-01 Symetrix Corporation Ferroelectric integrated circuit
JPH10303504A (ja) * 1997-04-25 1998-11-13 Sharp Corp ＧａＮ系化合物半導体装置及びその製造方法
JP2000101100A (ja) * 1998-09-17 2000-04-07 Toshiba Corp 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4982309A (en) * 1989-07-17 1991-01-01 National Semiconductor Corporation Electrodes for electrical ceramic oxide devices
US5561307A (en) * 1992-07-23 1996-10-01 Symetrix Corporation Ferroelectric integrated circuit
JPH10303504A (ja) * 1997-04-25 1998-11-13 Sharp Corp ＧａＮ系化合物半導体装置及びその製造方法
JP2000101100A (ja) * 1998-09-17 2000-04-07 Toshiba Corp 半導体装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030075748A (ko) * 2002-03-20 2003-09-26 학교법인 포항공과대학교 갈륨나이트라이드계 반도체를 이용한 자외선 검출 소자 및그 제조방법
KR101302450B1 (ko) * 2012-02-06 2013-09-02 전북대학교산학협력단 전기영동법에 의한 오믹접촉박막을 갖는 염료감응형 태양전지 및 전극 제조방법
KR101337847B1 (ko) * 2012-02-06 2013-12-06 전북대학교산학협력단 전기영동법에 의한 오믹접촉박막의 제조방법

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