TWI692804B - 半導體裝置及其製造方法 - Google Patents

Abstract

本揭露實施例提供一種半導體裝置。上述半導體裝置包含基底和覆蓋基底之表面的導電層，基底和導電層形成一複合基板。上述半導體裝置亦包含覆蓋導電層之介電層，其中導電層位於介電層與基底之間。上述半導體裝置更包含位於複合基板之上方的含氮化鎵之複合層、設置於含氮化鎵之複合層上的閘極電極、設置於含氮化鎵之複合層上且分別位於閘極電極相對兩側的源極電極和汲極電極。

Description

半導體裝置及其製造方法

本揭露係有關於半導體裝置及其製造方法，且特別係有關於一種具有複合基板的半導體裝置及其製造方法。

近年來，半導體裝置結構在電腦、消費電子等領域中發展快速。目前，半導體裝置技術在金屬氧化物半導體場效電晶體的產品市場中已被廣泛接受，具有很高的市場佔有率。半導體裝置被用於各種電子應用中，例如高功率裝置、個人電腦、手機、數位相機及其他電子裝置。這些半導體裝置一般藉由在半導體基底上沉積絕緣層或介電層、導電層材料和半導體層材料，隨後藉由使用微影(photolithography)製程將各種材料層圖案化以製造而成。因此，在半導體基底上形成電路裝置和組件。

在這些裝置中，高電子遷移率電晶體(high-electron mobility transistors，HEMTs)具有例如高輸出功率和高崩潰電壓的優勢，因此它們被廣泛地使用於高功率的應用中。雖然現存的半導體裝置及其形成方法可以應付它們原先預定的用途，但目前它們在結構和製法各個技術方面上仍有需要克服的問題。

本揭露之一些實施例提供一種半導體裝置。上述半導體裝置包含基底和覆蓋基底之表面的導電層以形成一複合基板。上述半導體裝置亦包含覆蓋導電層之介電層，導電層位於介電層與基底之間。上述半導體裝置更包含位於複合基板之上方的含氮化鎵之複合層、設置於含氮化鎵之複合層上的閘極電極、設置於含氮化鎵之複合層上且分別位於閘極電極相對兩側的源極電極和汲極電極。

本揭露之一些實施例提供一種製造半導體裝置的方法。上述製造方法包含提供一基底。上述製造方法亦包含在基底之表面上覆蓋導電層。上述製造方法更包含在導電層上覆蓋介電層，導電層位於介電層與基底之間。此外，上述製造方法包含在基底之上方形成含氮化鎵之複合層。上述製造方法亦包含在含氮化鎵之複合層上形成源極電極和汲極電極，以及在含氮化鎵之複合層上以及在源極電極與汲極電極之間形成閘極電極。

為讓本揭露實施例之特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下。

以下揭露提供了許多的實施例或範例，用於實施所提供的半導體裝置之不同元件。各元件和其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在不同的範例中重複參考數字及/或字母。如此重複是為了簡明和清楚，而非用以表示所討論的不同實施例之間的關係。

再者，在以下敘述中可使用空間上相關措辭，例如「在……之下」、「在……下方」、「下方的」、「在……上方」、「上方的」和其他類似的用語，以簡化一元件或部件與其他元件或其他部件之間如圖所示之關係的陳述。此空間相關措辭除了包含圖式所描繪之方向，還包含裝置在使用或操作中的不同方位。裝置可以朝其他方向定位（旋轉90度或在其他方向），且在此使用的空間相關描述可依此相應地解讀。

以下描述實施例的一些變化。在不同圖式和說明的實施例中，相似的元件符號被用來標明相似的元件。可以理解的是，在方法的前、中、後可以提供額外的步驟，且一些敘述的步驟可為了該方法的其他實施例被取代或刪除。

本揭露內容的實施例提供了半導體裝置及包含其製造方法。本揭露內容的實施例中，半導體裝置包含了具有導電層的複合基板，使複合基板適用於半導體裝置製造之機台，達到與機台的貼合性。穩定設置的複合基板可使在其上方製作之電子元件的電性表現有效地提升。在一些實施例中，複合基板的導電層包含可耐受高溫的導電材料，使複合基板10M可適用於高溫熱製程。在一些實施例中，複合基板的導電層包含透光率較低或不透光、或是吸熱良好的導電材料，使複合基板在熱製程中的溫度具有良好的可控制性，例如複合基板的溫度穩定上升，此亦可有效提升在複合基板上方製作之電子元件的電子特性。因此，使用實施例之複合基板可提高於基板上製作之電子元件的良率與品質。

第1A-1C圖為根據本揭露的一些實施例之形成複合基板及覆蓋複合基板之介電層之製程各階段的剖面示意圖。在一些實施例，如第1A圖所示，提供一基底10。

在一些實施例中，基底10包含陶瓷材料。陶瓷材料包含金屬無機材料。在一些實施例，基底10可以是包含碳化矽、AlN、藍寶石基底或其他適合的材料，且覆蓋上絕緣材料。上述藍寶石基底為氧化鋁及形成在其上方的氮化鎵組成。在一些實施例中，基底10具有極低導電性或不具導電性。在一些實施例中，基底10具有高透光率，例如高於80%的透光率。

在一些實施例，基底10的楊氏係數大於矽的楊氏係數。例如，基底10介於約200GPa至約1000GPa的範圍間。當基底10的楊氏係數越大，能承受越強的應力，因此有助於後續形成的膜具有較厚的厚度。在一些實施例，基底10的韌度(toughness)大於矽的韌度。當基底10的韌度越大，能支撐越重的重量，抵抗越大的應力。因此，可以在基底10上成長更厚的膜而不至於使得基板破裂。在一些實施例，基底10的硬度大於矽的硬度。當基底10的硬度越大，有助於後續形成的膜具有較厚的厚度。

在一些實施例中，基底10包含陶瓷材料層10 _C和包覆住陶瓷材料層10 _C四周之一絕緣層10 _D，如第1A圖所示。一些實施例中，絕緣層10 _D可以包括單一或多層絕緣材料層。一些實施例中，絕緣層10 _D可包含氧化物、氮化物、氮氧化物、或其他合適的材料。以下實施例之相關圖示中係簡繪如第1A圖所示之基底10，包含以單層絕緣材料層之絕緣層10 _D完全包覆陶瓷材料層10 _C，以做一例示說明。

接著，參照第1B圖，在一些實施例中，於基底10之一個表面上覆蓋導電層11。根據本揭露實施例，基底10和形成於基底10上並覆蓋基底10之表面的導電層11形成一複合基板10M。基底10具有相對之上表面101和下表面102，導電層11具有相對之第一表面111和第二表面112，基底10的上表面101被導電層11的第二表面112所覆蓋。

在一些實施例中，複合基板10M之導電層11的材料包括金屬、合金、金屬氮化物、多晶矽、或其他一或多種合適之導電材料、或前述導電材料之組合。在一些實施例中，導電層11的材料包括鈦(Ti)、鉭(Ta)、鎢(W)、鈮(Nb)、鉬(Mo)、釩(V)或其他合適之金屬材料、或組合前述金屬材料之合金。例如鉭鋁(TaAl)、鈦鎢(TiW)、或其他合適之合金、或前述金屬材料之組合。在一些實施例中，導電層11的材料包括金屬氮化物，例如氮化鈦(TiN)、氮化鉭(TaN)、氮化鋁鈦(TiAlN)、氮化鋁鉭(TaAlN)、氮化鎢(WN)、氮化鈮(NbN)、氮化鉬(MoN)、氮化釩(VN)或其他合適之導電材料、或前述導電材料之組合。

一些實施例中，導電層11包括吸熱良好的導電材料。例如上述提出之金屬、合金、金屬氮化物、多晶矽、等導電材料的示例，具有良好的吸熱性。在一些實施例中，複合基板10M之導電層11包含吸熱良好的導電材料，可以在熱製程中穩定迅速地吸熱，大幅提升在複合基板10M上形成之電子元件的電性表現。

再者，一些實施例中，導電層11包括半透光或率低透光或接近不透光的導電材料。例如，上述提出之金屬、合金、金屬氮化物、多晶矽等導電材料具有較低透光率或不透光性質，而形成透光率下降或不透光的導電層11，以減少光穿透複合基板10M的比例而使複合基板10M吸收更多的光，進而使複合基板10M蓄積更多光能量。如此有助於複合基板10M在熱製程中穩定升溫，進而大幅提升在複合基板10M上形成之電子元件的電性表現。在一些實施例中，複合基板10M之導電層11之透光率低於約50%。在一些實施例中，複合基板10M之導電層11之透光率低於約40%。在一些實施例中，複合基板10M之導電層11之透光率低於約30%。

根據一些實施例，導電層11包含可耐受高溫熱製程的材料。因此應用一些實施例之複合基板10M於半導體裝置製程的熱製程時，導電層11不會因高溫而熔化或變形，而不會對複合基板10M上形成的材料層或元件造成影響甚至汙染。

在一些實施例中，導電層11包含可耐受溫度至少600℃的導電材料。在另一些實施例中，導電層11包含可耐受溫度至少800℃的導電材料。在一些實施例中，導電層11包含可耐受溫度至少900℃的導電材料。在其他一些實施例中，導電層11包含可耐受溫度至少1000℃的導電材料。導電層11的材料可視是否能耐受實際應用之熱製程溫度而做適當選擇。文中提到的「耐受」是指導電層11在經歷高溫熱製程後不但沒有熔化，也沒有產生變形或影響其導電特性。

在一些實施例中，可耐受高溫的導電層11的材料包括上述提出之金屬、合金、金屬氮化物、多晶矽、或其他一或多種合適之導電材料、或前述導電材料之組合。這些導電材料具有高熔點而可耐受熱製程，特別是可耐受至少高於600度以上的高溫熱製程。以上述提出之導電層11所包含的金屬材料的熔點為例，例如鈦(Ti)的熔點約1667℃，鉭(Ta)的熔點約3269℃，鎢(W)的熔點約3422℃，鈮(Nb)的熔點約2468℃，鉬(Mo)的熔點約2617℃，釩(V)的熔點約1910℃。在一些實施例中，導電層11包含合金材料，而合金材料的熔點則介於組成合金之金屬的熔點而定。以一些實施例之導電層11包括組合鈮(Nb)、鉬(Mo)、鎢(W)、鉭(Ta)之合金為例作說明，合金的熔融溫度範圍介於鈮的熔點約2468℃和鎢的熔點約3422℃之間。再者，以上述提出之導電層11所包含的金屬氮化物的熔點為例，例如氮化鈦的熔點約2960℃，氮化鉭熔點約3090℃，氮化鈮熔點約2573℃，氮化鉬(MoN)熔點約1750℃，氮化釩(VN)熔點約2050℃。另外，多晶矽的熔點約1410℃。

在一些實施例中，導電層11包含熔點等於大於約1400℃的導電材料。在一些實施例中，導電層11包含熔點約1400℃~約3500℃範圍的導電材料。在一些實施例中，導電層11包含熔點等於大於約1400℃的導電材料。在一些實施例中，導電層11包含熔點約1400℃~約3500℃範圍的導電材料。

再者，實施例之導電層11可以包括單一或多層導電材料層。文中圖示雖以單一導電材料層作為一例示之導電層11的說明，但本揭露並不限於單一導電材料層。在一些實施例中，以化學氣相沉積法、物理氣相沉積法(例如蒸鍍或濺鍍)、電鍍、原子層沉積法、其他適當之方法、或上述方法之組合沉積導電層11於基底10上。

在一些實施例中，複合基板10M之導電層11的厚度約介於50nm-500nm的範圍之間。在一些實施例中，複合基板10M之導電層11的厚度約介於100nm-500nm的範圍之間。值得注意的是，一些實施例之導電層11包含金屬材料，若厚度太薄例如小於10nm，可能使導電層11呈透明狀態，並且製作上可能呈不連續的島狀狀態，影響導電性。然而導電層11的厚度太厚可能會對於下方基底10的絕緣層例如氧化層或氮化層產生過大的應力，而使導電層11從基底10上剝落(peeling)。實際應用時，導電層11的厚度可視各方面條件，例如導電層所選擇之材料與和導電層接觸之層的材料，而做適當選擇。

接著，在一些實施例中，於導電層11上方覆蓋一介電層12，如第1C圖所示，介電層12覆蓋導電層11之第一表面111。因此，如第1C圖所示之複合基板10M和介電層12，導電層11是位於介電層12與基底10之間，並受介電層12覆蓋保護。

根據一些實施例之應用，介電層12可以是後續欲形成元件中位於複合基板10M上方的其中一相關材料層。以後續欲形成高電子遷移率電晶體(high-electron mobility transistor，HEMT)元件為例，介電層12例如是防止複合基板10M的導電層11與含氮化鎵之複合層直接接觸的材料層。根據另一些實施例之應用，介電層12為導電層11之保護層，而於介電層12上方再形成後續欲形成HEMT元件之相關材料層。

根據本揭露實施例，可於複合基板10M之上方設置後續欲形成之元件的相關材料層，例如形成HEMT元件相關的含氮化鎵之複合層以及電極部件。而複合基板10M的形成步驟與後續形成元件之相關材料層的形成步驟可適當修飾與調整。

於一些實施例中，可以在形成包含導電層11的複合基板10M後，再形成含氮化鎵之複合層(如以下第2A-2E圖說明之示例)，使具有導電層11的複合基板10M不但在製程機台中可良好吸附於機台上，於後續進行的高溫熱製程中也可具有穩定地吸收熱能等作用。一些實施例中，後續進行的高溫熱製程例如是形成源極汲極歐姆接觸的高溫退火製程。另外，於其他一些實施例中，可以先形成含氮化鎵之複合層於基底10之一表面上，再形成導電層11於基底10的另一表面上。亦即在形成含氮化鎵之複合層後才完成複合基板10M的製作(如以下第4A-4C圖說明之示例)，使具有導電層11的複合基板10M不但可良好吸附於製程機台上以及於高溫熱製程中可穩定地吸收熱能，還可進一步防止導電層11的材料(例如包含金屬)在高溫下擴散而污染含氮化鎵之複合層。

以下，係說明利用不同步驟製作本揭露一些實施例之方法以及製得之結構。

第2A-2E圖是根據本發明的一些實施例，說明形成如第2E圖所示之高電子遷移率電晶體200的方法之各個中間階段的剖面示意圖。參考第2A圖，提供根據一些實施例之一複合基板10M(包括導電層11和基底10)和在複合基板10M上覆蓋一介電層12。一些實施例中，複合基板10M之基底10包含陶瓷材料層10 _C和包覆住陶瓷材料層10 _C四周之絕緣層10 _D。以下第2A-2E圖係以如第1A圖所示之基底10做示例說明。再者，複合基板10M的結構與製法可與前述第1A至1C圖所示之複合基板10M相同或相似。導電層11與介電層的材料可參照上述，在此不贅述。

接著，在複合基板10M上方形成一含氮化鎵之複合層20M。在一些實施例中，含氮化鎵之複合層20M設置在介電層12上方，因此導電層11和介電層12形成於含氮化鎵之複合層20M與基底10之間。

一些實施例中，含氮化鎵之複合層20M包括一緩衝層22、一通道層24設置於緩衝層22上、以及一障壁層26設置於通道層24上。

如第2A圖所示，一些實施例中，在介電層12上形成一緩衝層22。緩衝層22可幫助減緩後續形成於緩衝層22上方的一通道層24的應變(strain)，且防止缺陷形成於上方的通道層24中，此應變是由通道層24與複合基板10M之間的不匹配所造成。在本發明的一些實施例中，介電層12的材料可以是氧化矽、氮氧化矽或類似材料，緩衝層22的材料可以是AlN、GaN、Al _xGa _1-xN(1＜x＜1)、前述之組合或類似材料。緩衝層22可由磊晶成長製程形成，例如金屬有機化學氣相沉積(MOCVD)、氫化物氣相磊晶法(HVPE)、分子束磊晶法(MBE)、前述之組合或類似方法。儘管在如第2A圖所示的實施例中，緩衝層22為單層結構，但在其他一些實施例中，緩衝層22也可以是多層結構。

接著，在緩衝層22上形成一通道層24。通道層24可以是氮化鎵(GaN)半導體層。之後在通道層24上形成一障壁層26。障壁層26的材料例如包括氮化鎵鋁(Al _xGa _1-xN，其中0＜x＜1)。通道層24與障壁層26之間具有異質界面，可使二維電子氣(two-dimensional electron gas，2DEG)(未顯示)形成於此異質界面上，因此，如第2E圖所示之高電子遷移率電晶體200可利用二維電子氣作為導電載子。在本發明的一些實施例中，通道層24與障壁層26可由磊晶成長製程形成，例如金屬有機化學氣相沉積(MOCVD)、氫化物氣相磊晶法(HVPE)、分子束磊晶法(MBE)、前述之組合或類似方法。在一些實施例中，通道層24與障壁層26可具有摻雜物，例如n型摻雜物或p型摻雜物。

接著，在障壁層26上形成一含矽絕緣層27。在本發明的一些實施例中，含矽絕緣層27可以是利用原子層沉積(ALD)、熱氧化製程或類似沉積製程形成的高品質薄膜，其材料可以是氧化矽、氮化矽、氮氧化矽、前述之組合或類似材料。在障壁層26上形成高品質薄膜的含矽絕緣層27，可防止後續形成的源極電極291、汲極電極292和閘極電極296(繪示於第2E圖)之漏電流。

接著，在含矽絕緣層27上形成一遮罩材料層，並且利用光微影技術在遮罩材料層中形成第一開口282和第二開口284。因此，遮罩層28之第一開口282和第二開口284暴露出含矽絕緣層27之一部份的上表面，如第2A圖所示。在一些實施例中，遮罩材料層可以是光阻層、硬遮罩層(例如氮化物層)或前述之組合。在一些實施例中，可在含矽絕緣層27上先形成底部抗反射塗層(bottom anti-reflective coating，BARC)(未顯示)，之後在底部抗反射塗層(BARC)上形成遮罩材料層。

接著，將具有緩衝層22、通道層24、障壁層26、含矽絕緣層27和遮罩層28的複合基板10M放置於蝕刻設備中，實施蝕刻製程410。

在一些實施例中，蝕刻製程410可以是乾式蝕刻製程，例如反應性離子蝕刻(reactive ion etch，RIE)、電子迴旋共振式(electron cyclotron resonance，ERC)蝕刻、感應耦合式電漿(inductively-coupled plasma，ICP)蝕刻或類似乾式蝕刻製程。

在一些實施例中，蝕刻設備包含蝕刻腔室、可提供蝕刻製程所使用之蝕刻劑的供氣系統、可施加偏壓功率至蝕刻腔室的偏壓功率產生源(bias power generator)、晶圓載台、可均勻地分散蝕刻劑的噴灑頭以及可在蝕刻製程中即時監控所希望移除的材料層之蝕刻訊號的蝕刻終點偵測器。進行蝕刻製程時，蝕刻劑在蝕刻腔室中受到偏壓電場的加速，且朝著晶圓載台的方向，對含矽絕緣層27和下方含氮化鎵之複合層20M的障壁層26進行異向性(anisotrpic)蝕刻。

於一些實施例中，可進行兩階段的蝕刻步驟進行蝕刻。如第2B和2C圖所示，實施包含第一蝕刻步驟410A和第二蝕刻步驟410B的蝕刻製程。在本發明實施例中，通過遮罩層28的第一開口282和第二開口284蝕刻含矽絕緣層27和障壁層26，以形成如第2C圖所示的第一凹陷286和第二凹陷288。

詳細而言，如第2B圖所示，透過蝕刻製程410的第一蝕刻步驟410A在含矽絕緣層27中形成第一凹陷286’和第二凹陷288’。接著，如第2C圖所示，透過蝕刻製程410的第二蝕刻步驟410B將第一凹陷286’和第二凹陷288’延伸至障壁層26中，而產生第一凹陷286和第二凹陷288。在一些實施例中，如第2C圖所示，第一凹陷286和第二凹陷288在障壁層26中延伸一距離d，距離d可為障壁層26之厚度T的約5%至約100%之間。距離d可依據用於高電子遷移率電晶體200的二維電子氣(2DEG)之載子濃度和載子遷移率而定。

在本發明的一些實施例中，第一蝕刻步驟410A與第二蝕刻步驟410B於相同的蝕刻腔室中原位(in-situ)實施。亦即，在第一蝕刻步驟410A結束之後，基底不移出蝕刻腔室，而不間斷地繼續在蝕刻腔室中進行第二蝕刻步驟410B。第二蝕刻步驟410B可使用與第一蝕刻步驟410A相同的蝕刻劑(例如含氟蝕刻劑)。另外，在一些實施例中，第一蝕刻步驟410A和第二蝕刻步驟410B分別使用第一偏壓功率和大於第一偏壓功率的第二偏壓功率至蝕刻腔室。

在蝕刻製程410之後，可實施灰化製程，以移除含矽絕緣層27上的遮罩層28，如第2D圖所示。

接著，在第一凹陷286和第二凹陷288中分別形成源極電極291和汲極電極292。參照第2E圖，源極電極291和汲極電極292位於障壁層26上，且與障壁層26電性接觸。在一些實施例中，源極電極291和汲極電極292可不填滿第一凹陷286和第二凹陷288，而是沿著第一凹陷286和第二凹陷288的側壁和底面形成，並延伸至含矽絕緣層27的部份表面上，如第2E圖所示。

在一些實施例中，源極電極291和汲極電極292的材料可以是導電材料，例如Au、Ni、Pt、Pd、Ir、Ti、Cr、W、Al、Cu、TaN、TiN、WSi2、前述之組合或類似材料，且源極電極291和汲極電極292可由原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(physical vapor deposition，PVD)、電子束蒸鍍(electron beam evaporation)、濺鍍或類似製程形成。在一些實施例中，源極電極291和汲極電極292可在相同的沉積製程中一起形成。在一些實施例中，沉積形成源極汲極之材料層後，進行高溫熱製程如退火製程，以形成源極汲極歐姆接觸。一些實施例中，高溫熱製程例如是快速熱退火(rapid thermal annealing)。

接著，在源極電極291和汲極電極292上形成鈍化層294，鈍化層294覆蓋源極電極291和汲極電極292。在本發明的一些實施例中，鈍化層294的材料可以是氮化矽、氧化矽、氮氧化矽、前述之組合或類似材料。在一些實施例中，鈍化層294可由化學氣相沉積(CVD)、電漿輔助化學氣相沉積(PECVD)、原子層沉積(ALD)或類似方法形成。

繼續參考第2E圖，利用光微影技術和蝕刻製程在鈍化層294中形成第三凹陷295，第三凹陷295位於源極電極291和汲極電極292之間。接著，在第三凹陷295中形成閘極電極296，以形成高電子遷移率電晶體200。在一些實施例中，閘極電極296位於含矽絕緣層27上，且介於源極電極291和汲極電極292之間。在一些實施例中，閘極電極296可不填滿第三凹陷295，而是沿著第三凹陷295的側壁和底面形成，並延伸至部份鈍化層294的表面上，如第2E圖所示。在一些實施例中，閘極電極296的材料可以是導電材料，例如Au、Ni、Pt、Pd、Ir、Ti、Cr、W、Al、Cu、TaN、TiN、WSi2、前述之組合或類似材料，且閘極電極296可由原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)、濺鍍或類似製程形成。源極電極291和汲極電極292最後可經由穿過鈍化層294的金屬層(未繪示)與外部電路電性連接。

高電子遷移率電晶體之結構可依實際應用而修飾調整，並不限於上述第2E圖示例之結構。參照第3圖，第3圖所示之實施例與第2E圖所示之實施例的差別在於第3圖所示之高電子遷移率電晶體300中的第三凹陷295’是向下延伸至含矽絕緣層27和障壁層26中。如第3圖所示之實施例，鈍化層294可為含矽的絕緣材料，可使用與前述第2C圖所示之第一蝕刻步驟410A相似的蝕刻步驟將鈍化層294和含矽絕緣層27蝕刻，接著使用與前述第2D圖所示之第二蝕刻步驟410B相似的蝕刻步驟將障壁層26蝕刻，來形成第三凹陷295’。在此實施例中，閘極電極296’形成於第三凹陷295’中，且閘極電極296’的底面可與障壁層26直接接觸，以形成高電子遷移率電晶體300。

此外，在另一些實施例中，高電子遷移率電晶體300的製造方法還可包含在形成閘極電極296’之前，形成閘極結構(未顯示)，例如可於第三凹陷295’內形成閘極結構且嵌入障壁層26中，之後再於第三凹陷295’的剩餘空間中形成閘極電極296’，且閘極電極296’設置於閘極結構上。又例如，可在形成源極電極291和汲極電極292之前先形成閘極結構，之後再形成第三凹陷295’並暴露出閘極結構的部分上表面以及於第三凹陷295’中形成閘極電極296’。在一些實施例中，閘極結構可以是摻雜的氮化鎵半導體層，例如N型的氮化鎵半導體層或P型的氮化鎵半導體層，且可由磊晶成長製程形成，例如金屬有機化學氣相沉積(MOCVD)、氫化物氣相磊晶法(HVPE)、分子束磊晶法(MBE)、前述之組合或類似方法。此外，可選擇性地形成閘極結構。例如，在空乏型(depletion mode，即normally-on)之高電子遷移率電晶體中可省略閘極結構。

根據上述如第2A-2E圖所示之製法所形成之結構，導電層11作為複合基板10M之上層，介電層12覆蓋導電層11之第一表面111，含氮化鎵之複合層20M則設置於介電層12上方。介電層12除了覆蓋導電層11，也可以做為避免後續形成之HEMT元件相關層直接接觸導電層11的間隔層。因此，根據上述第2A-2E圖製法所形成之一些實施例的結構，導電層11之第二表面112接觸並覆蓋基底10之上表面101。而含氮化鎵之複合層20M、源極電極291、汲極電極292和閘極電極296則位於導電層11之第一表面111的上方，或是如第2E圖所示之位於介電層12的上方。

參照第4A-4C圖。第4A-4C圖是根據本揭露另一些實施例，說明形成半導體裝置的方法之各個中間階段的剖面示意圖。第4A-4C圖所示的結構所執行的製程或使用的材料與第2A圖所示的結構至所實施的製程和使用的材料相同或相似，在此不再贅述。

與第2A-2E圖所示之方法不同的是，第4A-4C圖所示之方法是先形成含氮化鎵之複合層20M於基底10的上表面101上方，再形成導電層11於基底10的下表面102上。亦即，第4A-4C圖所示之方法是在形成含氮化鎵之複合層20M後再形成導電層11，而完成複合基板10M的製作。

首先，如第4A圖所示，提供基底10，先在基底10之上表面101上方形成含氮化鎵之複合層20M，以及在含氮化鎵之複合層20M的障壁層26上形成一含矽絕緣層20P。

之後，如第4B圖所示，將包含基底10之結構進行反轉，並於基底10之下表面102覆蓋導電層11，以及在導電層11之第一表面111上覆蓋介電層11。

一些實施例中，含氮化鎵之複合層20M更包括一矽層(silicon layer)23形成在緩衝層22與通道層24之間，如第4A-4C圖所示。

之後，再次反轉如第4B圖所示之結構。如第4C圖所示，導電層11和含氮化鎵之複合層20M係分別形成於基底10的相對兩表面。之後，於含氮化鎵之複合層20M上繼續製作欲形成元件例如HEMT的相關器件，例如源極電極、汲極電極和閘極電極(未繪示)。而後續形成例如源極電極、汲極電極和閘極電極等所實施的製程、使用的材料和形成之結構，可參照第2A-2E圖以及上述內容，在此不再繪示與重複敘述。

根據如第4A-4C圖之製法所形成的結構，含氮化鎵之複合層20M以及後續形成之源極電極、汲極電極和閘極電極(未繪示)是設置於基底10之上表面101的上方，而導電層11和介電層12則設置於基底10之下表面102的下方。

因此，依如第4A-4C圖之製法所製得之半導體裝置，其基底10設置於含氮化鎵之複合層20M與導電層11之間，導電層11設置於含氮化鎵之複合層20M與介電層12之間。而根據第2A-2E圖之製法所製得之半導體裝置，導電層11設置於基底10與含氮化鎵之複合層20M之間。兩種製法所得之結構具有不同配置關係的導電層11與含氮化鎵之複合層20M。

另外，根據上述如第4A-4C圖所示之製法，所形成之結構中導電層11作為複合基板10M之下層，再以介電層12覆蓋導電層11。如第4C圖所示，介電層12覆蓋導電層11之第一表面111，導電層11之第二表面112接觸並覆蓋基底10之上表面101。雖然導電層11是複合基板10M之下層，但由於有介電層12的覆蓋，因此可避免導電層11在後續製程中直接接觸機台，進而防止導電層11的材料(例如金屬材料)在後續高溫熱製程中擴散而汙染機台。

相較於現有製程中使用不導電且透光的基板，當實施例之包含有導電層11的複合基板10M設置於製程機台(例如蝕刻機台)的靜電吸盤(Electrostatic Chuck，ESC或E-Chuck)上時，連接到靜電吸盤的電壓源無須施加過大的電壓，就能使靜電吸盤上對複合基板10M產生良好的吸附效果。再者，製程機台也因無須施加過大甚至接近機台負荷的高電壓，而可延長製程機台的使用壽命。而由於複合基板10M被穩定的吸附，在複合基板10M上製作出來的電子元件例如HEMT的圖案精準度提高，電性表現亦大幅提升。因此，不論是使用前述如第2A-2E圖或如第4A-4C圖所示之製法，或是其他適合的製法製作電子元件，使用實施例之包含導電層11的複合基板10M皆可改善基板設置於製程機台的穩定性，進而有效提升在複合基板10M上方製作的電子元件的電性特性。

另外，於一些實施例中，複合基板10M包含有透光率低或不透光材料的導電層11，或是包含有吸熱良好材料的導電層11。不論是使用前述如第2A-2E圖或者如第4A-4C圖所示之製法，或是其他適合的製法，使用此種導電層11的複合基板10M製作電子元件(例如HEMT)，可在相關熱製程中穩定地吸收和蓄積更多熱能，使複合基板10M在熱製程中穩定升溫。相較於傳統製程中為使基板達到所需溫度而延長了熱製程的時間，導致電子元件其他層的缺陷，此些實施例之複合基板10M可在適當時間穩定地完成熱製程，因而可提升在複合基板10M上形成的電子元件的電性表現。

不論是使用前述如第2A-2E圖或者如第4A-4C圖所示之製法，或是其他適合的製法，使用包含導電層11的複合基板10M可使複合基板適用於半導體裝置製造之機台，達到與機台的貼合性，而穩定設置的複合基板可使在其上方製作之電子元件的電性表現有效提升。再者，在一些實施例中，導電層11包括可耐受高溫的導電材料，使複合基板10M可適用於後續進行的高溫熱製程。再者，在一些實施例中，導電層11包括耐受高溫以及透光率較低或不透光或吸熱的導電材料，使複合基板10M不但具有導電效果，還可於後續進行的高溫熱製程中使複合基板10M整體可以穩定升溫，進而大幅提升在複合基板10M上形成之電子元件的電性表現。

參照第5A圖和第5B圖，其代表於快速高溫熱製程(Rapid Thermal Process，RTP)中分別使用傳統透光且不導電的基板以及一些實施例之透光率較低且導電的複合基板，其基板溫度隨時間增加所量測到的溫度曲線。

量測結果發現，使用傳統透光且不導電的基板於快速高溫熱製程時，製程機台很快就感測到已經達到進行快速高溫熱製程所需的溫度值了而關閉電源，但實際上本身透光且不導電的傳統基板並未達到RTP熱製程所需的溫度。因此關閉電源後感測器很快地又感測到溫度下降至低於製程所需之溫度，製程機台又自動開啟電源繼續進行加熱升溫，並且不斷地交替進行多次加熱和停止加熱的動作，因此，如第5A圖所示的傳統基板的溫度曲線在升溫線段處呈現許多微幅的鋸齒狀波動(sawtooth-waving curve)，此種溫度波動變化說明傳統基板在RTP熱製程中的吸熱狀況，特別是熱製程中關鍵的升溫期間的吸熱狀況，十分不佳。而使用一些實施例之透光率較低且導電的複合基板於快速高溫熱製程時，如第5B圖所示之溫度曲線，在升溫期間的溫度隨時間增加而迅速且穩定地上升，升溫線段沒有上下波動，說明一些實施例之複合基板在RTP熱製程中具有穩定良好的溫度上升狀態。

本揭露亦對製得之電子元件例如HEMT進行電性測試，以量測其中一種電性參數-歐姆接觸電阻Rc，以下簡列其中幾組實驗數據做示例說明。

此處示例之實驗係以透光且不導電的傳統基板以及一些實施例之複合基板包含不透光且導電的TiN導電層，分別進行HEMT元件之製作。之後分別量測製得之HEMT元件的源極汲極電阻，亦即歐姆接觸電阻(Rc)。

在溫度900°C下進行60秒的快速高溫熱製程。其中一組實驗結果顯示：使用透光且不導電的傳統基板量測到的歐姆接觸電阻(Rc)為23.7 ohm-mm，使用實施例之含TiN導電層的複合基板量測到的歐姆接觸電阻(Rc)為5.0 ohm-mm。因此實施例之含導電層的複合基板可大幅改善HEMT的歐姆接觸電阻(Rc)約450%。

在溫度850°C下進行60秒的快速高溫熱製程。其中一組實驗結果顯示：使用透光且不導電的傳統基板量測到的歐姆接觸電阻Rc為67 ohm-mm，使用實施例之含TiN導電層的複合基板量測到的歐姆接觸電阻(Rc)為27.2 ohm-mm。因此實施例之含導電層的複合基板可大幅改善HEMT的歐姆接觸電阻(Rc)約250%。

根據實驗結果可知，即使在不同溫度下進行高溫熱製程，使用實施例之含導電層的複合基板所製得的電子元件皆具有明顯大幅下降的歐姆接觸電阻(Rc)，電子元件的電性都可有效改善。

綜合而言，相較於使用傳統透光且不導電的基板，使用本揭露一些實施例之複合基板，包含導電層11的複合基板10M可使複合基板10M適用於半導體裝置製造之機台，達到與機台的貼合性與設置穩定性。而穩定設置的複合基板10M可使在其上方製作之電子元件具有良好圖案與構型，進而有效提升電子元件的電性表現。再者，在一些實施例中，導電層11包括可耐受高溫的導電材料，使複合基板10M可適用於高溫熱製程。再者，在一些實施例中，導電層11包括耐受高溫且透光率低或不透光或吸熱良好的導電材料，使複合基板10M除了可穩定設置於機台，還可適用於高溫熱製程，使複合基板10M整體可以穩定升溫，進而大幅提升在複合基板10M上形成之電子元件的電性表現。因此，使用實施例之複合基板可提高於其上製作之電子元件的良率與品質。

雖然本揭露的實施例及其優點已揭露如上，但應該瞭解的是，任何所屬技術領域中具有通常知識者，在不脫離本揭露之精神和範圍內，當可作更動、替代與潤飾。此外，本揭露之保護範圍並未侷限於說明書內所述特定實施例中的製程、機器、製造、物質組成、裝置、方法及步驟，任何所屬技術領域中具有通常知識者可從本揭露一些實施例之揭示內容中理解現行或未來所發展出的製程、機器、製造、物質組成、裝置、方法及步驟，只要可以在此處所述實施例中實施大抵相同功能或獲得大抵相同結果皆可根據本揭露一些實施例使用。因此，本揭露之保護範圍包括上述製程、機器、製造、物質組成、裝置、方法及步驟。另外，每一申請專利範圍構成個別的實施例，且本揭露之保護範圍也包括各個申請專利範圍及實施例的組合。

10M:複合基板

10:基底

10 _C:陶瓷材料層

10 _D:絕緣層

101:基底之上表面

102:基底之下表面

11:導電層

111:導電層之第一表面

112:導電層之第二表面

12:介電層

20M:含氮化鎵之複合層

22:緩衝層

23:含矽層

24:通道層

26:障壁層

27、20P:含矽絕緣層

28:遮罩層

282:第一開口

284:第二開口

286’、286:第一凹陷

288’、288:第二凹陷

291:源極電極

292:汲極電極

294:鈍化層

295、295’:第三凹陷

296、296’:閘極電極

200、300:高電子遷移率電晶體

410、410A、410B:蝕刻製程

d:距離

T:厚度

第1A-1C圖為根據本揭露的一些實施例之形成複合基板及覆蓋複合基板之介電層之製程各階段的剖面示意圖。 第2A-2E圖是根據本發明的一些實施例，說明形成如第2E圖所示之高電子遷移率電晶體的方法之各個中間階段的剖面示意圖。 第3圖為根據本揭露的另一些實施例之高電子遷移率電晶體的剖面示意圖。 第4A-4C圖是根據本揭露另一些實施例，說明形成半導體裝置的方法之各個中間階段的剖面示意圖。 第5A圖表示於快速高溫熱製程(RTP)中使用傳統透光且不導電的基板，其基板溫度隨時間增加所量測到的溫度曲線。 第5B圖表示於快速高溫熱製程(RTP)中使用一些實施例之透光率較低且導電的複合基板，其基板溫度隨時間增加所量測到的溫度曲線。

10M:複合基板

10:基底

10_C:陶瓷材料層

10_D:絕緣層

11:導電層

12:介電層

20M:含氮化鎵之複合層

22:緩衝層

24:通道層

26:障壁層

27:含矽絕緣層

291:源極電極

292:汲極電極

294:鈍化層

295:第三凹陷

296:閘極電極

200:高電子遷移率電晶體

Claims (27)

1. 一種半導體裝置，包括：一複合基板，包括一基底和一導電層，該導電層覆蓋該基底之一表面，其中該基底包括一陶瓷材料層及覆蓋該陶瓷材料層之一絕緣層；一介電層，覆蓋該導電層，其中該導電層位於該介電層與該基底之間；一含氮化鎵之複合層，位於該複合基板之上方；一閘極電極，設置於該含氮化鎵之複合層上；一源極電極和一汲極電極，設置於該含氮化鎵之複合層上且分別位於該閘極電極的相對兩側。
2. 如申請專利範圍第1項所述之半導體裝置，其中該導電層包括金屬、合金、金屬氮化物、多晶矽、或前述之組合。
3. 如申請專利範圍第1項所述之半導體裝置，其中該導電層包括鈦(Ti)、鉭(Ta)、鎢(W)、鈮(Nb)、鉬(Mo)、釩(V)、或包含前述金屬之合金或氮化物。
4. 如申請專利範圍第1項所述之半導體裝置，其中該導電層包括鈦(Ti)、鉭(Ta)、鎢(W)、鈮(Nb)、鉬(Mo)、釩(V)、鉭鋁(TaAl)、鈦鎢(TiW)、(TiN)、氮化鉭(TaN)、氮化鋁鈦(TiAlN)、氮化鋁鉭(TaAlN)、氮化鎢(WN)、氮化鈮(NbN)、氮化鉬(MoN)、氮化釩(VN)、或前述之組合。
5. 如申請專利範圍第1項所述之半導體裝置，其中該導電層包括熔點等於大於1400℃的導電材料。
6. 如申請專利範圍第1項所述之半導體裝置，其中該導電層的厚度在50nm-500nm範圍之間。
7. 如申請專利範圍第1項所述之半導體裝置，其中該導電層包含耐受600℃以上溫度之熱製程的導電材料。
8. 如申請專利範圍第1項所述之半導體裝置，其中該絕緣層包覆該陶瓷材料層。
9. 如申請專利範圍第1項所述之半導體裝置，其中該導電層和該介電層設置於該含氮化鎵之複合層與該基底之間。
10. 如申請專利範圍第1項所述之半導體裝置，其中該基底設置於該含氮化鎵之複合層與該導電層之間。
11. 如申請專利範圍第1項所述之半導體裝置，其中該導電層具有相對之第一表面和第二表面，該介電層覆蓋該導電層之該第一表面。
12. 如申請專利範圍第11項所述之半導體裝置，其中該導電層之該第二表面係接觸並覆蓋該基底之上表面，該含氮化鎵之複合層、該閘極電極、該源極電極和該汲極電極係設置於該導電層之該第一表面的上方。
13. 如申請專利範圍第11項所述之半導體裝置，其中該導電層之該第二表面係接觸並覆蓋該基底之下表面，且該含氮化鎵之複合層係設置於該基底之上表面的上方。
14. 如申請專利範圍第1項所述之半導體裝置，其中該含氮化鎵之複合層包括一緩衝層、一通道層設置於該緩衝層上、以及一障壁層設置於該通道層上。
15. 一種製造半導體裝置的方法，包括： 提供一基底；在該基底之一表面上覆蓋一導電層；在該導電層上覆蓋一介電層，其中該導電層位於該介電層與該基底之間；在該基底之上方形成一含氮化鎵之複合層；在該含氮化鎵之複合層上形成一源極電極和一汲極電極；以及在該含氮化鎵之複合層上以及在該源極電極與該汲極電極之間形成一閘極電極。
16. 如申請專利範圍第15項所述之製造半導體裝置的方法，其中該導電層包括金屬、合金、金屬氮化物、多晶矽、或前述之組合。
17. 如申請專利範圍第15項所述之製造半導體裝置的方法，其中該導電層包括鈦(Ti)、鉭(Ta)、鎢(W)、鈮(Nb)、鉬(Mo)、釩(V)、或包含前述金屬之合金或氮化物。
18. 如申請專利範圍第15項所述之製造半導體裝置的方法，其中該導電層包括鈦(Ti)、鉭(Ta)、鎢(W)、鈮(Nb)、鉬(Mo)、釩(V)、鉭鋁(TaAl)、鈦鎢(TiW)、(TiN)、氮化鉭(TaN)、氮化鋁鈦(TiAlN)、氮化鋁鉭(TaAlN)、氮化鎢(WN)、氮化鈮(NbN)、氮化鉬(MoN)、氮化釩(VN)、或前述之組合。
19. 如申請專利範圍第15項所述之製造半導體裝置的方法，其中該導電層包括熔點等於大於1400℃的導電材料。
20. 如申請專利範圍第15項所述之製造半導體裝置的方法，其中該導電層的厚度在50nm-500nm範圍之間。
21. 如申請專利範圍第15項所述之製造半導體裝置的方法，其中該基底包含陶瓷材料層以及包覆該陶瓷材料層的絕緣層，該導電層覆蓋該絕緣層之表面。
22. 如申請專利範圍第15項所述之製造半導體裝置的方法，其中先在該基底之該表面上覆蓋該導電層以及覆蓋該介電層於該導電層上之後，形成該含氮化鎵之複合層於該介電層上。
23. 如申請專利範圍第15項所述之製造半導體裝置的方法，其中先在該基底之上表面上方形成該含氮化鎵之複合層後，反轉該基底後，於該基底之下表面覆蓋該導電層。
24. 如申請專利範圍第23項所述之製造半導體裝置的方法，其中在該基底之該下表面覆蓋該導電層之後，在該導電層上覆蓋該介電層。
25. 如申請專利範圍第24項所述之製造半導體裝置的方法，其中在該導電層上覆蓋該介電層後，再次反轉該基底，在該含氮化鎵之複合層上形成該源極電極與該汲極電極。
26. 如申請專利範圍第15項所述之製造半導體裝置的方法，其中形成該含氮化鎵之複合層包括：形成一緩衝層；形成一通道層於該緩衝層上；以及形成一障壁層於該通道層上。
27. 一種半導體裝置，包括：一複合基板，包括一基底和一導電層，其中該基底之透光率大於80%，且該導電層之透光率低於約40%； 一介電層，覆蓋該導電層，其中該導電層位於該介電層與該基底之間；一含氮化鎵之複合層，位於該複合基板之上方；一閘極電極，設置於該含氮化鎵之複合層上；一源極電極和一汲極電極，設置於該含氮化鎵之複合層上且分別位於該閘極電極的相對兩側。

Images