JP2007124090A

JP2007124090A - 情報機器

Info

Publication number: JP2007124090A
Application number: JP2005310939A
Authority: JP
Inventors: Hideo Nagano; 英生長野; Kikuo Muramatsu; 菊男村松; Masayuki Koyama; 雅行小山; Tomoko Ando; 智子安藤; Motoki Higashida; 基樹東田; Takahiko Arakawa; 隆彦荒川; Makoto Hatanaka; 真畠中
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2005-10-26
Filing date: 2005-10-26
Publication date: 2007-05-17
Also published as: US20070091122A1; US20100191883A1; US7984223B2; US7716410B2

Abstract

【課題】メイン処理回路、インタフェース回路及びマイクロコンピュータを備える情報機器において、マイクロコンピュータの処理負荷を低減しつつ、装置の開発スピードを向上させることが可能な技術を提供することを目的とする。
【解決手段】情報機器１００には、機器内の主たる機能に関する信号処理を実行するメイン処理回路３と、メイン処理回路３を制御するメインマイクロコンピュータ４と、外部とのインタフェースを行うレシーバ回路１と、メインマイクロコンピュータ４とは別に設けられた、レシーバ回路１を制御するインタフェース用マイクロコンピュータ２とが設けられている。
【選択図】図１

Description

本発明は、メイン処理回路、インタフェース回路及びマイクロコンピュータを備える情報機器に関する。

従来から情報機器間のインタフェースとして様々な規格が提案されている。例えば、高速シリアルインタフェースとしてＨＤＭＩ（High Definition Multimedia Interface）が知られており、当該ＨＤＭＩをインタフェースに採用した装置が特許文献１，２に開示されている。このＨＤＭＩは、ＤＶＤ（Digital Versatile Disk）装置やＳＴＢ（Set Top Box）などのソース機器と、プラズマディスプレイ装置やデジタルＴＶなどのシンク機器との間において、高品質なオーディオ／ビデオ（Ａ／Ｖ）コンテンツデータを伝送するデジタルインタフェースとして著名である。ＨＤＭＩの特徴としては、暗号化して情報を伝送できること、映像信号と音声信号とを同時に伝送できること、データを圧縮せずにリアルタイムに伝送できること、伝送速度が３．５Ｇｂｐｓであって伝送帯域が広帯域であることなどが挙げられる。

特開２００５−１８９５８７号公報特開２００４−２４８０８０号公報

さて、従来の情報機器においては、ＨＤＭＩ等の規格で外部とのインタフェースを行うインタフェース回路と、機器内での主たる機能に関する信号処理を行うメイン処理回路とが同一のマイクロコンピュータで制御されていた。例えば、プラズマディスプレイ装置などのディスプレイ装置においては、ＤＶＤ装置等のソース機器から伝送されてくる映像信号や音声信号などを所定のインタフェースで受けて出力するレシーバ回路と、画像表示や音声出力に関するフォーマット変換処理等をレシーバ回路から出力される映像信号や音声信号に対して行う信号処理回路とが、同一のマイクロコンピュータで制御されている。したがって、一つのマイクロコンピュータにおいて、インタフェース回路を制御するためのファームウェアと、メイン処理回路を制御するためのファームウェアとを実行する必要があり、当該マイクロコンピュータではリアルタイム処理を行う際の負荷が大きいという問題がある。また、インタフェース回路を制御するためのファームウェアと、メイン処理回路を制御するためのファームウェアとを同一の環境で開発する必要があり、開発負荷が大きく、このことが開発スピードを遅らせる原因の一つにもなっている。また、ＤＶＤ装置等のソース機器でも同様の問題が生じる。

そこで、本発明は上述の問題に鑑みて成されたものであり、メイン処理回路、インタフェース回路及びマイクロコンピュータを備える情報機器において、マイクロコンピュータの処理負荷を低減しつつ、機器の開発スピードを向上させることが可能な技術を提供することを目的とする。

この発明の情報機器は、機器内での主たる機能に関する信号処理を実行するメイン処理回路と、前記メイン処理回路を制御する第１のマイクロコンピュータと、外部とのインタフェースを行うインタフェース回路と、前記第１のマイクロコンピュータとは別に設けられた、前記インタフェース回路を制御する第２のマイクロコンピュータとを備える。

この発明の情報機器によれば、メイン処理回路を制御する第１のマイクロコンピュータとは別に、インタフェース回路を制御する第２のマイクロコンピュータを備えているため、メイン処理回路を制御するためのファームウェアを実行するマイクロコンピュータとは別のマイクロコンピュータで、インタフェース回路を制御するためのファームウェアを実行することができる。したがって、一つのマイクロコンピュータでの処理負荷を低減することができる。

また、インタフェース回路を制御するためのファームウェアと、メイン処理回路を制御するためのファームウェアとは別々のマイクロコンピュータで実行されるため、両ファームウェアを別々の環境で開発することができる。よって、本発明の情報機器の開発スピードを向上させることができる。

さらに、インタフェース回路と第２のマイクロコンピュータとをＩＰ（Intellectual Property）コア化することによって、両回路を、メイン処理回路及び第１のマイクロコンピュータとともに一つの半導体チップに形成しやすくなり、インタフェース回路及び第２のマイクロコンピュータをメイン処理回路及び第１のマイクロコンピュータとともに集積化する際の回路動作検証の手間が削減される。

実施の形態１．
図１は本発明の実施の形態１に係る情報機器１００の構成を示すブロック図である。本実施の形態１に係る情報機器１００は、例えば、プラズマディスプレイ装置や液晶ディスプレイ装置などのディスプレイ装置であって、装置外部とのインタフェースとして例えばＨＤＭＩが採用されている。

図１に示されるように、本実施の形態１に係る情報機器１００は、装置外部とのインタフェースを行うレシーバ回路１と、当該レシーバ回路１を制御するインタフェース用マイクロコンピュータ２と、機器内での主たる機能に関する信号処理を実行するメイン処理回路３と、当該メイン処理回路３を制御するメインマイクロコンピュータ４とを備えている。なお、マイクロコンピュータを以後単に「マイコン」と呼ぶ。

レシーバ回路１は、本情報機器１００の外部に存在する他の情報機器（以後、「外部機器」と呼ぶ）から入力されるＨＤＭＩ入力信号ＩＮＳをＨＤＭＩのインタフェースで受信するインタフェース回路であって、ＨＤＭＩアナログコア１１と、ＨＤＭＩロジックコア１２と、Ｉ２Ｃ（Inter Integrated Circuit）インタフェース部１３とを備えている。

ＨＤＭＩアナログコア１１は、高速ＳＥＲＤＥＳ（serializer/de-serializer）回路であって、シリアル信号であるＨＤＭＩ入力信号ＩＮＳをパラレル信号に変換してＨＤＭＩロジックコア１２に出力する。Ｉ２Ｃインタフェース部１３は、外部機器との間でＤＤＣ（Display Data Channel）の規格で制御信号ＣＮＴのやり取りを行う。Ｉ２Ｃインタフェース部１３は制御信号ＣＮＴをＩ２Ｃインタフェースで送受信する。

ＨＤＭＩロジックコア１２は、インタフェース用マイコン２によって制御される。ＨＤＭＩロジックコア１２は、Ｉ２Ｃインタフェース部１３を介して、外部機器との間で制御信号ＣＮＴをやり取りすることによって認証動作を行い、その後、暗号化されているＨＤＭＩ入力信号ＩＮＳを復号化する。ＨＤＭＩ入力信号ＩＮＳはＨＤＣＰ（High-bandwidth Digtal Content Protection System）と呼ばれるデジタル暗号方式で暗号化されている。ＨＤＭＩロジックコア１２は、暗号が解除されたＨＤＭＩ入力信号ＩＮＳから、映像信号ＶＳ及び音声信号ＡＳを取り出して、それらを所定のフォーマットにデコードし、デコード後の映像信号ＶＳに同期したクロック信号ＣＬＫＶと、デコード後の音声信号ＡＳに同期したクロック信号ＣＬＫＡとを生成する。またＨＤＭＩロジックコア１２は、暗号が解除されたＨＤＭＩ入力信号ＩＮＳから映像表示用の同期信号ＳＳも取り出して、所定のフォーマットにデコードする。その後、映像信号ＶＳ、音声信号ＡＳ、クロック信号ＣＬＫＡ，ＣＬＫＶ及び同期信号ＳＳを並列にメイン処理回路３に出力する。

インタフェース用マイコン２は、ＨＤＭＩロジックコア１２を制御するＭＰＵ（Micro Processing Unit）コア２１と、ＨＤＭＩロジックコア１２を制御するためのファームウェアＦＷＩを記憶するプログラムＲＯＭ（Read Only Memory）２２と、ＭＰＵコア２１が動作している最中に当該ＭＰＵコア２１が記憶領域として使用するワークＲＡＭ（Random Access Memory）２３と、ＭＰＵコア２１での割り込み処理を制御する割り込みコントローラ２４と、ウォッチドッグタイマ２５とを備えており、これらの構成要素はＭＰＵバス２６で互いに接続されている。

プログラムＲＯＭ２２は、フラッシュＲＯＭ等の電気的に情報が書き換え可能なＲＯＭであって、当該プログラムＲＯＭ２２内のファームウェアＦＷＩは書き換えることができる。

ＭＰＵコア２１は、Ｉ２ＣインタフェースでＨＤＭＩロジックコア１２と接続されている。ＭＰＵコア２１は、プログラムＲＯＭ２２からファームウェアＦＷＩを読み出して実行することによって、ＨＤＭＩロジックコア１２の動作を制御する。例えば、ＭＰＵコア２１は、ＨＤＭＩロジックコア１２に対して初期設定を行ったり、ＨＤＭＩロジックコア１２を制御してＨＤＭＩ入力信号ＩＮＳに含まれる所定のパケット信号を取り出す。このパケット信号には、映像信号ＶＳのフォーマット情報が含まれており、ＭＰＵコア２１は当該パケット信号を本情報機器１００内の図示しない他の回路に出力する。ウォッチドッグタイマ２５は、ＭＰＵコア２１が暴走したときや本情報機器１００に供給される電源が瞬間的に停止した場合などに、割り込みコントローラ２４と共同してＭＰＵコア２１にリセットをかける。

メイン処理回路３は音声信号処理回路３１と映像信号処理回路３２とを備えている。本実施の形態１に係る情報機器１００は、外部から入力される音声信号に基づいて音声出力を行うとともに、外部から入力される映像信号に基づいて映像表示を行うディスプレイ装置である。したがって、本情報機器１００の主たる機能は、外部からの映像信号に基づく映像表示及び外部からの音声信号に基づく音声出力であり、本実施の形態１に係るメイン処理回路３は、これらの機能に関する各種信号処理を行う。

音声信号処理回路３１及び映像信号処理回路３２は、レシーバ回路１から出力されるクロック信号ＣＬＫＡ及びクロック信号ＣＬＫＶにそれぞれ同期して動作する。音声信号処理回路３１は、レシーバ回路１から出力される音声信号ＡＳに対してフィルタ処理等を行って、当該音声信号ＡＳをデジタル信号からアナログ信号に変換し、図示しないスピーカに出力する。スピーカは入力された音声信号を音声に変換して外部に出力する。一方、映像信号処理回路３２は、レシーバ回路１から出力される映像信号ＶＳをＲＧＢフォーマットやＹＧｂＧｒフォーマットに変換したり、映像信号ＶＳに対してフィルタ処理を実行して同期信号ＳＳとともに図示しない表示部に出力する。表示部は入力された映像信号ＶＳ及び同期信号ＳＳに基づいて映像表示を行う。このようにして、映像が表示されるのと同時に、当該映像に対応した音声が出力され、本情報機器１００が例えばテレビジョンとして機能することができる。

メインマイコン４は、インタフェース用マイコン２と同様の内部構成を有し、メイン処理回路３を制御するためのファームウェアＦＷＭを記憶している。そしてメインマイコン４は、当該ファームウェアＦＷＭを実行することによってメイン処理回路３を制御する。

本実施の形態１に係る情報機器１００では、レシーバ回路１及びインタフェース用マイコン２は、メイン処理回路３及びメインマイコン４とは別に１チップ化されている。ここで「１チップ化」とは、どのようにパッケージングするかは問わず一つの半導体チップ上に複数の回路を形成する場合と、複数の回路が別々の半導体チップ上に形成されてはいるものの当該複数の回路を一つのパッケージ内に収納する場合との両方を意味するものとする。したがって「１チップ」とは、一つの半導体チップと、一つあるいは複数の半導体チップを一つのパッケージ内に収納した装置との両方を意味する。メイン処理回路３及びメインマイコン４に関しては、１チップ化しても良いし、しなくても良い。

本実施の形態１では、一例として、レシーバ回路１とインタフェース用マイコン２とは、メイン処理回路３及びメインマイコン４が形成されている一つの半導体チップ５０とは別の一つの半導体チップ５上に形成されることによって、メイン処理回路３及びメインマイコン４とは別に１チップ化されている。そして、当該半導体チップ５は、メイン処理回路３及びメインマイコン４が形成されている半導体チップ５０とともに、あるいは当該半導体チップ５０とは別に、図示しない一つのパッケージ内に収納されてモールドされる。

なお、メイン処理回路３及びメインマイコン４に関しては、本実施の形態１では、それらを一つの半導体チップ５０上に形成しているが、メイン処理回路３及びメインマイコン４を別々の半導体チップ上に形成しても良い。

また図２に示されるように、レシーバ回路１を一つの半導体チップ５ａに形成するとともに、インタフェース用マイコン２をそれとは別の一つの半導体チップ５ｂに形成し、両回路を、メイン処理回路３及びメインマイコン４が収納されているパッケージ１５０とは別のパッケージ１５内に収納することによって、メイン処理回路３及びメインマイコン４とは別に１チップ化しても良い。

図２に示される例では、メイン処理回路３及びメインマイコン４は一つのパッケージ１５０内に収納されているが、両回路を別々の半導体チップに形成する場合には別々のパッケージ内に収納し、レシーバ回路１及びインタフェース用マイコン２をそれらのパッケージとは別のパッケージ内に収納しても良い。

以上のように、本実施の形態１に係る情報機器１００では、メイン処理回路３を制御するメインマイコン４とは別に、レシーバ回路１を制御するインタフェース用マイコン２を備えているため、レシーバ回路１を制御するためのファームウェアＦＷＩを、メイン処理回路３を制御するためのファームウェアＦＷＭを実行するマイコンとは別のマイコンで実行することができる。したがって、一つのマイコンでの処理負荷が低減する。

また、レシーバ回路１を制御するためのファームウェアＦＷＩと、メイン処理回路３を制御するためのファームウェアＦＷＭとは別々のマイコンで実行されるため、両ファームウェアＦＷＩ，ＦＷＭを別々の環境で開発することができる。よって、本情報機器１００の開発スピードを向上させることができる。

さらに、レシーバ回路１とインタフェース用マイコン２とをＩＰ（Intellectual Property）コア化することによって、両回路を、メイン処理回路３及びメインマイコン４とともに一つの半導体チップに形成しやすくなり、レシーバ回路１及びインタフェース用マイコン２をメイン処理回路３及びメインマイコン４とともに集積化する際の回路動作検証の手間が削減される。

また本実施の形態１では、レシーバ回路１及びインタフェース用マイコン２が、メイン処理回路３及びメインマイコン４とは別に１チップ化されているため、レシーバ回路１とインタフェース用マイコン２との間のインタフェースの秘匿性が向上し、セキュリティが強化される。さらにレシーバ回路１及びインタフェース用マイコン２の配置の自由度が向上する。

また本実施の形態１では、レシーバ回路１とインタフェース用マイコン２とを、シリアルインタフェースであるＩ２Ｃインタフェースで接続したが、パラレルインタフェースで接続しても良い。これにより、回路規模及び消費電力が低減される。

実施の形態２．
図３は本発明の実施の形態２に係る情報機器２００の構成を示すブロック図である。図３に示されるように、本実施の形態２に係る情報機器２００は、上述の実施の形態１に係る情報機器１００において、インタフェース用マイコン２の替わりにインタフェース用マイコン２０を備え、かつＲＯＭ６をさらに備えるものである。

インタフェース用マイコン２０は、上述のＭＰＵコア２１、ワークＲＡＭ２３、割り込みコントローラ２４及びウォッチドッグタイマ２５と、プログラムＲＡＭ２７と、外部ＲＯＭインタフェース部２８と、ＲＯＭ２９とを備えており、これらの構成要素はＭＰＵバス２６で互いに接続されている。インタフェース用マイコン２０とレシーバ回路１とは、実施の形態１と同様に、同一の半導体チップ５上に形成されており、メイン処理回路３及びメインマイコン４とは別に１チップ化されている。

ＲＯＭ６は、フラッシュＲＯＭ等の電気的に情報の書き換えが可能なＲＯＭであり、インタフェース用マイコン２０がレシーバ回路１を制御するためのファームウェアＦＷＩを記憶している。ＲＯＭ６は、レシーバ回路１及びインタフェース用マイコン２が形成されている半導体チップ５とは別の一つの半導体チップ６０に形成されており、当該半導体チップ６０にはＲＯＭ６のみが形成されている。そしてＲＯＭ６は、インタフェース用マイコン２０の外部ＲＯＭインタフェース部２８と接続されている。

インタフェース用マイコン２０のＲＯＭ２９は、マスクＲＯＭ等の電気的に情報の書き換えが不可能なＲＯＭであって、ダウンローダプログラムＤＬＰを予め記憶している。ＭＰＵコア２１は、ＲＯＭ２９からダウンローダプログラムＤＬＰを読み込んで実行することにより、外部ＲＯＭインタフェース部２８を介してＲＯＭ６からファームウェアＦＷＩを読み出してプログラムＲＡＭ２７に書き込む。そしてＭＰＵコア２１は、プログラムＲＡＭ２７からファームウェアＦＷＩを読み出して実行し、レシーバ回路１を制御する。本実施の形態２に係る情報機器２００のその他の構成については、実施の形態１に係る情報機器１００と同様であるため、その説明は省略する。

このように、本実施の形態２に係る情報機器２００では、インタフェース用マイコン２０が、それが形成されている半導体チップ５とは別の半導体チップ６０に形成されているＲＯＭ６からファームウェアＦＷＩをダウンロードして実行している。そのため、インタフェース用マイコン２０が形成されている半導体チップ５上にフラッシュＲＯＭ等のファームウェアＦＷＩを予め記憶しておくためのメモリを形成する必要がなくなる。一般的に、マイコンにメモリを内蔵させると、その製造プロセスが複雑になり製造コストが増大するため、本実施の形態２のように、インタフェース用マイコン２０とファームウェアＦＷＩを記憶するＲＯＭ６とを別々の半導体チップに形成することによって、インタフェース用マイコン２０の製造プロセスが簡素化され、製造コストが低減する。

なお、インタフェース用マイコン２０の製造プロセスは複雑になるものの、ＲＯＭ６をインタフェース用マイコン２０に内蔵して、当該ＲＯＭ６を半導体チップ５上に形成しても良い。

実施の形態３．
図４は本発明の実施の形態３に係る情報機器３００の構成を示すブロック図である。図４に示されるように、本実施の形態３に係る情報機器３００は、上述の実施の形態１に係る情報機器１００において、基本的には、音声信号ＡＳと映像信号ＶＳとの間のタイミングを調整するリップシンク回路７をさらに備えるものである。

本実施の形態３に係るメインマイコン４は、音声信号処理回路３１からの音声信号ＡＳの出力タイミングと、当該音声信号ＡＳに対応する映像信号ＶＳの映像信号処理回路３２からの出力タイミングとのずれを測定し、それに基づいて遅延量命令信号ＤＳを生成してリップシンク回路７に出力する。リップシンク回路７は、入力された遅延量命令信号ＤＳに基づいて、レシーバ回路１から並列に出力される音声信号ＡＳ及び映像信号ＶＳの少なくとも一方を遅延させて、処理後の音声信号ＡＳ及び映像信号ＶＳを音声信号処理回路３１及び映像信号処理回路３２にそれぞれ出力する。またリップシンク回路７は、映像信号ＶＳを遅延させる場合には、それに応じて同期信号ＳＳも遅延させて出力する。これにより、メイン処理回路３の出力端での音声信号ＡＳと映像信号ＶＳとの間のタイミングのずれが補正され、両信号が確実に同期するようになる。その結果、映像表示とそれに対応する音声出力とが時間的にずれることが抑制される。なお、レシーバ回路１から出力されるクロック信号ＣＬＫＡ，ＣＬＫＶは、リップシンク回路７を経由せず、直接音声信号処理回路３１及び映像信号処理回路３２にそれぞれ入力される。

またリップシンク回路７は、レシーバ回路１及びインタフェース用マイコン２とともに１チップ化されている。本実施の形態３では、例えば、リップシンク回路７は、レシーバ回路１及びインタフェース用マイコン２とともに一つの半導体チップ５上に形成されることによって、レシーバ回路１及びインタフェース用マイコン２とともに１チップ化されている。本実施の形態３に係る情報機器３００のその他の構成については、実施の形態１に係る情報機器１００と同様であるため、その説明は省略する。

以上のように、本実施の形態３に係る情報機器３００では、レシーバ回路１から並列に出力される音声信号ＡＳとそれに対応する映像信号ＶＳとの間のタイミングを調整するリップシンク回路７がレシーバ回路１及びインタフェース用マイコン２とともに１チップ化されているため、音声信号ＡＳと映像信号ＶＳとの間のタイミングのずれを１チップデバイスで補正することができる。その結果、映像表示とそれに対応する音声出力とが時間的にずれることを抑制できる。

実施の形態４．
図５は本発明の実施の形態４に係る情報機器４００の構成を示すブロック図である。図５に示されるように、本実施の形態４に係る情報機器４００は、上述の実施の形態１に係る情報機器１００において、基本的にはトランスミッタ回路８をさらに備えるものである。

トランスミッタ回路８はインタフェース用マイコン２の制御によって動作する。トランスミッタ回路８は、レシーバ回路１から並列に出力される音声信号ＡＳ、映像信号ＶＳ及び同期信号ＳＳをそれぞれコード化して所定のフォーマットに変更し、その後、並列に入力された音声信号ＡＳ、映像信号ＶＳ及び同期信号ＳＳを時系列的に直列に並び替える。そしてトランスミッタ回路８は、得られた信号をＨＤＣＰを使用して暗号化し、当該信号をシリアル信号に変換して、ＨＤＭＩ出力信号ＯＵＴＳとして外部機器に出力する。これにより、本情報機器４００に入力されたＨＤＭＩ入力信号ＩＮＳは、レシーバ回路１及びトランスミッタ回路８で中継されて、ＨＤＭＩ出力信号ＯＵＴＳとして本情報機器４００の外部に出力される。

またトランスミッタ回路８は、レシーバ回路１及びインタフェース用マイコン２とともに１チップ化されている。本実施の形態４では、例えば、トランスミッタ回路８は、レシーバ回路１及びインタフェース用マイコン２とともに一つの半導体チップ５上に形成されることによって、レシーバ回路１及びインタフェース用マイコン２とともに１チップ化されている。本実施の形態４に係る情報機器４００のその他の構成については、実施の形態１に係る情報機器１００と同様であるため、その説明は省略する。

以上のように、本実施の形態４に係る情報機器４００では、外部から入力される信号を受信して出力するレシーバ回路１と、レシーバ回路１から出力される信号を外部に出力するトランスミッタ回路８とが１チップ化されているため、外部からの信号を中継して出力するリピータ機能を１チップデバイスで実現することができる。

実施の形態５．
図６は本発明の実施の形態５に係る情報機器５００の構成を示すブロック図である。図６に示されるように、本実施の形態５に係る情報機器５００は、上述の実施の形態１に係る情報機器１００において、インタフェース用マイコン２に、メインマイコン４との通信機能を実装したものである。インタフェース用マイコン２とメインマイコン４とは、例えばＩ２Ｃインタフェースで接続されており、両者の間では信号のやり取りが可能である。本実施の形態５に係る情報機器５００のその他の構成については、実施の形態１に係る情報機器１００と同様であるため、その説明は省略する。

以上のように、本実施の形態５に係る情報機器５００では、インタフェース用マイコン２がメインマイコン４との通信機能を備えているため、メイン処理回路３の動作状況に応じてメインマイコン４からインタフェース用マイコン２を制御することができる。例えば、本情報機器５００と外部機器とを接続するケーブルが誤って取り外されて、メイン処理回路３に音声信号ＡＳや映像信号ＶＳが全く入力されない場合や、レシーバ回路１から音声信号ＡＳや映像信号ＶＳが正常にメイン処理回路３に入力されなかった場合に、メインマイコン４によってインタフェース用マイコン２をリセットすることができ、当該インタフェース用マイコン２の動作を初期化することができる。

また、上述の実施の形態３に係る情報機器３００のインタフェース用マイコン２にメインマイコン４との通信機能を実装することによって、メインマイコン４から出力される遅延量命令信号ＤＳをインタフェース用マイコン２が受け取り、当該インタフェース用マイコン２がリップシンク回路７に遅延量命令信号ＤＳを出力することができる。

実施の形態６．
図７は本発明の実施の形態６に係る情報機器６００の構成を示すブロック図である。図７に示されるように、本実施の形態６に係る情報機器６００は、上述の実施の形態１に係る情報機器１００において、基本的には、レシーバ回路１０及びレシーバ選択回路９をさらに備えるものである。

レシーバ回路１０は、実施の形態１に係るレシーバ回路１と同様の回路構成を備えており、本情報機器４００の外部とのインタフェースを行う。レシーバ回路１０は、レシーバ回路１と同様に、インタフェース用マイコン２によって制御され、外部機器からＨＤＭＩ入力信号ＩＮＳが入力されるとともに、外部機器との間で制御信号ＣＮＴのやり取りを行う。ただし、レシーバ回路１０は、レシーバ回路１とは異なるバージョンのＨＤＭＩの規格に対応している。例えば、レシーバ回路１０は、バージョン１．２のＨＤＭＩで外部機器とのインタフェースを行い、レシーバ回路１は、バージョン１．１のＨＤＭＩで外部機器とインタフェースを行う。またレシーバ回路１０の出力端子は、レシーバ回路１の出力端子とバス接続されている。

本実施の形態６に係る制御信号ＣＮＴには、外部機器が出力するＨＤＭＩ入力信号ＩＮＳがＨＤＭＩのどのバージョンに対応した信号であるかを示す情報が含まれている。レシーバ選択回路９は、制御信号ＣＮＴに含まれる当該情報を参照することによって、ＨＤＭＩ入力信号ＩＮＳが対応しているＨＤＭＩのバージョンを認識し、認識したバージョンに基づいてチップセレクト信号ＣＳをレシーバ回路１，１０に出力する。これにより、レシーバ回路１，１０のうち、ＨＤＭＩ入力信号ＩＮＳのバージョンに応じた回路が活性化される。インタフェース用マイコン２は、レシーバ選択回路９から活性化情報を受け取り、当該活性化情報に基づいて活性化されたレシーバ回路を認識し、当該レシーバ回路の動作を制御する。

以上のようにして、レシーバ選択回路９によって活性化されたレシーバ回路は、インタフェース用マイコン２の制御によって、上述のように、ＨＤＭＩ入力信号ＩＮＳに対してシリアル−パラレル変換処理や復号化処理等を行って、当該ＨＤＭＩ入力信号ＩＮＳに含まれる音声信号ＡＳ、映像信号ＶＳ及び同期信号ＳＳを取り出し、これらの信号と、クロック信号ＣＬＫＡ，ＣＬＫＶとをメイン処理回路３に並列に出力する。一方で、レシーバ選択回路９によって活性化されなかったレシーバ回路では、その出力端子がハイインピーダンス状態となる。したがって、活性化されたレシーバ回路からの音声信号ＡＳや映像信号ＶＳ等は正常にメイン処理回路３に入力される。

またレシーバ選択回路９及びレシーバ回路１０は、レシーバ回路１及びインタフェース用マイコン２とともに１チップ化されている。本実施の形態６では、例えば、レシーバ選択回路９及びレシーバ回路１０は、レシーバ回路１及びインタフェース用マイコン２とともに一つの半導体チップ５上に形成されることによって、レシーバ回路１及びインタフェース用マイコン２とともに１チップ化されている。本実施の形態６に係る情報機器６００のその他の構成については、実施の形態１に係る情報機器１００と同様であるため、その説明は省略する。

以上のように、本実施の形態６に係る情報機器６００では、互いに異なった仕様で外部とのインタフェースを行うレシーバ回路１，１０が設けられており、これらのレシーバ回路１，１０は、外部からのＨＤＭＩ入力信号ＩＮＳの仕様に応じてどちらか一方がレシーバ選択回路９によって活性化される。そして、レシーバ選択回路９及びレシーバ回路１０は、レシーバ回路１及びインタフェース用マイコン２とともに１チップ化されている。したがって、異なる複数の仕様の外部信号を１チップデバイスでインタフェースすることができる。

実施の形態７．
図８は本発明の実施の形態７に係る情報機器７００の構成を示すブロック図である。図８に示されるように、本実施の形態７に係る情報機器７００は、上述の実施の形態１に係る情報機器１００において、基本的には、複数の入力ポートＩＮ１〜ＩＮ３と、アナログスイッチ回路７０とをさらに備えるものである。

アナログスイッチ回路７０は、メインマイコン４の制御によって、複数の入力ポートＩＮ１〜ＩＮ３にそれぞれ入力される複数のＨＤＭＩ入力信号ＩＮＳ１〜ＩＮＳ３のうちのいずれか一つを選択してＨＤＭＩ入力信号ＩＮＳとしてレシーバ回路１に出力する。

本実施の形態７に係る情報機器７００は、複数の入力ポートＩＮ１〜ＩＮ３のうち、どのポートに入力されるＨＤＭＩ入力信号を処理するかについての情報をユーザが入力できるように構成されており、ユーザによって入力された当該情報はメインマイコン４に入力される。そしてメインマイコン４は、当該情報に基づいてアナログスイッチ回路７０を制御する。これにより、ユーザによって指定されたポートに入力されたＨＤＭＩ入力信号が本情報機器７００で処理され、当該ＨＤＭＩ入力信号によって伝達される映像が表示されるとともに、当該ＨＤＭＩ入力信号によって伝達される音声が出力される。

またアナログスイッチ回路７０は、レシーバ回路１及びインタフェース用マイコン２とともに１チップ化されている。本実施の形態７では、例えば、アナログスイッチ回路７０は、レシーバ回路１及びインタフェース用マイコン２とともに一つの半導体チップ５上に形成されることによって、レシーバ回路１及びインタフェース用マイコン２とともに１チップ化されている。本実施の形態７に係る情報機器７００のその他の構成については、実施の形態１に係る情報機器１００と同様であるため、その説明は省略する。

以上のように、本実施の形態７に係る情報機器７００では、複数のＨＤＭＩ入力信号ＩＮＳ１〜ＩＮＳ３のいずれか一つを選択してレシーバ回路１に出力するアナログスイッチ回路７０が、レシーバ回路１及びインタフェース用マイコン２とともに１チップ化されている。したがって、１チップデバイスで複数の入力ポートＩＮ１〜ＩＮ３に入力される信号を処理することができる。また、一つのレシーバ回路１で複数の入力ポートＩＮ１〜ＩＮ３に入力される信号を処理することができるため、チップサイズがそれほど増加することなく、コストアップを抑制しつつ、複数の入力ポートを有する情報機器を構築することができる。

実施の形態８．
図９は本発明の実施の形態８に係る情報機器８００の構成を示すブロック図である。図９に示されるように、本実施の形態８に係る情報機器８００は、上述の実施の形態１に係る情報機器１００において、ウォータマーク付与回路８０をさらに備えるものである。

ウォータマーク付与回路８０は、レシーバ回路１から出力される音声信号ＡＳ及び映像信号ＶＳのそれぞれにウォータマーク（電子透かし）を埋め込んで、両信号をメイン処理回路３に出力する。メイン処理回路３の音声信号処理回路３１は、入力された音声信号ＡＳからウォータマークを取り出して、その後、音声信号ＡＳを上述のように処理する。同様に、映像信号処理回路３２は、映像信号ＶＳからウォータマークを取り出して、その後、映像信号ＶＳを上述のように処理する。なお、クロック信号ＣＬＫＡ，ＣＬＫＶ及び同期信号ＳＳはレシーバ回路１から直接メイン処理回路３に入力される。

またウォータマーク付与回路８０は、レシーバ回路１及びインタフェース用マイコン２とともに１チップ化されている。本実施の形態８では、例えば、ウォータマーク付与回路８０は、レシーバ回路１及びインタフェース用マイコン２とともに一つの半導体チップ５上に形成されることによって、レシーバ回路１及びインタフェース用マイコン２とともに１チップ化されている。本実施の形態８に係る情報機器８００のその他の構成については、実施の形態１に係る情報機器１００と同様であるため、その説明は省略する。

上述の実施の形態１〜７に係る情報機器では、暗号が解除された生の音声信号ＡＳ及び映像信号ＶＳがレシーバ回路１からメイン処理回路３に入力されるため、レシーバ回路１とメイン処理回路３との間で、外部機器から送られてきた映像及び音声の情報が取得されやすくなっており、セキュリティ上の強化が望まれる。

本実施の形態８に係る情報機器８００では、暗号解除後の音声信号ＡＳ及び映像信号ＶＳは、レシーバ回路１及びインタフェース用マイコン２とともに１チップ化されているウォータマーク付与回路８０によってウォータマークが埋め込まれて、メイン処理回路３に入力される。したがって、映像及び音声の情報が外部に漏洩しにくくなり、セキュリティが向上する。

なお、上述の実施の形態１〜８に係る情報機器では、外部とのインタフェースとしてＨＤＭＩが採用されていたが、ＨＤＭＩ以外の規格を採用しても良い。

また図１０に示されるように、上述の実施の形態２に係る情報機器２００に対して、上述のリップシンク回路７、トランスミッタ回路８、レシーバ選択回路９、レシーバ回路１０、複数の入力ポートＩＮ１〜ＩＮ３、アナログスイッチ回路７０及びウォータマーク付与回路８０をさらに設け、かつインタフェース用マイコン２０にメインマイコン４との通信機能を実装することによって、上述の実施の形態２〜８に係る情報機器のすべての機能を備えた情報機器９００を実現しても良い。

本発明の実施の形態１に係る情報機器の構成を示すブロック図である。本発明の実施の形態１に係る情報機器の変形例の構成を示すブロック図である。本発明の実施の形態２に係る情報機器の構成を示すブロック図である。本発明の実施の形態３に係る情報機器の構成を示すブロック図である。本発明の実施の形態４に係る情報機器の構成を示すブロック図である。本発明の実施の形態５に係る情報機器の構成を示すブロック図である。本発明の実施の形態６に係る情報機器の構成を示すブロック図である。本発明の実施の形態７に係る情報機器の構成を示すブロック図である。本発明の実施の形態８に係る情報機器の構成を示すブロック図である。本発明の実施の形態２〜８に係る情報機器のすべての機能を備える情報機器の構成を示すブロック図である。

符号の説明

１，１０レシーバ回路、２インタフェース用マイクロコンピュータ、３メイン処理回路、４メインマイクロコンピュータ、５，６０半導体チップ、６ＲＯＭ、７リップシンク回路、８トランスミッタ回路、９レシーバ選択回路、７０アナログスイッチ回路、８０ウォータマーク付与回路、１００，２００，３００，４００，５００，６００，７００，８００情報機器。

Claims

機器内での主たる機能に関する信号処理を実行するメイン処理回路と、
前記メイン処理回路を制御する第１のマイクロコンピュータと、
外部とのインタフェースを行うインタフェース回路と、
前記第１のマイクロコンピュータとは別に設けられた、前記インタフェース回路を制御する第２のマイクロコンピュータと
を備える、情報機器。
請求項１に記載の情報機器であって、
前記インタフェース回路及び前記第２のマイクロコンピュータは、前記メイン処理回路及び前記第１のマイクロコンピュータとは別に１チップ化されている、情報機器。
請求項１に記載の情報機器であって、
前記インタフェース回路と前記第２のマイクロコンピュータは、パラレルインタフェースで接続されている、情報機器。
請求項２に記載の情報機器であって、
前記第２のマイクロコンピュータとは別の半導体チップに形成され、前記インタフェース回路を制御するためのファームウェアを記憶するメモリをさらに備え、
前記第２のマイクロコンピュータは、前記ファームウェアを前記メモリからダウンロードして実行する、情報機器。
請求項２に記載の情報機器であって、
前記インタフェース回路は、外部から入力される映像信号及び当該映像信号に対応する音声信号を受けて並列に出力し、
前記インタフェース回路及び前記第２のマイクロコンピュータとともに１チップ化され、前記インタフェース回路から並列に出力される前記映像信号と前記音声信号との間のタイミングを調整するリップシンク回路をさらに備える、情報機器。
請求項２に記載の情報機器であって、
前記インタフェース回路は、
外部からの信号を受信して出力するレシーバ回路と、
前記レシーバ回路から出力される信号を外部に出力するトランスミッタ回路と
を備える、情報機器。
請求項２に記載の情報機器であって、
前記第２のマイクロコンピュータは、前記第１のマイクロコンピュータとの通信機能を備える、情報機器。
請求項２に記載の情報機器であって、
前記インタフェース回路は、互いに異なった仕様で外部とのインタフェースを行う第１及び第２のインタフェース回路を含み、
前記インタフェース回路及び前記第２のマイクロコンピュータとともに１チップ化され、外部からの信号の仕様に応じて前記第１及び第２のインタフェース回路のどちらか一方を活性化させる選択回路をさらに備える、情報機器。
請求項２に記載の情報機器であって、
外部からの信号がそれぞれ入力される複数の入力ポートと
前記インタフェース回路及び前記第２のマイクロコンピュータとともに１チップ化され、前記複数の入力ポートに入力される信号のいずれか一つを選択して前記インタフェース回路に出力するスイッチ回路と
をさらに備える、情報機器。
請求項２に記載の情報機器であって、
前記インタフェース回路は、外部から入力される暗号化された信号を受信し、当該信号を復号化して出力し、
前記インタフェース回路及び前記第２のマイクロコンピュータとともに１チップ化され、前記インタフェース回路から出力される信号にウォータマークを埋め込んで当該信号を出力するウォータマーク付与回路をさらに備える、情報機器。
請求項１乃至請求項１０のいずれか一つに記載の情報機器であって、
前記インタフェース回路は、ＨＤＭＩ（High Definition Multimedia Interface）対応のインタフェース回路である、情報機器。