KR100631949B1 - 반도체 소자의 캐패시터 형성방법 - Google Patents

반도체 소자의 캐패시터 형성방법 Download PDF

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Abstract

본 발명은 유전 물질로 HfxAlyOz를 적용한 반도체 소자의 캐패시터 형성방법을 개시한다. 개시된 본 발명에 따른 반도체 소자의 캐패시터 형성방법은, 하지층을 구비한 반도체기판 상에 TiN막을 증착하는 단계와, 상기 TiN막 상에 Ru 박막을 증착하는 단계와, 상기 Ru 박막 상에 ALD 공정에 따라 HfxAlyOz의 유전막을 형성함과 아울러 상기 Ru막 표면에 산화막이 형성되는 것에 의해 TiN/Ru/RuO2의 하부전극을 형성하는 단계와, 그리고, 상기 HfxAlyOz의 유전막 상에 TiN/poly-Si의 상부전극을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 캐패시터 형성방법{Method for forming capacitor of semiconductor device}
도 1은 종래 문제점을 설명하기 위한 단면도.
도 2 내지 도 5는 본 발명에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위한 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
21 : 반도체기판 22 : TiN막
23 : Ru막 23a : RuO2막
24 : 하부전극 25 : HfxAlyOz 유전막
26a : TiN막 26b : poly-Si막
27 : 상부전극 30 : 캐패시터
본 발명은 반도체 소자의 캐패시터 형성방법에 관한 것으로, 특히, 유전 물질로 HfxAlyOz를 적용한 반도체 소자의 캐패시터 형성방법에 관한 것이다.
반도체 소자가 미세화됨에 따라, 캐패시터의 충전용량(Cs)을 확보하는 문제가 디램 소자를 개발하는 공정에서 핵심적인 사항중의 하나로 부상하고 있다. 특히, ㎚급의 소자로 축소됨에 따라 기존의 캐패시터는 충전용량을 확보하기 위한 방법으로 전극 표면적을 넓히는 방법을 이용하여 왔고, 상기 전극 표면적을 넓히는 하나의 방법으로 캐패시터 높이를 높이는 방법을 주로 이용하여 왔는데, 캐패시터의 높이를 높이면, 메탈1콘택(M1C) 높이가 높아져 포토 및 식각 공정의 마진이 급속히 감소하게 되고, 아울러, 캐패시터 형성시 많은 결함(defect)이 발생되어 수율 감소가 초래된다.
따라서, 이에 대한 해결책으로서 고유전(high k) 물질을 적용하려는 많은 연구가 진행되고 있다. 최근의 디램 소자는 유전물질로 기존의 ONO막에서 ALD(Atomic Layer Deposition) 공정에 의한 Al2O3(k=9), 그리고, ALD 공정에 의한 HfO2(k=25)를 이용하기에 이르렀다. 이에 따라 캐패시터 구조 또한 기존 SIS(Silicon-Insulator-Silicon) 구조에서 MIM(Metal-Insulator-Metal) 구조로 변화되어 기생 캐패시터의 감소를 통해 충전용량(Cs)을 확보하는 방향으로 공정이 개발되고 있다.
한편, 유전 물질로 HfO2를 적용함에 있어서, 상기 HfO2는 낮은 결정화 온도를 가지며, 또한, 두께가 증가함에 따라 결정화가 진행되므로써, 누설전류를 증가시키는 단점이 있다. 이에, 현재는 HfO2를 단독으로는 이용하지 않고 비결정성이 높아 누설전류가 작은 Al2O3를 적용하여 Al2O3/HfO2/Al 2O3의 적층 구조로 공정을 개발하고 있다.
그런데, 이 방법은 유전상수가 상대적으로 작은 Al2O3를 적층하여 이용하기 때문에 충전용량의 감소를 감수해야 한다. 또한, Al2O3/HfO2/Al2 O3 적층 구조의 유전막은 고온에서의 열적 안정성이 취약하여, 고온 공정이 진행될 경우, 많은 누설전류를 발생시키는 단점이 있다.
이에, 최근에는 TMA([Al(CH3)3], Al 소오스)와 TEMAH(Hf[N((C2H5)CH3)]4, Hf 소오스)를 이용하여 300℃ 이하의 ALD(Atomic Layer Deposition) 공정에 의한 HfxAlyOz 박막을 캐패시터 유전막으로 적용하려는 연구가 시도되고 있다. 이러한 ALD HfxAlyOz 박막은 높은 비정질 특성을 갖는 것으로 인해 누설전류가 작으며, 또한, 유전상수가 HfO2와 거의 유사하고, 게다가, 고온에서의 열적 안정성이 우수하다.
그러나, 상기 ALD HfxAlyOz 박막은 막내에 탄소(C) 및 질소(N) 등의 불순물이 다량으로 함유되어 있기 때문에, 그 증착 후에 고온의 O2 분위기로 열처리하거나 O3 플라즈마 처리를 통해 막내의 불순물을 감소시키는 공정이 수반되어야 하는데, 이렇게 하면, 도 1에 도시된 바와 같이, TiN의 하부전극(3)과 HfxAlyOz의 유전막(5) 사이에 산화물층(4)이 형성되어 기생 캐패시터가 형성되는 바, 급격한 충전용량 감소가 유발된다.
도 1에서, 미설명된 도면부호 1은 반도체기판, 2는 층간절연막, 6은 상부전극, 6a는 상부전극용 TiN막, 그리고, 6b는 상부전극용 poly-Si막을 각각 나타낸다.
결국, 고용량의 캐패시터를 얻기 위해서는 상기한 HfxAlyOz의 적용이 유용하겠지만, 기생 캐패시터가 형성됨에 따른 급격한 충전용량의 감소 문제를 해결하지 않는 한, 현재로는 유전 물질로서 HfxAlyOz의 적용이 실질적으로 곤란하다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 유전 물질로 HfxAlyOz를 적용하면서도 기생 캐패시터의 형성에 의한 급격한 충전용량의 감소를 방지할 수 있는 반도체 소자의 캐패시터 형성방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 하지층을 구비한 반도체기판 상에 TiN막을 증착하는 단계; 상기 TiN막 상에 Ru 박막을 증착하는 단계; 상기 Ru 박막 상에 ALD 공정에 따라 HfxAlyOz의 유전막을 형성함과 아울러, 상기 Ru막 표면에 산화막이 형성되는 것에 의해 TiN/Ru/RuO2의 하부전극을 형성하는 단계; 및 상기 HfxAlyOz의 유전막 상에 TiN/poly-Si의 상부전극을 형성하는 단계를 포함하는 반도체 소자의 캐패시터 형성방법을 제공한다.
여기서, 상기 HfxAlyOz의 유전막은 "TEMAH(Hf[N((C2H5)CH3)]4, Hf 소오스) 플로우 -> N2 퍼지 -> O3 플라즈마 처리 -> N2 퍼지 -> TMA([Al(CH3)3], Al 소오스) 플로우 -> N2 퍼지 -> O3 플라즈마 처리 -> N2 퍼지"를 1-싸이클로 하는 ALD 공정에 따라 형성하는 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
먼저, 본 발명의 기술적 원리를 간략하게 설명하면, 본 발명은 유전 물질로 HfxAlyOz를 적용함에 있어서 하부전극 물질인 TiN막 상에 Ru막을 추가 증착해 줌으로써 TiN의 하부전극과 HfxAlyOz의 유전막 사이에 산화물층이 형성됨에 따른 기생 캐패시터의 형성으로 인해 급격한 충전용량 감소가 초래되는 것을 방지한다.
즉, Ru은 그 자체로 전도성 물질인데, 산소와 결합하여 RuO2로 변할지라도 산화막이면서 전도성 물질의 특성을 그대로 유지한다. 따라서, 이와 같은 Ru막을 TiN막 상에 추가 증착해준 상태로 HfxAlyOz 박막을 증착함과 아울러 막내의 탄소(C) 및 질소(N) 불순물을 제거하기 위해 고온 산소 분위기에서의 열처리, 또는 O3 플라즈마 처리를 수행할 경우, 상기 Ru막 표면에 RuO2의 산화물층이 형성되어도 이러한 RuO2막에 의한 기생 캐패시터는 형성되지 않으므로, 결국, 본 발명은 HfxAly Oz의 유전막 적용시 문제점인 기생 캐패시터의 형성에 기인하는 급격한 충전용량의 감소를 방지할 수 있게 된다.
자세하게, 도 2 내지 도 5는 본 발명에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 2를 참조하면, 비트라인이 형성되고 이를 덮도록 층간절연막이 형성된 구조의 소정의 하지층(도시안됨)이 형성된 반도체기판(21) 상에 하부전극 물질로서 TiCl4 가스를 이용한 CVD 공정에 따라 150∼250Å, 바람직하게, 200Å의 두께로 TiN막(22)을 증착한다.
도 3을 참조하면, 하부전극 물질인 TiN막(22) 상에 MOCVD(Metal Organic CVD) 공정에 따라 Ru막(23)을 증착한다. 상기 Ru막(23)은, 전술한 바와 같이, 그 자체로 전도성 물질이며, 산화막으로 변화되더라도 전도성의 특성을 그대로 유지한다.
도 4를 참조하면, Ru막(23) 상에 "TEMAH(Hf[N((C2H5)CH3)]4, Hf 소오스) 플로우 -> N2 퍼지 -> O3 플라즈마 처리 -> N2 퍼지 -> TMA([Al(CH3)3], Al 소오스) 플로우 -> N2 퍼지 -> O3 플라즈마 처리 -> N2 퍼지"를 1-싸이클로 하는 ALD 공정에 따라 HfxAlyOz의 유전막(25)을 증착한다. 상기 HfxAlyOz의 유전막(25)은 높은 비정질 특성을 갖는 것으로 인해 누설전류가 작으며, 유전상수가 높고, 그리고, 고온의 열적 안정성이 우수하다.
여기서, 상기 HfxAlyOz의 유전막(25)은 박막내에 탄소(C) 및 질소(N)의 불순물이 다량으로 함유되어 있는 바, 이를 제거하기 위해서 그 증착 후에 고온의 산소 (O2) 분위기에서 열처리하거나, 또는, O3 플라즈마 처리를 수행해야 한다.
이때, TiN의 하부전극 상에 상기 HfxAlyOz의 유전막을 증착한 종래의 경우에는 산소 분위기의 열처리 또는 O3 플라즈마 처리시 TiN 하부전극의 표면에 산화물층이 형성되므로써, 기생 캐패시터의 발생으로 인해 급격한 충전용량의 감소가 초래된다.
이에 반해, 본 발명은 TiN막(22) 상에 Ru막(23)을 증착해 준 상태로 HfxAlyOz의 유전막(25)을 증착하고, 그 과정에서 O3 플라즈마 처리를 수행하는데, 도시된 바와 같이, O3 플라즈마 처리 과정에서 상기 Ru막(23)의 표면에 RuO2막(23a)이 형성되지만, 이러한 RuO2막(23a)은 여전히 전도성 물질의 특성을 유지하므로, 기생 캐패시터는 형성되지 않으며, 따라서, 본 발명에서는 기생 캐패시터 형성에 기인하는 급격한 충전용량 감소는 초래되지 않는다.
한편, 상기 TiN막(22)과 Ru막(23) 및 RuO2막(23a)은 모두 하부전극 물질이 되며, 이에 따라, TiN/Ru/RuO2의 하부전극(24)이 얻어진다.
도 5를 참조하면, HfxAlyOz의 유전막(25) 상에 상부전극 물질로서 TiCl4 가스를 이용한 CVD 공정에 따라 250∼350Å, 바람직하게, 300Å의 두께로 TiN막(26a)을 증착한 후, 1400∼1600Å, 바람직하게, 1500Å의 두께로 poly-Si막(26b)을 증착하고, 이를 통해, TiN/poly-Si의 상부전극(27)을 형성하므로써, 본 발명에 따른 캐패시터(30)의 형성을 완성한다.
전술한 본 발명의 실시예에 있어서, 하부전극은 단순 플레이트형으로 형성되었지만, 보다 큰 충전용량의 확보를 위해 깊은 콘택을 갖는 오목형 또는 실린더형 구조로도 형성 가능하며, 그 밖의 다른 3차원 구조로도 형성 가능하다.
또한, 전술한 본 발명의 실시예에서는 하부전극 물질인 TiN막 상에 Ru막을 증착하였지만, 그 대신 RuO막을 증착하여도 동일한 효과를 얻을 수 있다.
이상에서와 같이, 본 발명은 TiN의 하부전극 표면에 산화막이면서도 전도성 물질을 형성하는 Ru막을 증착해줌으로써 유전 물질로 HfxAlyOz를 적용하더라도 충전용량의 감소는 방지할 수 있다. 따라서, 본 발명은 유전 물질로 고유전의 HfxAlyO z를 적용할 수 있으므로 ㎚급 소자에서 요구하는 높은 충전용량의 캐패시터를 구현할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.

Claims (4)

  1. 소정의 하지층을 구비한 반도체기판 상에 TiN막을 증착하는 단계;
    상기 TiN막 상에 Ru 박막을 증착하는 단계;
    상기 Ru 박막 상에 ALD 공정에 따라 HfxAlyOz의 유전막을 형성함과 아울러, 상기 Ru막 표면에 산화막이 형성되는 것에 의해 TiN/Ru/RuO2의 하부전극을 형성하는 단계; 및
    상기 HfxAlyOz의 유전막 상에 TiN/poly-Si의 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  2. 제 1 항에 있어서, 상기 HfxAlyOz의 유전막은
    "TEMAH(Hf[N((C2H5)CH3)]4, Hf 소오스) 플로우 -> N2 퍼지 -> O3 플라즈마 처리 -> N2 퍼지 -> TMA([Al(CH3)3], Al 소오스) 플로우 -> N2 퍼지 -> O3 플라즈마 처리 -> N2 퍼지"를 1-싸이클로 하는 ALD 공정에 따라 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  3. 제 1 항에 있어서, 상기 TiN막은
    TiCl4 가스를 이용하여 150∼250Å 두께로 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  4. 제 1 항에 있어서, 상기 TiN/poly-Si은
    각각 250∼350Å 및 1400∼1600Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
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