KR100631951B1 - 반도체 소자의 캐패시터 형성방법 - Google Patents

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Abstract

본 발명은 소망하는 충전용량을 확보하면서 누설전류 특성 또한 확보할 수 있는 반도체 소자의 캐패시터 형성방법을 개시한다. 개시된 본 발명에 따른 반도체 소자의 캐패시터 형성방법은, 소정의 하부 패턴들이 형성된 반도체 기판 상에 스토리지 전극을 형성하는 단계; 상기 스토리지 전극 상에 고유전 물질의 단일막으로 이루어진 유전막을 형성하는 단계; 및 상기 유전막 상에 플레이트 전극을 형성하는 단계;를 포함하며, 상기 고유전 물질의 단일막으로 이루어진 유전막은 "소오스가스 플로우, 퍼지, 반응가스 플로우 및 퍼지"를 순차 진행하는 증착싸이클을 소망하는 두께가 얻어질 때까지 반복 수행하는 원자층증착(ALD) 공정을 이용해서 형성하되, 매 증착사이클 마다 플라즈마 처리를 행하여 박막 증착중 결정화가 방지되도록 하는 것을 특징으로 하며, 여기서, 상기 고유전 물질로는 HfO2, Ta2O5, La2O3, ZrO2, BaSrTiO 또는 SrTiO 중에서 어느 하나를 이용하며, 상기 플라즈마 처리는 NH3 또는 O2 플라즈마 처리로 수행하고, 상기 유전막은 50∼500Å 두께로 형성한다.

Description

반도체 소자의 캐패시터 형성방법{Method for forming capacitor of semiconductor device}
도 1 내지 도 4는 캐패시터 유전막으로서 HfO2 박막을 적용한 경우에서의 본 발명에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
10 : 반도체 기판 20 : 스토리지 전극
22 : 제1 HfO2 박막 24 : 플라즈마 처리된 HfO2 박막
30 : 유전막 40 : 플레이트 전극
50 : 캐패시터
본 발명은 반도체 소자의 캐패시터 형성방법에 관한 것으로, 보다 상세하게는, 소망하는 충전용량을 확보하면서 누설전류 특성 또한 확보할 수 있는 반도체 소자의 캐패시터 형성방법에 관한 것이다.
최근 반도체 공정 기술의 발달로 메모리 제품의 고집적화가 가속화됨에 따라 단위 셀 면적이 크게 감소하고 있고, 동작전압의 저전압화가 이루어지고 있다. 반 면, 메모리 소자의 동작에 필요한 충전용량은 셀 면적의 감소에도 불구하고 소프트 에러(soft error)의 발생과 리프레쉬 시간(refresh time)의 단축을 방지하기 위해 25fF/셀 이상의 충분한 용량이 지속적으로 요구되고 있다.
여기서, 주지된 바와 같이, 충전용량은 전극 면적 및 유전막의 유전율에 비례하고, 반면, 전극간 간격, 즉, 유전막의 두께에 반비례하는 바, 충전용량을 높이기 위해서는 전극 면적을 크게, 그리고, 유전율이 높은 유전막을 적용하거나, 또는, 유전막의 두께를 최소화시키는 것이 필요하다. 일례로, 소망하는 충전용량을 확보하기 위해서 기존에는 NO(Nitride-Oxide) 유전막에 MPS(Meta-stable silicon) 구조를 적용하는 방법을 주로 이용하였으며, 최근에는 유전막으로서 Al2O3를 적용하는 방법을 이용하고 있다.
한편, 상기 Al2O3(ε=9) 유전막은 기존의 Si3N4(ε=7) 유전막에 비해 유전율이 그리 크지 못하므로, 100㎚급 이하의 소자에서는 Al2O3 유전막만으로 충분한 충전용량의 확보가 어렵다. 이에, 보다 높은 유전율을 가진 유전 물질을 개발하고 있으며, 현재 가장 활발하게 개발되고 있는 물질이 HfO2(ε=20), Ta2O5(ε=25), La2O3(ε=30), ZrO2(ε=25), BaSrTiO(ε=250) 및 SrTiO3(ε=100) 등이다.
그러나, 상기 HfO2, Ta2O5, La2O3, ZrO2, BaSrTiO 및 SrTiO 등의 고유전율 물질을 단일막 구조로 캐패시터 유전막으로 적용하게 되면, 상기 막들이 증착 중에 이미 결정화가 진행되어 캐패시터의 누설전류 특성을 급격하게 나빠지게 하는 요인이 되고, 이에 따라, 제품에 적용될 경우 누설전류 특성 불량으로 인해 데이터의 저장이 어렵게 된다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 고유전율 물질의 증착중에 결정화되는 것을 방지할 수 있는 반도체 소자의 캐패시터 형성방법을 제공함에 그 목적이 있다.
또한, 본 발명은 고유전율 물질의 적용을 통해 충분한 충전용량을 확보하면서 상기 고유전 물질의 증착중 결정화를 방지하여 누설전류 특성 또한 확보할 수 있도록 하는 반도체 소자의 캐패시터 형성방법을 제공함에 그 다른 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 소정의 하부 패턴들이 형성된 반도체 기판 상에 스토리지 전극을 형성하는 단계; 상기 스토리지 전극 상에 고유전 물질의 단일막으로 이루어진 유전막을 형성하는 단계; 및 상기 유전막 상에 플레이트 전극을 형성하는 단계;를 포함하며, 상기 고유전 물질의 단일막으로 이루어진 유전막은 "소오스가스 플로우, 퍼지, 반응가스 플로우 및 퍼지"를 순차 진행하는 증착싸이클을 소망하는 두께가 얻어질 때까지 반복 수행하는 원자층증착(ALD) 공정을 이용해서 형성하되, 매 증착사이클 마다 플라즈마 처리를 행하여 박막 증착중 결정화가 방지되도록 하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법을 제공한다.
여기서, 상기 고유전 물질은 HfO2, Ta2O5, La2O3, ZrO2, BaSrTiO 또는 SrTiO 중에서 어느 하나이며, 상기 플라즈마 처리는 NH3 또는 O2 플라즈마 처리로 수행하고, 상기 유전막은 50∼500Å 두께로 형성한다.
또한, 본 발명은, 소정의 하부 패턴들이 형성된 반도체 기판 상에 스토리지 전극을 형성하는 단계; 상기 스토리지 전극 상에 원자층증착(ALD) 공정에 따라 "Hf 소오스가스 플로우, N2 퍼지, O3 반응가스 플로우, N2 퍼지"를 순차 진행하여 소정 두께의 HfO2 박막을 증착하는 단계; 상기 HfO2 박막을 플라즈마 처리하여 비정질화시키는 단계; 상기 비정질화된 HfO2 박막 상에 "Hf 소오스가스 플로우, N2 퍼지, O3 반응가스 플로우, N2 퍼지, 플라즈마 처리, N2 퍼지"를 순차 진행하는 박막 증착싸이클을 반복 수행해서 결정화가 이루어지지 않은 HfO2 박막의 단일막 구조로 이루어진 유전막을 형성하는 단계; 및 상기 유전막 상에 플레이트 전극을 형성하는 단계;를 포함하는 반도체 소자의 캐패시터 형성방법을 제공한다.
여기서, 상기 스토리지 전극 및 플레이트 전극은 도핑된 폴리실리콘, 또는, TiN, Ru, Ir 또는 HfN 중에서 어느 하나의 금속으로 형성한다.
본 발명의 캐패시터 형성방법은 상기 스토리지 전극을 형성하는 단계 후, 그리고, 상기 HfO2 박막을 증착하는 단계 전, 상기 스토리지 전극을 세정하는 단계를 더 포함하며, 상기 세정은 스토리지 전극이 금속으로 이루어진 경우에 HF 또는 BOE 세정만으로 수행하고, 스토리지 전극이 도핑된 폴리실리콘으로 이루어진 경우에 HF 또는 BOE 세정 후 HF+SC-1 세정을 행하는 방식으로 수행한다.
상기 HfO2 박막을 증착하는 단계는 0.1∼10Torr의 압력 및 25∼500℃의 온도에서 수행하며, 1회 증착시 60Å 이하의 두께로 증착한다.
상기 HfO2 박막을 증착하는 단계는 상기 Hf의 소오스가스로 Hf[NC2H5CH3]4, Hf[N(CH3)2]4, Hf[OC(CH3)2CH2OCH3]4 또는 Hf[OC(CH3)2]4 중에서 어느 하나를 0.1 ∼10초 동안 플로우시키고, 상기 Hf 소오스가스 플로우 후의 N2 퍼지는 N2 가스를 0.1∼10초 동안 플로우시키며, 상기 O3 산화가스 플로우는 O3 가스를 0.1∼10초 동안 플로우시키고, 상기 O3 산화가스 플로우 후의 N2 퍼지는 N2 가스를 0.1∼5초 동안 플로우시키는 방식으로 진행한다.
상기 HfO2 박막의 플라즈마 처리는 NH3 또는 O2 플라즈마를 사용하여 0.1∼10초간 수행하며, 상기 플라즈마 처리 후의 N2 퍼지는 N2 가스를 0.1∼5초간 플로우시키는 방식으로 수행한다.
상기 유전막은 50∼500Å 두께로 형성한다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
본 발명은 캐패시터 유전막으로 고유전 물질의 단일막을 적용하되, 상기 고유전 물질을 원자층증착(Atomic Layer Deposition: 이하, ALD) 공정을 이용해서 증착하며, 특히, ALD 공정을 이용한 고유전 물질 증착시 매 증착싸이클 마다 NH3 또는 O2 플라즈마 처리를 진행하여 고유전 물질의 증착 중에 결정화가 이루어지는 것을 방지한다.
예컨데, 고유전 물질로서 HfO2의 단일막을 캐패시터 유전막으로 적용하는 경우, HfO2 박막은 100Å 이상 증착해야 하는데, 증착중에 HfO2의 결정화가 이루어져 이러한 HfO2가 적용된 캐패시터의 경우 누설전류 특성이 나빠지게 된다. 이에, 본 발명은 ALD 공정으로 HfO2 박막을 증착함에 있어 매 증착싸이클 마다 NH3 또는 O2 플라즈마 처리를 실시하여 상기 HfO2 박막의 증착중 결정화를 방지하며, 이를 통해, 누설전류 특성을 확보한다.
즉, 통상의 ALD 공정을 이용한 HfO2 박막의 증착은 "Hf 소오스가스 플로우, N2 퍼지, O3 산화가스 플로우 및 N2 퍼지"를 순차 진행하는 증착싸이클을 소망하는 두께가 얻어질 때까지 반복 수행하는 방식으로 진행되는데, 본 발명은 매 증착싸이클 마다 NH3 또는 O2 플라즈마 처리를 추가하여 상기 HfO2 박막의 증착을 "Hf 소오스가스 플로우, N2 퍼지, O3 산화가스 플로우, N2 퍼지, NH3 또는 O2 플라즈마 처리, N2 퍼지"를 순차 진행하는 싸이클을 반복 수행하는 방식으로 진행한다. 이때, 종래의 O3 산화가스 플로우는 박막 형성에만 기여할 뿐, 결정화 방지 효과는 없다. 반면, 1회의 증착싸이클을 통한 HfO2의 증착 후에 플라즈마 처리를 수행할 경우에는 이미 증착된 박막에 충격이 가해져 결정화된 박막이 강제적으로 비정질의 박막으로 전환되기 때문에 본 발명에 따른 NH3 또는 O2 플라즈마 처리는 이미 증착된 박막의 결정화 방지에 탁월한 효과를 나타낼 수 있다.
따라서, 본 발명은 캐패시터 유전막으로서 HfO2와 같은 고유전 물질을 적용하는 것을 통해 100㎚급 이하의 고집적 소자에서 요구되는 충분한 충전용량을 확보할 수 있으며, 아울러, 고유전 물질의 단일막 구조를 적용하면서도 그 증착시의 결정화를 효과적으로 억제시킬 수 있는 바, 누설전류 특성 또한 확보할 수 있다.
도 1 내지 도 4는 캐패시터 유전막 물질로서 HfO2 박막을 적용한 경우에서의 본 발명에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 1을 참조하면, 공지된 공정에 따라 트랜지스터 및 비트라인을 포함한 소저의 하부 패턴들(도시안됨)이 형성되고, 이러한 하부 패턴들을 덮도록 층간절연막(도시안됨)이 형성되며, 그리고, 상기 층간절연막 내에 스토리지 노드 콘택(도시안됨)이 형성된 반도체 기판(10)을 마련한다.
그 다음, 상기 반도체 기판(10) 상에 도핑된 폴리실리콘(doped poly-Si) 또는 TiN, Ru, Ir, HfN 등과 같은 금속으로 이루어진 스토리지 전극(20)을 형성한다. 여기서, 상기 스토리지 전극(20)은 단순 플레이트(plate)형은 물론 오목(concave)형 또는 원통(cylinder)형으로의 형성이 모두 가능하다.
도 2를 참조하면, "Hf 소오스가스 플로우, N2 퍼지, O3 산화가스 플로우 및 N2 퍼지"를 순차 진행하여 1차로 HfO2 박막(22)을 증착한다. 그런다음, 상기 HfO2 박막(22)을 NH3 또는 O2 플라즈마 처리하고, 이를 통해, 이미 증착된 HfO2 박막(22)에 충격을 가해 비정질화시킨다.
여기서, 상기 HfO2 박막(22)의 증착은 0.1∼10Torr의 압력 및 25∼500℃의 온도에서 진행하며, 1회 증착사이클시의 증착 두께를 60Å 이하로 하여 진행한다. 아울러, Hf의 소오스가스로는 Hf[NC2H5CH3]4, Hf[N(CH3)2]4, Hf[OC(CH3)2CH2OCH3]4, 또는, Hf[OC(CH3)2]4 중에서 어느 하나를 이용하며, 이를 0.1∼10초 동안 플로우시킨다. 상기 Hf 소오스가스 플로우 후의 N2 퍼지는 N2 가스를 미반응 소오스를 제거하기 위한 것으로, N2 가스를 0.1∼10초 동안 플로우시키는 방식으로 진행한다. 상기 O3 산화가스 플로우는 O3 가스를 0.1∼10초 동안 플로우시켜 전극 표면에 산소 원자층이 형성되도록 한다. 상기 O3 산화가스 플로우 후의 N2 퍼지는 미반응 O3 가스를 제거하기 위한 것으로, N2 가스를 0.1∼5초 동안 플로우시키는 방식으로 진행한다. 상기 NH3 또는 O2 플라즈마 처리는 0.1∼10초간 진행하여 증착된 HfO2 박막내의 불순물을 제거함과 아울러 결정화를 방지한다. 상기 NH3 또는 O2 플라즈마 처리 후의 N2 퍼지는 미반응 가스의 제거를 위한 것으로, 0.1∼5초 동안 수행한다.
한편, 상기 HfO2 박막(22)의 증착 전, 스토리지 전극(20)의 표면에 대해 세정을 수행하며, 예컨데, 스토리지 전극(20)이 금속으로 이루어진 경우에는 HF 또는 BOE 세정만 수행하고, 도핑된 폴리실리콘으로 이루어진 경우에는 HF 또는 BOE 세정후에 HF+SC-1 세정을 수행한다.
도 3을 참조하면, 상기한 HfO2 박막의 증착 및 NH3 또는 O2 플라즈마 처리 과정을 최종적으로 얻고자 하는 캐패시터 유전막의 두께에 해당하는 두께, 예컨데, 50∼500Å의 두께가 얻어질 때까지 반복해서 수행하고, 이 결과로서, HfO2 박막의 단일막으로 이루어진 유전막(30)을 형성한다. 이때, HfO2의 단일막으로 이루어진 본 발명에 따른 유전막(30)은 HfO2 박막의 매 증착싸이클 마다 NH3 또는 O2 플라즈마 처리를 수행한 것을 통해 상기 HfO2 박막 증착중 결정화는 이루어지지 않으므로, 우수한 누설전류 특성을 나타내게 된다.
도 4를 참조하면, 결정화가 이루어지지 않은 HfO2 박막의 단일막으로 이루어진 유전막(30) 상에 도핑된 폴리실리콘(doped poly-Si) 또는 TiN, Ru, Ir, HfN 등과 같은 금속으로 이루어진 플레이트 전극(40)을 형성하고, 이 결과로서, 본 발명에 따른 캐패시터(50)의 형성을 완성한다.
한편, 전술한 본 발명의 실시예에서는 고유전 물질로서 HfO2 박막을 예로들 어 설명하였지만, Ta2O5, La2O3, ZrO2, BaSrTiO 또는 SrTiO 등의 다른 고유전 물질막을 캐패시터 유전막으로 적용하는 경우에도 동일한 방법으로 진행하며, 이 경우에도 동일한 효과를 얻을 수 있다.
이상에서와 같이, 본 발명은 HfO2와 같은 고유전 물질의 단일막 구조로 유전막을 구성하되, ALD 공정을 이용한 고유전 물질의 증착시, 매 증착싸이클 마다 플라즈마 처리를 수행하여 증착 중의 결정화를 억제시켜 줌으로써, 우수한 누설전류 특성을 갖는 유전막을 형성할 수 있으며, 이에 따라, 100㎚급 이하의 소자에서 요구하는 충분한 충전용량 및 누설전류 특성을 갖는 캐패시터를 구현할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.

Claims (14)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 소정의 하부 패턴들이 형성된 반도체 기판 상에 스토리지 전극을 형성하는 단계;
    상기 스토리지 전극 상에 원자층증착(ALD) 공정에 따라 "Hf 소오스가스 플로우, N2 퍼지, O3 반응가스 플로우, N2 퍼지"를 순차 진행하여 소정 두께의 HfO2 박막을 증착하는 단계;
    상기 HfO2 박막을 플라즈마 처리하여 비정질화시키는 단계;
    상기 비정질화된 HfO2 박막 상에 "Hf 소오스가스 플로우, N2 퍼지, O3 반응가스 플로우, N2 퍼지, 플라즈마 처리, N2 퍼지"를 순차 진행하는 박막 증착싸이클을 반복 수행해서 결정화가 이루어지지 않은 HfO2 박막의 단일막 구조로 이루어진 유전막을 형성하는 단계; 및
    상기 유전막 상에 플레이트 전극을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  6. 제 5 항에 있어서, 상기 스토리지 전극 및 플레이트 전극은 도핑된 폴리실리콘, 또는, TiN, Ru, Ir 및 HfN으로 구성된 그룹으로부터 선택되는 어느 하나의 금속으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  7. 제 5 항에 있어서, 상기 스토리지 전극을 형성하는 단계 후, 그리고, 상기 HfO2 박막을 증착하는 단계 전, 상기 스토리지 전극을 세정하는 단계를 더 포함하 는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  8. 제 7 항에 있어서, 상기 세정은 스토리지 전극이 금속으로 이루어진 경우에 HF 또는 BOE 세정만으로 수행하고, 스토리지 전극이 도핑된 폴리실리콘으로 이루어진 경우에 HF 또는 BOE 세정 후 HF+SC-1 세정을 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  9. 제 5 항에 있어서, 상기 HfO2 박막을 증착하는 단계는 0.1∼10Torr의 압력 및 25∼500℃의 온도에서 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  10. 제 5 항 또는 제 9 항에 있어서, 상기 HfO2 박막은 1회 박막 증착싸이클에서 60Å 이하의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  11. 제 5 항에 있어서, 상기 HfO2 박막을 증착하는 단계는, 상기 Hf의 소오스가스로서 Hf[NC2H5CH3]4, Hf[N(CH3)2]4, Hf[OC(CH3)2CH2OCH3]4 및 Hf[OC(CH3)2]4로 구성된 그룹으로부터 선택되는 어느 하나를 0.1∼10초 동안 플로우시키고, 상기 Hf 소오스가스 플로우 후의 N2 퍼지는 N2 가스를 0.1∼10초 동안 플로우시키며, 상기 O3 산화가스 플로우는 O3 가스를 0.1∼10초 동안 플로우시키고, 상기 O3 산화가스 플로우 후의 N2 퍼지는 N2 가스를 0.1∼5초 동안 플로우시키는 방식으로 진행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  12. 제 5 항에 있어서, 상기 HfO2 박막의 플라즈마 처리는 NH3 또는 O2 플라즈마를 사용하여 0.1∼10초간 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  13. 제 5 항에 있어서, 상기 플라즈마 처리 후의 N2 퍼지는 N2 가스를 0.1∼5초간 플로우시키는 방식으로 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  14. 제 5 항에 있어서, 상기 유전막은 50∼500Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
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