KR20110099797A - 커패시터 및 커패시터의 제조 방법 - Google Patents

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타카노부 가이츠카
야스시 아카사카
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Abstract

도전성을 가지는 금속 또는 금속 화합물로 이루어지는 하부 전극층과, 상기 하부 전극층 상에 형성된 ZrO2으로 이루어지는 제 1 유전체막과, 상기 제 1 유전체막 상에 형성된 Ti을 포함하는 금속 산화물을 가지는 유전체로 이루어지는 제 2 유전체막과, 상기 제 2 유전체막 상에 형성된 상부 전극층을 가지는 것을 특징으로 하는 커패시터를 제공함으로써 상기 과제를 해결한다.

Description

커패시터 및 커패시터의 제조 방법{CAPACITOR AND PROCESS FOR MANUFACTURING CAPACITOR}
본 발명은 커패시터 및 커패시터의 제조 방법에 관한 것이다.
다이나믹형 랜덤 액세스 메모리(DRAM)의 셀은 트랜지스터와 콘덴서인 커패시터로 구성되어 있다. DRAM을 구성하는 커패시터는 전하를 축적하는 기능을 가지고 있으며, 전하의 유무에 따라 정보가 기억된다.
이 커패시터에 축적되는 전하는 커패시터 자체의 리크, 접합 리크, 게이트 리크, 트랜지스터의 오프 리크 등의 각종 리크 패스를 통하여 없어진다. 또한, 대기(大氣) 중에 존재하는 α 선이 조사되면 Si 기판 중에 전자와 홀이 생성되고 이에 따라 전하가 없어지는 경우도 있다. 이 때문에, DRAM에서 충분히 안정된 동작을 확보하기 위해서 커패시터는 25 fF(펨토패럿) 이상의 용량을 필요로 하는 것으로 되어 있다.
근래에 DRAM을 구성하는 각각의 셀의 미세화가 진행되어, 각각의 셀을 구성하는 면적이 작아지는 경향이 있다. 이 때문에, 도 1a 및 도 1b에 도시한 바와 같은 커패시터를 입체적 구조로 하여 표면적을 확대시키는 트렌치형 셀 또는 스택형 셀이라고 하는 방법이 이용되고 있다.
도 1a에 도시한 트렌치형 셀은 N 형 웰(101) 상 및 P 형 웰(102)을 형성한 Si 기판에 트렌치를 형성한 것으로서, 이 트렌치 내에 유전체막(103) 및 SiO2으로 이루어지는 절연막(104)을 형성하고, 이 내부에 축적 전극(105)을 형성한 구조의 것이다. 또한, 이 트렌치형 셀은 SiO2으로 이루어지는 소자 분리 영역(106)에 의해 소자 분리되고, P 형 웰(102)의 표면에는 N 형 확산층(107)을 형성하며, 절연막(108)을 개재하여 워드선(109) 및 인접 워드선(110)을 형성하고, 추가로 비트선(111)을 형성한 것이다.
한편, 도 1b에 도시한 스택형 셀은 Si 기판의 P 형 웰(121)의 표면에 N 형 확산층(122)을 형성하고, 소자 분리 영역(123)에 의해 소자 분리되며, 절연막(124)을 개재하여 워드선(125), 인접 워드선(126)을 형성하고, 추가로 비트선(127)을 형성한 것으로서, 절연막(124)을 관통하는 축적 전극(128)의 상부 표면에 고유전체막(129)을 형성하고, 추가로 셀 플레이트(130)를 형성한 구조의 것이다.
이 외에, 현재 주류로 되어 있는 스택형 커패시터에서도 바(bar) 타입 또는 실린더 타입 등의 다양하게 연구된 구조의 것이 있다.
그러나, 커패시터를 단순하게 입체화시키는 것만으로는 미세 가공에 가해지는 부담이 크고, 용량의 확보에도 한계가 있다는 점에서, 커패시터에 이용되는 유전체 재료에서도 검토가 행해지고 있으며, 비유전율이 4 전후인 이산화 실리콘(SiO2) 대신에 높은 비유전율을 가지는, 이른바 고유전체 재료가 검토되어, 현재는 산화 지르코늄(ZrO2)이 주로 이용되고 있다(예를 들면, 비특허 문헌 1).
또한, 커패시터를 구성하는 전극에서도 종래의 다결정 실리콘에서 금속으로 변해가고 있다. 이는 다결정 실리콘의 표면에 금속 산화물을 퇴적시킨 경우, 다결정 실리콘의 표면이 산화되어 이산화 실리콘이 형성되어, 형성되는 커패시터 전체의 유전율이 저하되기 때문에, 이러한 유전율의 저하를 방지하기 위한 것이다. 이에 수반하여, 커패시터를 구성하는 구조는 MIS(Metal Insulator Silicon) 형에서 MIM(Metal Insulator Metal) 형으로 변하고 있다.
한편, 커패시터의 유전체막의 성능을 표기하는 방법으로서, 도 2에 나타낸 바와 같이, 커패시터에 1 V의 전압을 인가했을 때 흐르는 리크 전류와 산화 실리콘막 환산 막 두께(EOT = Equivalent Oxide Thichness)와의 상관 관계가 있다. 이 EOT의 값은,
EOT = (유전체의 막 두께) × 4 / (유전체의 비유전율)
에 의해 얻을 수 있다. 또한, 상기 식의 4는 이산화 실리콘의 비유전율의 값이다. 이 식으로부터, 유전체를 구성하는 재료의 비유전율이 높을수록 EOT의 값을 줄일 수 있다. 또한, 리크 전류에 관해서는 커패시터로서의 기능상 일정한 제한이 있어, 1 × 10-7 A / cm2가 상한의 기준으로 되어 있다.
현재, 최첨단 DRAM의 디자인 룰은 50 nm대이지만, 장래에 30 nm대 또는 더 작아지는 경향이 있다. 예를 들면, 30 nm대에서 커패시터에 이용되는 유전체 재료로서는 도 2에 나타낸 EOT가 0.5 nm 이하이고, 리크 전류가 1 × 10-7 A / cm2 이하인 영역에 포함되는 재료일 필요가 있다. 그러나, 리크 전류를 낮게 억제하는 것과 EOT를 얇게 하는 것의 양립은 용이하지 않아, 현상(現狀)의 DRAM에서는 커패시터에 제약이 있다.
도 3은 커패시터를 구성하는 양측에 전극이 형성된 유전체막의 밴드 구조도이다. 구체적으로는, 일방의 전극의 페르미 레벨(fermi level)(141), 타방의 전극의 페르미 레벨(142), 유전체막의 가전자대(價電子帶)(143), 유전체막의 전도체(144)를 도시한다. 이러한 커패시터를 흐르는 리크 전류에는 2 종류의 경로가 있으며, (a) 유전체막 중의 트랩을 통하여 흐르는 전자(145)에 의한 전류와, (b) 배리어를 넘어서 흐르는 전자(146)에 의한 전류가 있다. 모든 리크 전류를 소정의 스펙 내에 포함되도록 하기 위해서는 이 2 개의 경로를 흐르는 리크 전류를 함께 억제하는 것이 필요해진다.
전술한 (a)의 전류를 억제하기 위해서는 트랩의 원인이 되는 불순물의 혼입 또는 막의 결함을 가능한 한 억제하여 품질이 높은 유전체막을 형성함으로써 대응 가능하며, 유전체막의 성막 조건 등의 최적화에 의해 대응 가능하다.
한편, 전술한 (b)의 전류의 억제에 대해서는 용이하지 않다. 이를 도 4 및 도 5에 기초하여 설명하면, 도 4에 나타낸 유전체 재료의 밴드 갭과 비유전율과의 관계(예를 들면, 비특허 문헌 2)에 기초하면, 비유전율(K)의 값이 높은 재료일수록 밴드 갭은 작은 경향이 있다. 또한, 도 5에 나타낸 유전체 재료의 배리어 하이트(height)에 기초하면, 비유전율이 낮은 재료일수록 배리어 하이트가 크고 비유전율이 높은 재료일수록 배리어 하이트가 작아지는 경향이 된다. 즉, 비유전율이 높은 재료는 배리어 하이트가 낮아 전술한 (b)의 전류가 흐르기 쉬워지는 것이다.
이상으로부터, 커패시터의 용량을 높이기 위하여 높은 유전율을 가지는 재료를 이용하는 것은 리크 전류를 증대시키는 것이 된다. ITRS 로드맵에서 차세대 유전체 재료의 후보로서 티탄산스트론튬(SrTiO3, STO라고 함)을 들 수 있는데, 1990년대부터 검토가 행해지고 있지만(예를 들면, 비특허 문헌 3) 아직도 실용화에 이르지 않은 것은 전술한 이유에 기초하는 것이라고 생각된다.
이러한 상황에서, 비교적 유전율이 높은 TiO2을 유전체막으로서 이용한 커패시터를 가지는 반도체 장치가 개시되어 있다(예를 들면, 특허 문헌 1).
일본특허공개공보 2000-243951호
K. Kim, "Technology for sub-50nm DRAM andNAND Flash Manufacturing", Technical Digest of lEDM 2005. J. Robertson, "Band offsets ofwide-band-gap oxides and implications for future electronic devices", J. Vac. Sci. Technol., 2000, B18, p. 1785 - 1791 N. Menou, X. P. Wang, B. Kaczer, W. Polspoel, M. Popovici, K. Opsomer, M. A. Pawlak, W. Knaepen, C. Detavernier, T. Blomberg, D. Pierreux, J. Swerts, J. W. Maes, P. Favia, H. Bender, B. Brijs, W. Vandervorst, S. Van Elshocht, D. J. Wouters, S. Biesemans and J. A. Kittl, "0.5nmEOT low leakage ALD SrTi03 on TiN MlM capacitors for DRAM applications", lEEE, 2008
본 발명은 상기를 감안하여 이루어진 것으로서, DRAM의 한층 더 미세화 및 고집적화에 대응하기 위하여 리크 전류가 적고 유전율이 높은 커패시터 및 커패시터의 제조 방법을 제공하는 것을 목적으로 하는 것이다.
본 발명은 도전성을 가지는 금속 또는 금속 화합물로 이루어지는 하부 전극층과, 상기 하부 전극층 상에 형성된 ZrO2으로 이루어지는 제 1 유전체막과, 상기 제 1 유전체막 상에 형성된 Ti을 포함하는 금속 산화물을 가지는 유전체로 이루어지는 제 2 유전체막과, 상기 제 2 유전체막 상에 형성된 상부 전극층을 가지는 것을 특징으로 한다.
또한, 본 발명은 상기 하부 전극층을 구성하는 재료는 금속 질화물인 것을 특징으로 한다.
또한, 본 발명은 상기 하부 전극층을 구성하는 재료는 TaN, TiN, WN으로부터 선택되는 어느 하나인 것을 특징으로 한다.
또한, 본 발명은 상기 상부 전극층을 구성하는 재료는 금속 질화물인 것을 특징으로 한다.
또한, 본 발명은 상기 상부 전극층을 구성하는 재료는 Ni, TaN, TiN, WN으로부터 선택되는 어느 하나인 것을 특징으로 한다.
또한, 본 발명은 상기 제 1 유전체막의 막 두께는 1.5 ~ 6.0 nm인 것을 특징으로 한다.
또한, 본 발명은 상기 제 1 유전체막을 구성하는 재료에서의 비유전율보다 상기 제 2 유전체막을 구성하는 재료에서의 비유전율이 높은 것인 것을 특징으로 한다.
또한, 본 발명은 상기 제 2 유전체막은 TiO2, SrTiO3, BaxSr1-xTiO3, BaTiO3으로부터 선택되는 1 또는 2 이상의 재료에 의해 형성되어 있는 것인 것을 특징으로 한다.
또한, 본 발명은 상기 제 1 유전체막을 형성하는 공정은 상기 ZrO2으로 이루어지는 막을 성막한 후 열처리를 행하는 것인 것을 특징으로 한다.
본 발명에 따르면, 리크 전류가 적고 유전율이 높은 DRAM에 이용되는 커패시터 및 커패시터의 제조 방법을 제공할 수 있다.
도 1a는 DRAM의 셀의 구성도(1)이다.
도 1b는 DRAM의 셀의 구성도(2)이다.
도 2는 EOT와 리크 전류와의 상관도이다.
도 3은 커패시터의 밴드 구조도이다.
도 4는 각종 재료에서의 비유전율(K)과 밴드 갭의 상관도이다.
도 5는 각종 유전체 재료와 Si과의 밴드의 관계도이다.
도 6은 검토에 이용한 커패시터의 구성도이다.
도 7은 TiN / STO / TiN 구성의 커패시터의 유전체막의 막 두께와 용량의 상관도이다.
도 8a는 유전체막에 고유전체를 이용한 경우의 설명도(1)이다.
도 8b는 유전체막에 고유전체를 이용한 경우의 설명도(2)이다.
도 8c는 유전체막에 고유전체를 이용한 경우의 설명도(3)이다.
도 9는 TiN / TiO2 / TiN 구성의 커패시터의 유전체막의 막 두께와 용량의 상관도이다.
도 10은 본 실시예에 따른 커패시터의 유전체막의 막 두께와 용량의 상관도이다.
도 11은 용량 밀도와 리크 전류의 상관도이다.
도 12a는 본 실시예에 따른 커패시터의 제조 공정도(1)이다.
도 12b는 본 실시예에 따른 커패시터의 제조 공정도(2)이다.
도 12c는 본 실시예에 따른 커패시터의 제조 공정도(3)이다.
도 12d는 본 실시예에 따른 커패시터의 제조 공정도(4)이다.
도 12e는 본 실시예에 따른 커패시터의 제조 공정도(5)이다.
도 13은 본 실시예에 따른 커패시터의 TiO2막의 막 두께와 용량의 상관도이다.
도 14는 본 실시예에 따른 커패시터의 인가 전압과 리크 전류와의 상관도이다.
본 발명을 실시하기 위한 형태에 대하여 이하에 설명한다.
먼저, 본 발명에 이른 경위를 포함하여 설명한다. DRAM의 커패시터의 유전체막을 구성하는 재료로서 고유전체 재료인 STO를 이용하는 경우에는 2 개의 과제를 가지고 있다.
최초의 과제는 유전체막이 되는 STO의 비유전율이 막 두께에 의해 변화되는 것이다. STO를 유전체막으로서 이용한 커패시터의 개발이 진행되고 있던 1990년경의 DRAM은 130 ~ 180 nm이고 막 두께가 20 nm 정도인 유전체막을 이용하는 것이 가능하였으나, 현재 목표로 하는 DRAM은 30 ~ 40 nm이고 유전체막의 막 두께는 최대 10 nm 정도 이하로 할 필요가 있다. 이와 같이 유전체막을 얇게 한 경우, 후술하는 바와 같이 STO에서는 급격하게 비유전율이 저하된다는 것이 검토 결과 얻어져 있어, 이 때문에 STO를 유전체막으로서 이용하여 얇게 한 경우에는 높은 유전율의 커패시터를 얻을 수 없다.
다음의 과제는 리크 전류이다. STO 등의 고유전체에서는 일반적으로 아몰퍼스(amorphous) 상태에서는 비유전율은 그다지 높지는 않으며, 페로브스카이트(perovskite) 등의 결정 상태로 됨으로써 비로소 비유전율이 높아진다. 따라서, STO 등의 고유전체를 커패시터의 유전체막으로서 이용하는 경우에는 결정 상태로 되어 있을 필요가 있다. 한편, STO 등의 고유전체가 결정화된 경우에 결정 입경(粒經)은 수 십 nm로 된다는 점에서, 결정 상태로 함으로써 입계(粒界)가 리크 전류를 촉진하는 이른바 입계 리크가 발생하기 쉬워진다.
상기 과제에 대하여, 발명자들은 STO 등에서 막 두께가 얇아짐으로써 비유전율이 저하되는 원인에 대하여 검토를 행하였다.
구체적으로는, 질화 티타늄(TiN)으로 이루어지는 전극 상에 유전체막이 되는 STO에 대하여 막 두께를 바꾸어 성막하여 유전율의 측정을 행하였다.
도 6에 검토를 위하여 제작한 커패시터의 구성을 도시한다. 검토를 위하여 제작한 커패시터의 구성은 P 형 실리콘 기판(11) 상에 산화 실리콘막(12)이 형성된 것 위에 TiN 하부 전극(13), 유전체막(14), TiN 상부 전극(15)을 적층 형성한 구조의 것이다.
TiN 하부 전극(13)은 Ti 타겟을 이용하여 질소와 아르곤을 등량(等量) 혼합한 가스를 챔버 내로 도입하고, 챔버 내의 압력을 10 Pa로 유지하여 스퍼터링을 행함으로써, 막 두께가 20 nm로 될 때까지 성막을 행하여 형성하였다.
그 후, 유전체막(14)을 형성하였다. 유전체막(14)은 STO 소결체 타겟을 이용하여 산소 5%, 아르곤 95%로 이루어지는 혼합 가스를 챔버 내로 도입하고, 고주파 스퍼터링에 의해 성막을 행하여 형성하였다. 성막 후에는 산소 10%, 질소 90%의 분위기 내에서 450℃에서 1 분간의 처리를 행하였다. 또한, 유전체막(14)은 5 ~ 40 nm의 범위에서 막 두께를 바꾸어 성막하였다.
그 후, Ni 상부 전극(15)을 형성하였다. Ni 상부 전극(15)은 Ni을 타겟으로 하여, 챔버 내로 아르곤 가스를 도입하고 직류 스퍼터링에 의해 막 두께 20 nm로 될 때까지 성막을 행하여 형성하였다.
그 후, Ni 상부 전극(15) 상에 포토레지스트를 도포하고, 노광 장치에 의한 노광을 행하여 현상함으로써 레지스트 패턴을 형성하고, 이온 빔 에칭을 행함으로써 레지스트 패턴이 형성되어 있지 않은 영역의 Ni 상부 전극(15) 및 유전체막(14)을 제거함으로써 커패시터를 제작하였다.
도 7에 이와 같이 제작한 커패시터에서의 고유전체막의 막 두께와 용량의 관계에 대하여 나타낸다. 유전체막(14)을 구성하는 유전체의 비유전율이 일정하면 막 두께가 감소함으로써 유전율은 증가하고 용량은 증가하지만, 도 7에 나타낸 바와 같이, 막 두께가 감소하면 용량은 감소하고 있어, 유전체막(14)을 구성하는 유전체의 비유전율은 막 두께의 감소에 수반하여 감소하고 있다.
이 원인에 대하여, 제작한 커패시터를 투과형 전자 현미경에 의해 상세하게 조사한 바, 유전체막(14)인 STO는 전체적으로는 결정 상태로 되어 있지만, TiN 하부 전극(13)의 근방에서는 결정화 상태로는 되지 않고 아몰퍼스 상태로 되어 있다는 것이 판명되었다. 또한, 전술한 유전체막(14)을 형성할 때의 성막 후의 열처리 온도를 500℃로 한 경우에도 TiN 하부 전극(13)의 근방에서의 유전체막(14)은 아몰퍼스 상태였다.
이상으로부터, 도 8a에 도시한 바와 같이, 검토를 위하여 제작한 커패시터에서의 유전체막(14)은, 도 8b에 도시한 바와 같이, TiN 하부 전극(13) 근방의 아몰퍼스 상태의 층(21)과 그 위의 결정화 상태의 층(22)으로 이루어진다는 것을 알 수 있었다. 또한, 도 8b는 도 8a에서의 파선(A)으로 도시한 영역의 확대도이다. 결정화 상태의 층(22)은 고유전율 재료로서의 특징이 되는 높은 비유전율을 가지고 있지만, 아몰퍼스 상태의 층(21)의 비유전율은 낮다. 이 때문에, 도 8c에 도시한 바와 같이, 유전체막(14)은 유전율이 높은 결정화 상태의 층(22)으로 이루어지는 커패시터(32)와 유전율이 낮은 아몰퍼스 상태의 층(21)으로 이루어지는 커패시터(31)가 직렬로 접속된 상태이며, 유전체막(14)의 막 두께를 얇게 함으로써 유전율이 높은 결정화 상태의 층(22)이 얇아져 커패시터 전체의 용량이 저하되고, 더욱 얇게 함으로써 유전율이 높은 결정화 상태의 층(22)으로 이루어지는 커패시터(32)가 형성되지 않게 되고 유전율이 낮은 아몰퍼스 상태의 층(21)만으로 되어, 커패시터 전체의 용량이 저하된다.
여기서, 이와 같이 TiN 하부 전극(13)의 근방에서 STO로 이루어지는 유전체막(14)이 아몰퍼스 상태로 되는 원인은 격자 상수의 상위(相違) 또는 응력의 차이에 기인하는 것으로 추측된다.
또한, 도 9에 TiO2을 유전체막(14)으로서 이용한 경우에 대하여 동일한 실험을 행한 결과를 나타낸다. 이 결과로부터, 유전체막(14)으로서 TiO2을 이용한 경우에도 STO와 마찬가지로 막 두께가 얇아질수록 용량이 저하되는 경향이 있었다. 마찬가지로, 투과형 전자 현미경에 의해 관찰한 바, TiN 하부 전극(13)의 근방에서의 TiO2은 결정화 상태로 되어 있지는 않으며 아몰퍼스 상태로 되어 있다는 것이 확인되었다.
이상으로부터, TiN 하부 전극(13)의 근방에서는 STO 또는 TiO2과 같은 Ti을 포함하는 산화물은 결정화되기 어렵다고 생각된다.
또한, TiO2의 결정 구조는 입방정계(六方晶系)의 루틸형 또는 아나타제형이고, STO, BST(BaxSr1-xTiO3), BTO(BaTiO3)의 결정 구조는 페로브스카이트 구조이고, Ta2O5의 결정 구조는 육방정이다.
상기 검토의 결과를 근거로 하여 발명자들이 집중 검토를 행한 결과, 산화 지르코늄(ZrO2)은 TiN 등의 전극 상에서도 충분히 결정화된다는 것을 발견하였다. 이에 기초하여, TiN 등의 전극 상에 제 1 유전체막으로서 ZrO2을 형성하고, 제 2 유전체막으로서 STO 등의 고유전체 재료를 형성한 커패시터인 본 발명에 이른 것이다.
즉, ZrO2은 결정화되기 쉬운 재료이며 TiN 하부 전극(13) 상에서도 충분히 결정화 상태로 되어 유전율이 낮은 층은 형성되지 않는다는 것을 발견하고, ZrO2 상에서 TiO2 또는 STO는 충분히 결정화 상태로 된다는 것을 발견한 것이다. 이에 따라, 형성되는 커패시터는 전체적으로 결정화 상태로 할 수 있다. ZrO2의 비유전율은 약 20으로, 결정화 상태의 TiO2 또는 STO와 비교하면 낮은 값이지만, 아몰퍼스 상태의 TiO2 또는 STO는 15 정도이며, 커패시터의 구조를 ZrO2 상에 TiO2 또는 STO를 형성함으로써 큰 비유전율을 얻는 것이 가능해지는 것이다.
이어서, 제 1 유전체막인 ZrO2막의 막 두께를 변화시켜 결정화 상태에 관한 효과에 대하여 검토를 행하였다. 구체적으로는, 제 2 유전체막인 TiO2의 막 두께를 3 nm로 일정하게 하고 제 1 유전체막인 ZrO2의 막 두께를 1 ~ 8 nm까지 변화시켰다. 이 결과를 도 10에 나타낸다. 도면의 세로축은 용량 밀도(커패시터 면적 1 μm2 당의 용량, 간단하게 용량이라고 하는 경우가 있음)이고, 가로축은 제 1 유전체막인 ZrO2의 막 두께이다. 또한, 파선은 필요로 하는 용량 밀도 25 fF / μm2를 나타낸다. 도면에 나타낸 바와 같이, ZrO2의 막 두께가 1 nm인 경우에는 용량이 작아 ZrO2막을 형성한 효과가 확인되지 않는다. 한편, ZrO2의 막 두께가 2 nm인 경우에는 용량이 증가하여 ZrO2막을 형성한 효과가 확인되었다. 이 도면으로부터, ZrO2의 막 두께가 1.5 nm 이상이면 필요로 하는 용량 밀도인 25 fF / μm2를 초과하는 것이 가능한 것이라고 생각된다.
한편, ZrO2의 막 두께를 두껍게 하면 점차 용량은 저하하여, ZrO2의 막 두께가 6 nm인 경우에는 용량 밀도가 25 fF / μm2로 된다. 따라서, ZrO2의 막 두께는 1.5 ~ 6 nm인 것이 바람직하다. ZrO2 대신에 HfO2(산화 하프늄)에 대해서도 동일한 실험을 행한 바, ZrO2과 동일한 결과였다. 이는 HfO2도 ZrO2과 마찬가지로 결정화되기 쉬운 재료이기 때문이라고 생각된다.
이어서, 리크 전류에 대해서는 ZrO2과 TiO2 또는 STO와의 적층막인 경우, ZrO2의 밴드 갭(band gap)이 TiO2 및 STO보다 크고 또한 배리어 하이트도 높다. 또한, 상이한 2 종류의 유전체를 적층하였기 때문에, 상부 전극과 하부 전극 간에서의 입계 리크가 발생하기 어려워져 리크 전류가 전체적으로 낮아지는 것이라고 생각된다.
이어서, 도 11에 커패시터를 구성하는 유전체막의 막 구성과 용량 밀도의 관계를 나타낸다. 또한, ZAZ는 ZrO2 / Al2O3 /ZrO2의 적층막이며, 괄호 내에는 막 두께를 나타내고 있다. 이 도면에 나타낸 바와 같이, 리크 전류가 1 × 10-7 A / cm2보다 낮고 용량 밀도가 25 fF / μm2 이상이며 막 두께가 10 nm 이하인 것은 ZrO2(6 nm) / STO(3 nm)와 ZrO2(6 nm) / TiO2(3 nm) 뿐이다. 즉, 1.5 ~ 6 nm의 ZrO2막을 형성하고, 그 위에 TiO2 또는 STO로 이루어지는 막을 형성함으로써 원하는 특성의 커패시터를 얻을 수 있는 것이다.
[커패시터의 구조 및 커패시터의 제조 방법]
이어서, 본 실시예에서의 커패시터의 구조 및 커패시터의 제조 방법에 대하여 도 12a 내지 도 12e에 기초하여 설명한다. 또한, 이 커패시터의 성막에는 CVD 장치를 이용하였다.
먼저, 도 12a에 도시한 바와 같이, P 형(100) 실리콘 기판(51)을 4 매 준비하고, 산소 분위기 중 900℃에서 산화하여 막 두께 100 nm의 산화 실리콘막(52)을 형성하였다. 이어서, 이 실리콘 기판(51)을 매엽식 CVD 장치의 챔버 내에 재치(載置)하여 진공으로 배기한 후, 기판을 550℃로 가열하고 TiCl4과 NH3의 혼합 가스를 동일한 유량으로 공급하여 막 두께 50 nm의 하부 전극이 되는 TiN막(53)을 형성하였다. 또한, 하부 전극을 구성하는 재료는 금속 또는 금속 질화물이 바람직하며, TaN, TiN, WN 등의 재료가 바람직하다.
이어서, 도 12b에 도시한 바와 같이, 이 실리콘 기판(51)을 다른 챔버 내로 이동시켜 진공으로 배기한 후, ALD(Atomic Layer Deposition) 법에 의해 제 1 유전체막이 되는 막 두께 5 nm의 ZrO2막(54)을 성막하였다. 구체적으로는, 캐리어 가스로서 아르곤(Ar)을 이용하여 버블링법에 의해 공급되는 Zr(i-OC3H7)4와 산화제가 되는 H2O를 교호로 공급함으로써 성막하였다. 또한, 기판 온도를 300℃로 하고 챔버 내의 압력을 40 Pa로 Ti(i-OC3H7)4과 H2O를 교호로 공급하여 ZrO2막(54) 상에 제 2 유전체막이 되는 TiO2막(55)을 성막하였다. TiO2막(55)의 막 두께는 3 nm, 10 nm, 15 nm, 20 nm로 4 종류의 것을 제작하였다. 그 후, TiO2막(55)이 성막된 Si 기판을 RTP(Rapid Thermal Processer) 장치 내에 넣고 산소 2%, 질소 98%의 분위기 중에서 450℃로 1 분간의 열처리를 행하고, 그 후 산소 5%, Ar 95%의 분위기 중에서 500℃로 1 분간의 열처리를 행하였다.
이어서, 도 12c에 도시한 바와 같이, TiO2막(55) 상에 상부 전극이 되는 TiN막(56)을 형성하였다. TiN막(56)의 형성 방법은 상부 전극이 되는 TiN막(53)과 동일하다. 상부 전극을 구성하는 재료는 금속 또는 금속 질화물이 바람직하며, Ni, TaN, TiN, WN 등의 재료가 바람직하다. 또한, 제 1 유전체막을 구성하는 유전체의 비유전율보다 제 2 유전체막을 구성하는 유전체의 비유전율이 높은 것이 바람직하다. 제 1 유전체막은 제 2 유전체막을 결정화시키기 위한 것이며, 제 1 유전체막과 제 2 유전체막은 기능이 상이하기 때문이다.
그 후, TiN막(56) 상에 포토레지스트를 도포하고 노광 장치에 의한 노광을 행한 후 현상함으로써 레지스트 패턴을 형성하고, 과산화수소수를 이용하여 상부 전극인 TiN막(56)의 에칭을 행하였다.
이어서, 도 12d에 도시한 바와 같이, 커패시터 단면(端面)에서의 가장자리면 리크를 방지하기 위하여 플라즈마 CVD 법에 의해 SiO2막을 20 nm 성막한 후, C3F8을 이용한 반응 이온 에칭에 의해 성막된 SiO2막을 에칭하여 측벽 절연용 산화 실리콘막(57)을 형성하였다. 또한, SiO2막의 성막에는 평행 평판 플라즈마 CVD 장치를 이용하여, TEOS(Silicon Tetra Ethoxide)와 산소의 혼합 가스를 도입하고 기판 온도 400℃, 챔버 내의 압력을 200 mTorr에서 성막을 행하였다.
이어서, 플라즈마 CVD에 의해 기판 전체에 막 두께 500 nm인 SiO2막(58)을 성막하고, 그 위에 포지티브형 포토레지스트를 도포하고 노광 장치에 의한 노광 및 현상을 행하여 콘택트홀의 패턴을 형성하였다. 그 후, C3F8을 이용한 반응 이온 에칭에 의해 성막된 SiO2막(58)에 콘택트홀을 형성하였다. 그 후 스퍼터링에 의해 알루미늄막을 막 두께 500 nm 성막하고, 형성된 콘택트홀을 매립하여 포토리소그래피와 에칭을 행함으로써 전극이 되는 배선 패턴(59)을 형성하였다. 이에 따라, 도 12e에 도시한 커패시터를 형성하였다. 또한, 플라즈마 CVD 또는 드라이 에칭 등에 수반하는 플라즈마 데미지를 제거하기 위하여, 커패시터를 형성한 후 질소 97%, 수소 3%로 이루어지는 혼합 가스 중에서 450℃로 15 분간 열처리를 행하였다.
도 13에는 이와 같이 하여 제작한 커패시터에서 전압을 인가하여 구한 용량과 제 2 유전체막인 TiO2막(55)의 막 두께와의 관계를 나타낸다. 도면에 나타낸 바와 같이, TiO2막(55)의 막 두께가 감소함에 수반하여 용량이 증가하는 경향이 있다. 또한, 유전체막의 전체의 막 두께(제 1 유전체막과 제 2 유전체막을 합한 막 두께)가 10 nm 이하에서 25 fF / μm2 이상의 용량 밀도를 충족시키는 것이다.
또한, 도 14에는 인가 전압과 리크 전류의 관계를 나타낸다. 도면 중 (1)은 TiO2막(55)의 막 두께가 3 nm인 것이고, (2)는 TiO2막(55)의 막 두께가 10 nm인 것이고, (3)은 TiO2막(55)의 막 두께가 15 nm인 것이고, (4)는 TiO2막(55)의 막 두께가 20 nm인 것이다. TiO2막(55)의 막 두께가 얇아짐에 따라 리크 전류는 증대되는 경향이 있으나, 전체적으로는 충분히 낮아 DRAM으로서 사용 가능한 범위 내의 것이다.
또한, 제 1 유전체막 및 제 2 유전체막의 형성 방법으로는 전술한 방법 외에 제 1 유전체막을 성막한 후에 열처리를 행하고, 그 후 제 2 유전체막을 성막한 후에 열처리를 행하는 방법이어도 좋다. 구체적으로는, ALD 법에 의해 제 1 유전체막이 되는 막 두께 5 nm의 ZrO2막(54)을 성막, 즉 캐리어 가스로서 아르곤(Ar)을 이용하여 버블링법에 의해 공급되는 Zr(i-OC3H7)4과 산화제가 되는 H2O를 교호로 공급함으로써 성막한 후, RTP 장치 내에 넣고 산소 2%, 질소 98%의 분위기 중에서 450℃로 1 분간의 열처리를 행하고, 그 후 산소 5%, Ar 95%의 분위기 중에서 500℃로 1 분간의 열처리를 행함으로써 제 1 유전체막을 형성한다. 그 후, 기판 온도를 300℃로 하고 챔버 내의 압력을 40 Pa로 Ti(i-OC3H7)4과 H2O를 교호로 공급하여 ZrO2막(54) 상에 제 2 유전체막이 되는 TiO2막(55)을 성막하고, 재차 RTP 장치 내에 넣고 산소 2%, 질소 98%의 분위기 중에서 450℃로 1 분간의 열처리를 행하고, 그 후 산소 5%, Ar 95%의 분위기 중에서 500℃로 1 분간의 열처리를 행하는 방법이어도 좋다.
또한, 상기 설명에서는 유전체막으로서 TiO2을 이용하였으나, STO, BaSrTiO3, BaTiO3, 또한 결정화 상태로 됨으로써 높은 유전율을 나타내는 페로브스카이트 구조를 가지는 유전체에서도 동일한 효과를 얻을 수 있다.
또한, 본 발명의 실시에 따른 형태에 대하여 설명하였으나, 상기 내용은 발명의 내용을 한정하는 것은 아니다.
또한, 본 국제 출원은 2009년 1월 15일에 출원한 일본특허출원 제2009-006222호에 기초하는 우선권을 주장하는 것으로서, 일본특허출원 제2009-006222호의 전체 내용을 본 국제 출원에 채용한다.
51 : P 형 실리콘 기판
52 : 산화 실리콘(SiO2)막
53 : TiN막(하부 전극층)
54 : 제 1 유전체막(ZrO2막)
55 : 제 2 유전체막(TiO2막)
56 : TiN막(상부 전극층)
57 : 측벽 절연용 산화 실리콘막
58 : 산화 실리콘막
59 : 배선 패턴(알루미늄 배선)

Claims (17)

  1. 도전성을 가지는 금속 또는 금속 화합물로 이루어지는 하부 전극층과,
    상기 하부 전극층 상에 형성된 ZrO2으로 이루어지는 제 1 유전체막과,
    상기 제 1 유전체막 상에 형성된 Ti을 포함하는 금속 산화물을 가지는 유전체로 이루어지는 제 2 유전체막과,
    상기 제 2 유전체막 상에 형성된 상부 전극층
    을 가지는 것을 특징으로 하는 커패시터.
  2. 제 1 항에 있어서,
    상기 하부 전극층을 구성하는 재료는 금속 질화물인 것을 특징으로 하는 커패시터.
  3. 제 1 항에 있어서,
    상기 하부 전극층을 구성하는 재료는 TaN, TiN, WN으로부터 선택되는 어느 하나인 것을 특징으로 하는 커패시터.
  4. 제 1 항에 있어서,
    상기 상부 전극층을 구성하는 재료는 금속 질화물인 것을 특징으로 하는 커패시터.
  5. 제 1 항에 있어서,
    상기 상부 전극층을 구성하는 재료는 Ni, TaN, TiN, WN으로부터 선택되는 어느 하나인 것을 특징으로 하는 커패시터.
  6. 제 1 항에 있어서,
    상기 제 1 유전체막의 막 두께는 1.5 ~ 6.0 nm인 것을 특징으로 하는 커패시터.
  7. 제 1 항에 있어서,
    상기 제 1 유전체막을 구성하는 재료에서의 비유전율보다 상기 제 2 유전체막을 구성하는 재료에서의 비유전율이 높은 것인 것을 특징으로 하는 커패시터.
  8. 제 1 항에 있어서,
    상기 제 2 유전체막은 TiO2, SrTiO3, BaxSr1-xTiO3, BaTiO3으로부터 선택되는 1 또는 2 이상의 재료에 의해 형성되어 있는 것인 것을 특징으로 하는 커패시터.
  9. 도전성을 가지는 금속 또는 금속 화합물로 이루어지는 하부 전극층을 형성하는 공정과,
    상기 하부 전극층 상에 ZrO2으로 이루어지는 제 1 유전체막을 형성하는 공정과,
    상기 제 1 유전체막 상에 Ti을 포함하는 금속 산화물로 이루어지는 제 2 유전체막을 형성하는 공정과,
    상기 제 2 유전체막 상에 상부 전극층을 형성하는 공정
    을 가지는 것을 특징으로 하는 커패시터의 제조 방법.
  10. 제 9 항에 있어서,
    상기 하부 전극층을 구성하는 재료는 금속 질화물인 것을 특징으로 하는 커패시터의 제조 방법.
  11. 제 9 항에 있어서,
    상기 하부 전극층을 구성하는 재료는 TaN, TiN, WN으로부터 선택되는 어느 하나인 것을 특징으로 하는 커패시터의 제조 방법.
  12. 제 9 항에 있어서,
    상기 상부 전극층을 구성하는 재료는 금속 질화물인 것을 특징으로 하는 커패시터의 제조 방법.
  13. 제 9 항에 있어서,
    상기 상부 전극층을 구성하는 재료는 Ni, TaN, TiN, WN으로부터 선택되는 어느 하나인 것을 특징으로 하는 커패시터의 제조 방법.
  14. 제 9 항에 있어서,
    상기 제 1 유전체막의 막 두께는 1.5 ~ 6.0 nm인 것을 특징으로 하는 커패시터의 제조 방법.
  15. 제 9 항에 있어서,
    상기 제 1 유전체막을 구성하는 재료에서의 비유전율보다 상기 제 2 유전체막을 구성하는 재료에서의 비유전율이 높은 것인 것을 특징으로 하는 커패시터의 제조 방법.
  16. 제 9 항에 있어서,
    상기 제 2 유전체막은 TiO2, SrTiO3, BaxSr1-xTiO3, BaTiO3으로부터 선택되는 1 또는 2 이상의 재료에 의해 형성되어 있는 것인 것을 특징으로 하는 커패시터의 제조 방법.
  17. 제 9 항에 있어서,
    상기 제 1 유전체막을 형성하는 공정은 상기 ZrO2으로 이루어지는 막을 성막한 후 열처리를 행하는 것인 것을 특징으로 하는 커패시터의 제조 방법.
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