TW201044426A - Capacitor and process for manufacturing capacitor - Google Patents

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TW201044426A
TW201044426A TW099100941A TW99100941A TW201044426A TW 201044426 A TW201044426 A TW 201044426A TW 099100941 A TW099100941 A TW 099100941A TW 99100941 A TW99100941 A TW 99100941A TW 201044426 A TW201044426 A TW 201044426A
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capacitor
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dielectric
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Tsunetoshi Arikado
Takanobu Kaitsuka
Yasushi Akasaka
Albert Chin
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Tokyo Electron Ltd
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Description

201044426 六、發明說明： 【發明所屬之技術領域】 本發明係關於一種電容及電容之製造方法。 【先前技術】 動態隨機存取記憶體(DRAM)之單元(cell)係由電 晶體與電容(capacitor)所構成。構成dram之電容具有 〇 蓄積電荷的功能’藉由電荷之有無來進行資訊之記憶。 蓄積於該電容處的電荷會經由電容本身之漏電 流、接合漏電流、閘極漏電流、電晶體於關閉狀態下之 漏電流等各種漏電流路徑而損失。又，受到大氣中所存 在之α線照射時，有時Si基板中會產生電子與電洞， 因而造成電荷損失。因此，於DRAM中，為了確保能 充分穩定地進行作動，一般認為電容必須要有％任(毫 微微法拉；femtofarad)以上之電容值。 O f年來，構成dram之各個單元朝微細化演進，
各個單元所構成之面積有縮小之傾向。因此，如圖iA 及圖所不，使用了讓電容形成立體結構以擴大表面 積之被稱為溝槽型單元或堆疊型單元的方法。 如圖1A所不溝槽型單元係在形成有N型井1〇1上 =P型井1〇2之Si基板處形成溝槽之結構，該溝槽内 有由介電體膜103及Si〇2所組成之絕緣膜1〇4，且 j :内。p更形成有蓄積電極1〇5之結構。又，該溝槽型 早疋係以Si〇2所組成之元件分離區域剛來將元件分 3 201044426 離，於P型井102表面形成有N型擴散層i〇7，並隔著 絕緣膜108而形成有字元線109(WordLine)以及鄰接字 元線110，再者更形成有位元線lll(BitLine)。 另一方面，如圖1B所示，堆疊型單元係於Si基板 之P型井121表面形成有N型擴散層122,藉由元件分 離區域123來將元件分離，並隔著絕緣膜124而形成有 字元線Π5以及鄰接字元線126，再者更形成有位元線 127，其中，於貫穿絕緣膜124之蓄積電極128的上部 表面形成有高介電體膜129，再者更形成有單元板13〇 之結構。 其他’於現在主流之堆疊型電容中，亦可為條狀(bar type)或圓同狀(cylinder type)等各種經改良後的結構。 但是，僅單純地將電容立體化時，會增加微細加工 之負擔，且電谷值之確保亦會有極限，因此，亦針對電 谷所使用之介電體材料進行檢視探討，而考慮具有較高 比介電率，即所謂之高介電體材料來取代比介電率為4 左右之二氧化矽（Si〇2)，現在主要係使用氧化锆 (Zr〇2)(例如，非專利文獻u。 又’關於構成電容之電極，亦從f知的多結晶石夕逐 漸轉變為金屬。此乃因為’當多結晶石夕表面堆積有金屬 氧化物之情況’多結晶料面會受到氧化而形成二氧化 矽，導致所形成之電容整體的介電率降低 土此謂率降低。随之而來，構成電容之结：亦從 MIS(Metal lnsulat0r Silic〇n)型逐漸轉變為 201044426
Insulator Metal)型。 另一方面，作為標示電容之介電體膜的性能之方 法，如圖2所示，係將IV電壓施加於電容時所流通之 漏電流與氧化矽膜換算膜厚^〇T : Equivalent 0xide Thickness)之間的相互關係。該EOT之數值係由下述公 式所獲得： EOT=(介電體之膜厚）χ4/(介電體之比介電率） 〇 另外，前述公式中，數值”4”係二氧化矽之比介電 率值。藉由該公式，構成介電體之材料的比介電率越 尚’便能使得EOT之數值越小。又，關於漏電流，於 作為電容之功能上設有一定之限制，其上限大約為 lx10-7A/cm2。 現在，最先進之DRAM的設計規則（design mies) 約為5〇nm左右，但將來會有朝3〇nm左右或更小尺寸 發展之傾向。例如，30nm左右之情況，作為電容所使
〇 収介電騎料，如® 2所示，必彡I要是驗得EOT 為〇.5nm以下，且漏電流達lxl〇_7A/cm2以下區域的 材料。但是，要同時確保抑制漏電流與薄化Ε〇τ並非 容易，於現今之DRAM巾，電容正可謂是發展之瓶頸。 圖3係於構成電容之兩側形成有電極的介電體膜 之能帶構造圖。具體朗，係_—侧之電極的費米能 階141(Fermilevel)、另一側之電極的費米能階142、介 電體膜的價電子帶143以及介電體膜之傳導體144。前 远於私今所流通之漏電流係有2種路徑，⑻通過介電體 5 201044426 =中的_流通之電子145職生的電流、以及⑻越過 ^立Wbarrier)而流通之電+ 146戶斤產生的電流。為了 ^全漏電流_於特定規格内，必須要同時抑制流通於 刚述2種路徑之漏電流。 & λλ 了抑制則述(a)之電流，積極地抑制阱成因之不純 ㈣的缺陷’形成高品質之介電體膜便可加以 ^ 由”電軸之成_料的最佳化便可對應前 迷問題。 „主上回 明仍评刺刖述（b)之電流並非容易。此 r帶間及圖5所說明，根據圖4所示介電體材料之 2^，比曰入比介電率之間的關係（例如，非專利文獻 Ιϋή7;Ι ^艮數值越高的材料，能帶間隙則會有越小 之傾向。又，如圖ς _ , . . L㈡所不，以介電體材料之電位障高度 介電率趟」介電率越低的材料則電位障高度越高、比 電率較言材料則電位障高度越低的傾向。即，比介 之電流了；的電轉高度較低，故較料流通前述⑻ 之材二dut容,電容值而使用具有高介電率
之吹世抑八 属电大增。作為ITRS ROADMAP 之么世代介電體材料的 (SrTi03 ;簡稹ςτη、# 了舉例有鈦H、 (例如，非專彳^ ’其雖於199G年代便開始進行檢討 U J 非專利文獻3)，_ $八俏土、去a 便是由於前述原因。 7仍未達貫用化，可想見 ;J述狀况中’已揭露—種具有使用了介電率較高 201044426 之Ti〇2來作為介電體膜之電容的半導體裝置(例如，專 利文獻1)。 專利文獻1 :日本專利特開2000-243951號公報 非專利文獻 1 : K. Kim, “Technology for sub-50nm DRAM and NAND Flash Manufacturing”，Technical Digest of IEDM 2005. 非專利文獻 2 : J. Robertson, “Band offsets of wide-band-gap oxides and implications for future electronic devices”，J. Vac. Sci. Technol.，2000，B18, p.1785-1791 非專利文獻 3 : N. Menou，X. P. Wang，B. Kaczer, W. Polspoel, M. Popovici, K. Opsomer, M. A. Pawlak, W. Knaepen, C. Detavernier, T. Blomberg, D. Pierreux, J. Swerts, J. W. Maes, P. Favia, H. Bender, B. Brijs, W. Vandervorst, S. Van Elshocht, D. J. Wouters, S. Biesemans and J. A. Kittl, “0.5nm EOT low leakage ALD SrTi03 on TiN MIM capacitors for DRAM applications’’， IEEE, 2008 【發明内容】 有鑑於前述問題，本發明之目的係提供一種能對應 於DRAM之更加微細化及高集積化，且漏電流較少、 介電率較高之電容以及電容之製造方法。 本發明係一種電容，其特徵為具有：下部電極層， 201044426 =具有導電性的金屬或金屬化合物所組成介電 體膜，係由城於該下部電極層上的加2軌成 介電體膜，係由形成於該第1介電體膜上而呈有^含 η之金屬氧化物的介電體肋成；以及 形成於該第2介電體膜上方。 電和層，係 化物,，本發财，構成該下部電極層之材料係金屬氮 二本=選構出 又’本發明中，構成該上部電極層之材料係金屬氮 化物。 又’本發明中’構成該上部電極層之材料係由见、 TaN、TiN、WN中所選出之任一者。 又’本發明中’該第1介電體膜之膜厚為15〜 6.0nm。 又’本發明中，相較於構成該第1介電體膜之材料 的比介電率，構成該第2介電體膜之材料的比介電率更f 高。 又’本發明中，該第2介電體膜係由Ti〇2、SrTi〇3、
BaxSri_xTi〇3、BaTi〇3中所選出之1種或2種以上的材 料所形成。 又，本發明中，形成該第1介電體膜之製程係在 形成前述由Zr〇2所組成之膜後，再進行埶 依本發明，可提供-觸電流較;較高之 201044426 DRAM用的電容以及電容之製造方法 【實施方式】 用以實施本發明之形態係如下所述。 首先’說明包含本發明之發明經過。 作為誠DRAM之衫时賴麟料 ^ 料的情形’具有以下2個課題。 ）丨玉體特 第1個課題是由介電體膜所組成之st 率會隨著膜厚而改變。開發出使用STO = 膜之電容的時代⑽〇年左右），DRam ^ =賤 180nm，故可用膜厚約2〇nm左右之 〜 在DRAM之目標為30〜4〇nm &人+ _、，但是現 4〇nm，故介電體膜 需為1〇麵左右以下。研究結果發 述般地變薄時’STO之比介電率便 電體膜如則 :，故使用較薄之STO(介電體膜);便無 ❹ 率的電容。 吸传冋介電 第2個課題是漏電流。s 晶質狀態下的比介電率介電體於-般之非 甩午並不高，雲*?上 (perovskite)等結晶狀態才能使 :成妈欽礦 用ST0等高介電體來作為電容之介因此，使 為結晶狀H方面’ t灯 體^，其必須 結晶粒徑達數十nm，故形 J门二电體結晶化時， 進漏電流而容§產生所謂< & ’0其晶界會促 有鑑於前述課題，本發問題。 明人係針對因ST0等膜厚 9 201044426 變薄所導舰介電率下降的進行研究。 體㈣’針對在岐化鈦(TiN)所組an ^電體膜(ST〇)，改變其膜厚進行成膜並量測其介電 探二探討用所製成之電容的結構。檢視 =用所製成之電容的結構係於p财基板u上形成 電體膜tf =者上’層積形成有™下部電極13、介 電體膜14以及TiN上部電極15的結構。 形成™下部電極13的方法係使用Ti濺鍍無 之 氣體導入處理室内，將處理室内之塵 進行濺鎪，藉以進行成膜直到 然後，形成介電體膜14。形成介電體膜14的 ^使用STO燒結體濺鍍乾，將由氧5%、氮95%所 t之混合氣體導人處理室内，並藉由高顏鍍來進行成 膜。^成膜後’於氧1〇%、氮9〇%之氣氛中，於45吖 下進仃1分鐘的處理。另外，介電體膜14係於5〜奶nm 之範圍内改變膜厚而製成。 然後，形成Νι上部電極15。形成犯上部電極15 之方法係以Νι作為濺鍍靶，將氬氣體導入處理室内， 並藉由直流錢鑛來進行成膜直到膜厚達2〇nm。 然後，於Ni上部電極15上塗佈光阻，以曝光襞置 來進行曝光，顯影後形成光阻圖樣，再進行離子束餘刻 來將未形成有光阻圖樣之區域的Ni上部電極15及介電 201044426 體膜14去除，藉此製成電容。 圖7係顯示前述所製成之電容中，古 厚與電I㈣體膜之膜 介雷率in— 骚膜14之介電體的比 "冤羊為固定，則猎由膜厚之減少， 容值亦, r ;丨電率會增加而電 奋值才增加，但如圖7所示，減少膜 少，則樽成介電體膜14之介電體的比人+ ’、曰/ 厚減少而減少。 ㈣叫電率會隨著膜
因’㈣製成之電容藉由穿透型電子顯微 詳細調查之結果，已知介電體膜i4(st〇)整體 成、、。晶狀態’但是於TiN T部電極13附近處，並 =形，結晶化狀態，而是形成非晶形狀態。另外，形成 七辻·;I電體膜14時’即使成膜後的熱處理溫度為5〇〇。匸 之U况’在TiN下部電極13附近處的介電體膜14仍為 非晶形狀態。 以上，圖8A所示檢視探討用所製成之電容的介電 體膜14，如圖8B所示，已知其係由TiN下部電極13 附近之非晶形態的層21以及其上方之結晶化狀態的層 22所組成。另外’圖8B係圖8A中虛線A所示區域的 放大圖。結晶化狀態之層22係具有作為高介電率材料 之特徵的高比介電率，但是非晶形態之層21的比介電 率較低。因此，如圖8C所示，介電體膜14係將由介電 率較高之結晶化狀態之層22所組成的電容32與由介電 率較低之非晶形態之層21所組成的電容31，以串聯方 式連接的狀態，當介電體膜14之膜厚薄化時，介電率 11 201044426 較尚之結晶化狀態之層22便會變薄，使得電容敕 電雜下降，如更進-步薄㈣，便無法形成 較咼之結晶化狀態之層22所組成的電容32，而變成率 有介電率較低之非晶形態之層21，故造成電敕蛛僅 電容值下降。 之 此處，如前述，在TiN下部電極π附近處，由St 所組成之介電體膜14會變成非晶形態的原因，推測^ 由於晶格常數之相異與應力之差別。 糸 又，圖9係顯示針對使用Ti〇2來作為介電體膜 之情況，進行相同實驗後的結果。依該結果，使用Ti〇 來作為介電體膜14之情況下，與ST0相同地，亦會有2 當膜厚越薄則電容值越低之傾向。相同地，藉由穿透型 電子顯微鏡來進行觀察之結果，已確認到於丁取下部電 極13附近處的Ti〇2不會形成結晶化狀態，而會形成非 晶形態。 以上’據信，於TiN下部電極13附近處，ST0與 Ti〇2等含有Ti之氧化物係難以形成結晶化。 另外，Ti〇2之結晶構造係立方晶系的金紅石型 (rutile)或銳鈦礦型（anatase)，STO、BSTXBaxSi^TiOs)、 BT0(BaTi03)之結晶構造係鈣鈦礦構造，而Ta2〇5之結 晶構造係六方晶型。 基於前述檢討結果，本發明人致力鑽研檢討後，得 知氧化錯(Zr02)即使在TiN等電極上亦可充分地結晶 化。基於前述結論而完成本發明，本發明之電容係於 12 201044426 ΤιΝ等電擇上形成作為第丨介電體膜的⑽，再形成有 作為第2=電體臈的ST〇等高介電體材料。 P付知办〇2係各易結晶化之材料，即使於BN 下《極13上亦可充分形成結晶化狀態而不會形成介 ' ⑨耗低之層，再者，得知於加2上，可使得Ti〇2或 STO充分地形成結晶化狀態。藉此，能讓所形成之電容 整體形成結晶化狀態。ZK)2^tb介電率約為2G，該數 〇 錄結晶化㈣之加2或STQ為低，但是非晶形態之 Τι〇2或STO係15左右，故藉由於Zr〇2上形成Ti〇2或 STO的電容結構，能獲得較高的比介電率。 其次，改變作為第1介電體膜之Zr02膜的膜厚， 針對結阳化狀怨之效果進行檢討。具體說明，將作為第 2介電體膜之Ti〇2的膜厚固定為3nm，並於1〜8聰範 圍内改變作為第1介電體膜之Zr02的膜厚。其結果如 圖所不。圖中縱轴係電容密度(單位電容面積 〇 《電容值’亦可稱作電容值），橫軸係作為第1介電體 膜之fr〇2的膜厚。又，虛線係顯示必要之電容密度25fF 〈μΠ1。如圖所示’ Zr〇2之膜厚為lnm之情;兄，電容值 車又小而未能確認到設置Zr〇2膜的效果。另一方面，Zr〇2 之膜厚為2nm之情況’電容值增加而確認到設置Zr〇2 膜的效果。由該圖可知，只要Zr02之膜厚達1.5nm以 上’便可超過所必要之電容密度25fF/pm2。 另一方面’當Zr〇2之膜厚變厚則電容值會逐漸下 降，當Zr〇2之臈厚為6nm之情況，則電容密度為25fp 13 201044426 /叫。因此，Zr〇2之膜厚為15〜6ηηι者較佳。取代 Zr〇2 ’針對Hf〇2(氧化铪）亦進行相同之實驗後，係出現 與Zr〇2相同的結果。據信，此乃因此1^〇2與Zr〇2相 同係容易結晶化的材料。
膜^情況，Zr〇2之能帶間隙較Ti〇2及ST〇為大，且電 =障高度亦較高。又，據信，由於層積形成二種相異之 介電體，因此於上部電極與下部電極之間不易產生晶界 漏電流，可降低整體之漏電流。 其次’圖11係顯示構成電容之介電體膜之膜結構 與電容密度關係。另外，ZAZ係Zr〇2/Al2〇3/Zr〇2 之層積膜7,括號内係顯示膜厚。如圖所示，符合漏電流 較lxl(T7A/cm2更低且電容密度為挪/一以上的 條件而膜厚為10nm以下者僅有Zr〇2(6麵)/ sT〇(3nm) 以及 zr〇2(6nm)/Ti〇2(3nm)。即，形成 i 5〜6㈣的 Zr〇2 膜，再於其上形成由观或STQ所組成的膜，藉此便 可獲得所期望之特性的電容。 〔電容之結構及電容之製造方法〕 12E來說明本實施形態之 •。另外，該電容之成膜係 其次’根據圖12A至圖： 電容的結構及電容之製造方法 使用CVD裝置。 首先，如圖12A所示 51，於氧氣氣氛中以900。( 所示，準備4片P型（刚)石夕基板 9〇〇°C進行氧化以形_厚lOOrnn 14 201044426 的氧化矽臈52。其次，將該矽基板51載置於枚葉式CVD 裝置的處理室内且抽真空後，將基板加熱至55〇。〇，並 供給TiCU與NH3之混合氣體(流量相等），以形成膜厚 50nm之作為下部電極的丁沉膜53。另外，構成下部電 極之材料係金屬或金屬氮化物者為佳，為TaN、TiN、 WN等材料者較佳。 其次，如圖12B所示，將該矽基板51移動至別的 〇 處理至内且抽真空後’藉由ALD(Atomic Layer
Deposition)法來形成作為第i介電體膜之膜厚 5nm的
Zr〇2膜54。具體說明，使用氬(Ar)作為載體氣體，並交 互地供給Zr(i-〇C3H7)4(以發泡法(bubbling)供給）、以及 作為氧化劑之H2〇 ’藉以進行成膜。再者，在基板溫度 為300 c，處理室内壓力為4〇pa之情況下，交互地供給
Ti(i-OC3H7)4與H20，而於21*02膜54上形成作為第2 介電體膜的Ti〇2膜55。製作出Ti〇2膜55之膜厚為 q 3nm、l〇nm、15nm、20nm等4種類。然後，將形成有
Ti〇2 膜 55 的 Si 基板置於 RTP(Rapid Thermal Pr〇cesser) 裝置内，於氧2%、氮98%之氣氛中以450。(：進行丄分 鐘的熱處理，然後，於氧5%、Ar95%之氣氛中以5〇〇<t 進行1分鐘的熱處理。 其次，如圖12C所示，於Ti〇2膜55上形成作為上 部電極的TiN膜56。TiN膜56之形成方法與作為下部 電極之TiN膜53相同。構成上部電極之材料為金屬戋 金屬氮化物者為佳，為]Sii、TaN、TiN、WN等材料者 15 201044426 較佳。另外，相較於構成第丨介電體膜之介電體的比介 電率，構成第2介電體膜之介電體的比介電率較高者為 佳。第1介電體膜係用來使得第2介電體膜形2結晶 化，第1介電體膜與第2介電體膜的功能不同。 然後，於TiN膜56上塗佈光阻，以曝光裝置進行. 曝光後，藉由顯影來形成光阻圖樣，再使用過氧化氫水· 來進行TiN膜56(上部電極）的蝕刻。 其次，如圖12D所示，為了防止於電容端面處的邊 緣面漏電流，係在藉由電漿CVD法形成2〇nm的si〇2 r 膜後針對使用了 CJ8之反應離子餘刻所形成的go: 膜進行蝕刻，以形成側壁絕緣用氧化矽膜57。另外，
Si〇2膜之成膜係使用了平行平板電漿CVD裝置，導入 TEOS(SiliC〇n Tetra Ethoxide)與氧之混合氣體，並於基 板溫度為400。〇處理室内壓力為2〇〇mT〇rr之情況下進 行成膜。 其次’藉由錢CVD而於基板贿形厚5〇〇nm 的81〇2膜58，並於其上塗佈正片型光阻，藉由曝光裝u 置來進行曝紋顯影，以形成接觸孔(c_et H〇le)圖 樣。然後’藉由使用了 c3F8之反應離子儀刻來於成膜 ^ Si〇2膜58處形成接觸孔。削麦，藉由賤鍍來形成膜 厚500nm的銘膜’將所形成之接觸孔掩埋，再藉由光 微影錢刻來形成作為電極之配線圖樣59。藉此，便 形成圖i2E所示之電容。另外，為了將· cvd與乾 韻刻等所伴隨之電賴害麵，於形成電容後，於氮 201044426 97%、氫3%所組成的混合氣體中，以45〇。〇進行15分 鐘的熱處理。 圖13係顯示如前述所製成的電容中，施加電壓所 求得之電容值與第2介電體膜(Ti〇2膜55)之膜厚間的關 係。如圖所示，隨著Ti〇2膜55膜厚之減少，電容值會 有增加之傾向。另外，介電體膜之整體膜厚（第丨介電 體膜與第2介電體膜之總和膜厚）為1〇nm以下時，可滿 足25fF/pm2以上之電容密度。 又，圖14係顯示施加電壓與漏電流之關係。圖中， 編號（1)係Ti〇2膜55的膜厚為3nm之情況，編號(2)係 Τι〇2膜55的膜厚為l〇nm之情況，編號(3)係^(^膜55 的膜厚為15nm之情況，編號(4)係Ti〇2膜55的臈厚為 20nm之情況。隨著Ti〇2膜55之膜厚變薄，漏電流會 有增大之傾向，但以整體來看仍是十分地低，而於可作 為DRAM使用之範圍内。 另外，作為第1介電體膜及第2介電體膜的形成方 法，除了前述方法以外，亦可使用於形成第丨介電體膜 後進行熱處理，然後，於形成第2介電體膜後進行熱處 理的方法。具體說明，亦可為下述方法：藉由ALD法 來形成作為第1介電體膜之膜厚5nm的Zr〇2膜54，即， 交互地供給Zr(i-OC3H7)4(以氬(Ar)作為載體氣體且以發 泡法供給）、以及作為氧化劑的HA，藉以成膜後，置 於RTP裝置内，於氧2%、氮98%之氣氛中以45〇。〇進 行1分鐘的熱處理’然後’於氧5%、αγ95%之氣氛中 17 201044426 以500°C進行1分鐘的熱處理，藉以形成第丨介電體膜。 然後，在基板溫度為300°C，處理室内壓力為4〇pa之产 況下，交互地供給Ti(i_OC3H7)4、以及，而於Zr〇月 膜54上形成作為第2介電體膜的Ti〇2膜55,再度，置2 於RTP裝置内，於氧2%、氮98%之氣氛中以斗^七進. 行1分鐘的熱處理，然後，於氧5%、Ar95%之氣氛中 ， 以500°C進行1分鐘的熱處理。 另外，刖述說明中，係使用Ti〇2來作為介電體膜， 但亦可使用STO、BaSrTi〇3、BaTi〇3，抑或者，可使用 〇 於結晶化狀態會表現出高介電率之具有鈣鈦礦結構的 介電體’亦可獲得相同效果。 又本發明之實施形癌已說明如上，但前述内容並 非用以限定本發明内容。 又，本發明申請係根據2009年1月15日於日本提 出申請之日本發明專利申請第2〇〇9_〇〇6222號而主張其 優先權，並於本發明申請中引用曰本發明專利申請^ 2009-006222號之全部内容。 t ; 【圖式簡單說明】 圖1A係DRAM之單元的結構圖（1)。 圖1B係DRAM之單元的結構圖（2)。 圖2係EOT與漏電流之間的相互關係圖。 圖3係電容之能帶構造圖。 圖4係各種材料之比介電率κ與能帶間隙的相互關 201044426 係圖。 圖5係各種介電體材料與Si之間的能帶關係圖。 圖6係於檢視探討時所使用的電容之結構圖。 圖7係TiN/STO/TiN結構的電容之介電體膜的 膜厚與電容值之相互關係圖。 圖8A係介電體膜使用了高介電體之情況的說明圖 ⑴。 圖8B係介電體膜使用了高介電體之情況的說明圖 (2)。 圖8C係介電體膜使用了高介電體之情況的說明圖 (3)。 圖9係TiN/Ti02/TiN結構的電容之介電體膜的 膜厚與電容值之相互關係圖。 圖10係本實施形態電容之介電體膜的膜厚與電容 值之相互關係圖。 圖11係電容密度與漏電流之相互關係圖。 圖12A係本實施形態之電容的製造步驟圖（1)。 圖12B係本實施形態之電容的製造步驟圖（2)。 圖12C係本實施形態之電容的製造步驟圖（3)。 圖12D係本實施形態之電容的製造步驟圖（4)。 圖12E係本實施形態之電容的製造步驟圖（5)。 圖13係本實施形態電容之Ti02膜的膜厚與電容值 之相互關係圖。 圖14係本實施形態電容之施加電壓與漏電流之間 19 201044426 的相互關係圖。 【主要元件符號說明】 11 石夕基板 12 氧化矽膜 13 下部電極 14 介電體膜 15 上部電極 21 非晶形狀態層 22 結晶化狀態層 31 電容 32 電容 51 P型矽基板 52 氧化梦(Si〇2)膜 53 TiN膜(下部電極層） 54 第1介電體膜(Zr02膜） 55 第2介電體膜(Ti02膜) 56 TiN膜(上部電極層） 57 側壁絕緣用氧化矽膜 58 氧化矽膜 59 配線圖樣(鋁配線） 101 N型井 102 P型井 103 介電體膜 104 絕緣膜 105 蓄積電極 106 元件分離區域 107 N型擴散層 108 絕緣膜 109 字元線 110 字元線 111 位元線 121 P型井 122 N型擴散層 123 元件分離區域 124 絕緣膜 125 ' 126 字元線 127 位元線 128 蓄積電極 129 介電體膜 130 單元板 141 費米能階 142 費米能階 143 價電子帶 144 傳導體 20 201044426 電子 145 電子 146
21

Claims (1)

  1. 201044426 七、申請專利範圍： 1. 一種電容，其特徵為具有： 下部電極層，係由具有導電性的金屬或金屬化合物 所組成； 第1介電體膜，係由形成於該下部電極層上的Zr02 所組成； 第2介電體膜，係由形成於該第1介電體膜上而具 有包含Ti之金屬氧化物的介電體所組成；以及 上部電極層，係形成於該第2介電體膜上方。 2. 如申請專利範圍第1項之電容，其中構成該下部電 極層之材料係金屬氮化物。 3. 如申請專利範圍第1項之電容，其中構成該下部電 極層之材料係由TaN、TiN、WN中所選出之任一 者。 4. 如申請專利範圍第1項之電容，其中構成該上部電 極層之材料係金屬氮化物。 5. 如申請專利範圍第1項之電容，其中構成該上部電 極層之材料係由Ni、TaN、TiN、WN中所選出之 任一者。 6. 如申請專利範圍第1項之電容，其中該第1介電體 膜之膜厚為1.5〜6.Onm。 7. 如申請專利範圍第1項之電容，其中相較於構成該 第1介電體膜之材料的比介電率，構成該第2介電 體膜之材料的比介電率更高。 22 201044426 8. 如申請專利範圍第1項之電容，其中該第2介電體 膜係由 Ti02、SrTi03、BaxSri-xTiOs、BaTi03 中所 選出之1種或2種以上的材料所形成。 9. 一種電容之製造方法，係具有下述製程： 形成由具有導電性之金屬或金屬化合物所組成的 下部電極層； 於該下部電極層上，形成由Zr02所組成之第1介 電體膜； 於該第1介電體膜上，形成包含有Ti之金屬氧化 物所組成的第2介電體膜；以及 於該第2介電體膜上，形成上部電極層。 10. 如申請專利範圍第9項之電容之製造方法，其中構 成該下部電極層之材料係金屬氮化物。 11. 如申請專利範圍第9項之電容之製造方法，其中構 成該下部電極層之材料係由TaN、TiN、WN中所 選出之任一者。 12. 如申請專利範圍第9項之電容之製造方法，其中構 成該上部電極層之材料係金屬氮化物。 13. 如申請專利範圍第9項之電容之製造方法，其中構 成該上部電極層之材料係由Ni、TaN、TiN、WN 中所選出之任一者。 14. 如申請專利範圍第9項之電容之製造方法，其中該 第1介電體膜之膜厚係1.5〜6.Onm。 15. 如申請專利範圍第9項之電容之製造方法，其中相 23 201044426 較於構成該第1介電體膜之材料的比介電率，構成 該第2介電體膜之材料的比介電率更高。 16. 如申請專利範圍第9項之電容之製造方法，其中該 第 2 介電體膜係由 Ti02、SrTi03、BaxSiVxTiOs、 BaTi03中所選出之1種或2種以上的材料所形成。 17. 如申請專利範圍第9項之電容之製造方法，其中形 成該第1介電體膜之製程，係在形成該由Zr02所 組成之膜後，再進行熱處理。 24
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