CN102007591A - 电容器及电容器的制造方法 - Google Patents

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Abstract

本发明通过提供一种电容器解决上述课题，所述电容器的特征在于，具有：由具有导电性的金属或金属化合物组成的下部电极层；在所述下部电极层上形成的由ZrO2组成的第一介电体膜；在所述第一介电体膜上形成的由具有含Ti的金属氧化物的介电体组成的第二介电体膜；以及，在所述第二介电体膜上形成的上部电极层。

Description

电容器及电容器的制造方法
技术领域
本发明涉及一种电容器及电容器的制造方法。
背景技术
动态随机存取存储器(DRAM)的单元是由晶体管和作为电容的电容器构成的。构成DRAM的电容器具有存储电荷的功能，通过有无电荷而保存信息。
这种电容器中存储的电荷通过电容器自身的漏泄、接合漏泄、栅极漏泄、晶体管的掉电漏泄(off-leak)等各种漏泄通道而被丢失。另外，若被存在于大气中的α线照射，则Si基板中生成电子和空穴，由此有时也会丢失电荷。因此认为在DRAM中，为了确保充分稳定的运行，电容器需要25fF(femto farad)以上的电容。
近年，构成DRAM的各种单元不断微小化，存在构成各个单元的面积变小的倾向。因此，在使用如图1A及图1B中所示地使电容器设为立体结构而扩大表面积的被称为沟槽式单元或堆栈式单元的方法。
图1A所示的沟槽式单元的结构如下：是在形成有N型阱101及P型阱102的Si基板上形成了沟槽的单元，在该沟槽内形成介电体膜103及由SiO2组成的绝缘膜104，进一步在其内部形成了存储电极105。并且，该沟槽式单元通过由SiO2组成的元件分离区域106进行元件分离，在P型阱102的表面上形成N型扩散层107，介由绝缘膜108形成字线109及邻接字线110，进一步形成了位线111。
另一方面，图1B所示的堆栈式单元的结构如下：是在Si基板的P型阱121的表面上形成N型扩散层122，通过元件分离区域123进行元件分离，隔着绝缘膜124形成字线125、邻接字线126，进一步形成了位线127的单元，并且，在贯通绝缘膜124的存储电极128的上部表面形成高介电体膜129，进一步形成了单元板130。
除此之外，在现在主流的堆栈式电容器中还开发有杆式、圆筒式等进行了各种努力的结构。
但是，只是单纯地将电容器立体化，则微细加工的负担大，在确保电容方面也有限，因此对用于电容器的介电体材料也在进行研究，已在研究代替相对介电常数为4左右的二氧化硅(SiO2)，使用具有高相对介电常数的所谓的高介电体材料，现在主要使用氧化锆(ZrO2)(例如，非专利文献1)。
另外，在构成电容器的电极中，也已从以往的多晶硅转变为金属。这是由于在多晶硅表面上堆积金属氧化物时，多晶硅表面被氧化而形成二氧化硅，从而降低所形成的电容器整体的介电常数，所以为了防止这种介电常数的降低而使用的。伴随于此，构成电容器的结构也由MIS(Metal Insulator Silicon)型正在变为MIM(Metal Insulator Metal)型。
另一方面，作为表示电容器介电体膜的性能的方法，有如图2所示的，对电容器施加1V的电压时流通的漏泄电流与氧化硅膜换算膜厚(EOT：Equivalent Oxide Thichness)的相互关系。该EOT值通过
EOT＝(介电体的膜厚)×4/(介电体的相对介电常数)
获得。并且，上述式的4为二氧化硅的相对介电常数的值。通过该式，能使构成介电体的材料的相对介电常数越高EOT的值越小。另外，关于漏泄电流，作为电容器的功能上有一定的限制，将1×10-7A/cm2作为上限基准。
现在最先进的DRAM的设计规则(Design Rule)为50nm台，将来具有变成30nm或更小的倾向。例如，30nm台中，作为电容器中使用的介电体材料必须是图2所示的EOT为0.5nm以下，漏泄电流为1×10-7A/cm2以下的区域所包括的材料。但是，很难使漏泄电流抑制在低程度和EOT变薄并存，DRAM的现状可以说是电容器成为了瓶颈。
图3是在构成电容器的两侧形成有电极的介电体膜的带结构图。具体而言，表示一个电极的费米能级141、另一个电极的费米能级142、介电体膜的价带143和介电体膜的导体144。流于该电容器的漏泄电流有两种路径，(a)利用通过介电体膜中的阱流动的电子145的电流，以及，(b)利用跨越势垒而流动的电子146的电流。为了将总漏泄电流收纳于规定的规格，需要同时抑制流于该两个路径的漏泄电流。
为了抑制上述(a)的电流，可通过高度抑制成为阱的原因的杂质的混入、膜的缺陷，形成高品质的介电体膜而进行对应，可通过最造化介电体膜的成膜条件等而进行对应。
另一方面，上述(b)的电流的抑制并不容易。通过图4及图5对该情况进行说明的话，若基于图4所示的介电体材料的带隙与相对介电常数的关系(例如，非专利文献2)，则存在如下倾向：越是相对介电常数K的值高的材料，带隙越小。另外，若基于图5所示的介电体材料的势垒高度与相对介电常数的关系，则存在如下倾向：越是相对介电常数低的材料，势垒高度越大，越是相对介电常数高的材料，势垒高度越小。即，相对介电常数高的材料的势垒高度低，变得易流上述(b)的电流。
通过上述内容，为了使电容器的电容变大而使用具有高介电常数的材料，则使漏泄电流增大。ITRS蓝图中，作为下一代介电体材料的候补，虽然举出了钛酸锶(SrTiO3、略称为STO)，但是从1990年开始进行研究(例如，非专利文献3)，至今没有实现实用化，其原因应该是基于上述理由而导致的。
在这样的状况下，已公开有具有以介电常数较高的TiO2作为介电体膜使用的电容器的半导体装置(例如，专利文献1)。
专利文献
专利文献1：日本特开2000-243951号公报
非专利文献
非专利文献1：K.Kim，“Technology for sub-50nm DRAM and NANDFlash Manufacturing”，Technical Digest of IEDM 2005.
非专利文献2：J.Robertson，“Band offsets ofwide-band-gap oxides andimplications for future electronic devices”，J.Vac.Sci.Technol.，2000，B18，p.1785-1791
非专利文献3：N.Menou，X.P.Wang，B.Kaczer，W.Polspoel，M.Popovici，K.Opsomer，M.A.Pawlak，W.Knaepen，C.Detavernier，T.Blomberg，D.Pierreux，J.Swerts，J.W.Maes，P.Favia，H.Bender，B.Brijs，W.Vandervorst，S.Van Elshocht，D.J.Wouters，S.Biesemans andJ.A.Kittl，“0.5nmEOT low leakage ALD SrTi03 on TiN MIM capacitorsfor DRAM applications”，IEEE，2008
发明内容
本发明是鉴于上述内容开发的，目的在于提供一种用于对应DRAM的更加微细化及高集成化的，漏泄电流少，介电常数高的电容器及电容器的制造方法。
本发明的特征在于，具有：由具有导电性的金属或金属化合物组成的下部电极层；在所述下部电极层上形成的由ZrO2组成的第一介电体膜；在所述第一介电体膜上形成的由具有含Ti的金属氧化物的介电体组成的第二介电体膜；以及在所述第二介电体膜上形成的上部电极层。
另外，本发明的特征在于，构成所述下部电极层的材料为金属氮化物。
另外，本发明的特征在于，构成所述下部电极层的材料为选自TaN、TiN、WN中的任一个。
另外，本发明的特征在于，构成所述上部电极层的材料为金属氮化物。
另外，本发明的特征在于，构成所述上部电极层的材料为选自Ni、TaN、TiN、WN中的任一个。
另外，本发明的特征在于，所述第一介电体膜的膜厚为1.5～6.0nm。
另外，本发明的特征在于，与构成所述第一介电体膜的材料的相对介电常数相比，构成所述第二介电体膜的材料的相对介电常数高。
另外，本发明的特征在于，所述第二介电体膜由选自TiO2、SrTiO3、BaxSr1-xTiO3、BaTiO3中的1种或2种以上的材料形成。
另外，本发明的特征在于，形成所述第一介电体膜的工序是将所述由ZrO2组成膜进行成膜后，进行热处理。
通过本发明，可提供一种漏泄电流少，介电常数高的用于DRAM的电容器及电容器的制造方法。
附图说明
图1A是DRAM的单元的结构图(1)。
图1B是DRAM的单元的结构图(2)。
图2是EOT与漏泄电流的关系图。
图3是电容器的带结构图。
图4是各种材料的相对介电常数K与带隙的关系图。
图5是各种介电体材料与Si的带的关系图。
图6是所研究的电容器的结构图。
图7是TiN/STO/TiN构成电容器的介电体膜膜厚与电容的关系图。
图8A是介电体膜使用高介电体时的说明图(1)。
图8B是介电体膜使用高介电体时的说明图(2)。
图8C是介电体膜中使用高介电体时的说明图(3)。
图9是TiN/TiO2/TiN构成电容器的介电体膜膜厚与电容的关系图。
图10是本实施方式的电容器的介电体膜膜厚与电容的关系图。
图11是电容密度与漏泄电流的关系图。
图12A是本实施方式的电容器的制造工序图(1)。
图12B是本实施方式的电容器的制造工序图(2)。
图12C是本实施方式的电容器的制造工序图(3)。
图12D是本实施方式的电容器的制造工序图(4)。
图12E是本实施方式的电容器的制造工序图(5)。
图13是本实施方式的电容器的TiO2膜的膜厚与电容的关系图。
图14是本实施方式的电容器的施加电压与漏泄电流的关系图。
具体实施方式
以下，说明用于实施本发明的方式。
首先，包括达成本发明的经纬进行说明。作为构成DRAM的电容器的介电体膜的材料，使用高介电体材料STO时，有两个课题。
第一个课题是成为介电体膜的STO的相对介电常数根据膜厚发生变化。在开发作为介电体膜使用了STO的电容器的1990年左右的DRAM为130～180nm，可使用膜厚为20nm左右的介电体膜，但现在的目标DRAM为30～40nm，介电体膜的膜厚最大必须为10nm以下。使介电体膜变成如此的薄时，研究结果发现如后面所述，STO中相对介电常数将急剧下降，因此，作为介电体膜使用STO并使其变薄时，无法得到高介电常数的电容器。
第二个课题是漏泄电流。STO等高介电体中，一般在非结晶状态时相对介电常数不高，通过成为钙钛矿等结晶状态而开始相对介电常数变高。由此，将STO等高介电体作为电容器的介电体膜使用时，需要成为结晶状态。另一方面，STO等高介电体结晶化后，结晶粒径为数十纳米，所以因制成结晶状态而变成晶界促进漏泄电流，即容易发生所谓的晶界漏泄。
对于上述课题，发明者们对STO等中由于膜厚变薄而相对介电常数降低的原因进行了研究。
具体而言，对于在由氮化钛(TiN)组成的电极上成为介电体膜的STO，改变其膜厚进行成膜，测定了介电常数。
图6表示为了研究而制作的电容器的结构。为了研究而制作的电容器的结构为，在P型硅基板11上形成有氧化硅膜12，在其上层叠形成了TiN下部电极13、介电体膜14、TiN上部电极15的结构。
TiN下部电极13是通过使用Ti靶将氮气和氩气等量混合的气体导入腔内，将腔内的压力维持在10Pa，进行溅镀，进行成膜至膜厚变成20nm而形成的。
之后，形成了介电体膜14。介电体膜14是使用STO烧结体靶，将由5％的氧气和95％的氩气组成的混合气体导入腔内，通过高频率溅镀进行成膜而形成的。成膜后，在10％的氧气、90％的氮气环境中，450℃下进行了1分钟的处理。并且，将介电体膜14，在5～40nm的范围内变化膜厚而进行了成膜。
之后，形成Ni上部电极15。Ni上部电极15是将Ni作为靶，向腔内导入氩气，通过直流溅镀，进行成膜至膜厚20nm而形成的。
之后，在Ni上部电极15上涂布光致抗蚀剂，通过曝光装置进行曝光、显影，由此形成抗蚀剂图案，通过进行离子束蚀刻，去除在未形成抗蚀剂图案的区域的Ni上部电极15及介电体膜14，由此制作了电容器。
图7中表示如此制作的电容器的高介电体膜膜厚与电容的关系。构成介电体膜14的介电体的相对介电常数为一定时，减少膜厚则介电常数增加，电容增加，但如图7所示，膜厚减少时，电容减少，构成介电体膜14的介电体的相对介电常数伴随着膜厚的减少而减少。
对于该原因，通过透射型电子显微镜对所制作的电容器进行详细的检查的结果，发现作为介电体膜14的STO虽然整体上成为了结晶状态，但在TiN下部电极13的附近未成为结晶状态，呈非结晶状态。并且，形成上述介电体膜14时的成膜后的热处理温度设为500℃时，TiN下部电极13附近的介电体膜14仍为非结晶状态。
根据以上内容可知，如图8A所示，为了研究而制作的电容器的介电体膜14是由如图8B所示的TiN下部电极13附近的非结晶状态的层21和其上的结晶化状态的层22所组成的。并且，图8B是图8A中的虚线A所示区域的放大图。结晶化状态的层22虽然具有作为高介电常数材料特征的高相对介电常数，但非结晶状态的层21的相对介电常数低。因此，如图8C所示，介电体膜14处于串联连接了由介电常数高的结晶化状态的层22组成的电容器32和由介电常数低的非结晶状态的层21组成的电容器31的状态，通过使介电体膜14的膜厚变薄，介电常数高的结晶化状态的层22变薄，电容器整体的电容下降，进一步变薄时，将不再形成由介电常数高的结晶化状态的层22组成的电容器32，仅为介电常数低的非结晶状态的层21，电容器整体的电容将下降。
在此，将在TiN下部电极13附近由STO组成的介电体膜14呈非结晶状态的原因，推测为是因晶格常数的不同和应力的不同所导致的。
另外，图9中显示对于作为介电体膜14使用了TiO2的情况进行同样实验的结果。通过该结果发现使用TiO2作为介电体膜14时，也存在与STO同样的膜厚越薄电容越降低的倾向。通过透射型电子显微镜进行观察的结果，同样确认到TiN下部电极13附近的TiO2未成为结晶化状态，呈非结晶状态。
通过以上，认为在TiN下部电极13的附近，STO和TiO2等含Ti的氧化物很难结晶化。
并且，TiO2的结晶结构为立方晶系的金红石型或锐钛矿型，STO、BST(BaxSr1-xTiO3)、BTO(BaTiO3)的结晶结构为钙钛矿结构，Ta2O5的结晶结构为六方晶。
通过上述的研究结果，发明者们通过精心的研究的结果发现氧化锆(ZrO2)在TiN等电极上充分结晶化。基于此，完成了本发明的在TiN等电极上作为第一介电体膜形成ZrO2，进一步作为第二介电体膜形成STO等高介电体材料的电容器。
即，发现了ZrO2为容易结晶化的材料，在TiN下部电极13上也呈充分结晶化状态，不形成介电常数低的层，并且进一步发现了在ZrO2上，TiO2、STO呈充分结晶化状态。由此，所形成的电容器整体可成为结晶化状态。ZrO2的相对介电常数约为20，与结晶化状态的TiO2、STO相比是较低的值，而非结晶状态的TiO2、STO为15左右，通过将电容器结构设成在ZrO2上形成TiO2和STO而能得到大的相对介电常数。
接着，改变第一介电体膜ZrO2的膜厚，对有关结晶化状态的效果进行了研究。具体而言，第二介电体膜TiO2的膜厚固定为3nm，使第一介电体膜ZrO2的膜厚改变为1～8nm为止。该结果示于图10。图中纵轴为电容密度(相对于电容器面积1μm2的电容，有时也仅称为电容)，横轴为第一介电体膜ZrO2的膜厚。另外，虚线表示所需的电容密度25fF/μm2。如图所示，ZrO2的膜厚为1nm时，电容小，无法确认设置ZrO2膜的效果。另一方面，ZrO2的膜厚为2nm时，电容增加，可确认设置ZrO2膜的效果。通过该图可知ZrO2的膜厚若为1.5nm以上，可超过所需电容密度25fF/μm2。
另一方面，使ZrO2的膜厚变厚则电容逐渐降低，ZrO2的膜厚为6nm时，电容密度成为25fF/μm2。由此，ZrO2的膜厚优选为1.5～6nm。替代ZrO2对HfO2(氧化铪)也进行同样的实验的结果也得到了与ZrO2相同的结果。对此认为，这是因HfO2与ZrO2同样为容易结晶化的材料而导致的。
接着，关于漏泄电流，为ZrO2与TiO2或STO的层叠膜时，ZrO2的带隙比TiO2及STO大，并且势垒高度也高。另外，因层叠了不同的两种介电体，所以很难在上部电极和下部电极之间产生晶界漏泄，漏泄电流将整体变低。
接着，图11表示构成电容器的介电体膜的膜构成与电容密度的关系。并且，ZAZ为ZrO2/Al2O3/ZrO2的层叠膜，括号内表示膜厚。如该图所示，漏泄电流低于1×10-7A/cm2，电容密度为25fF/μm2以上，而膜厚为10nm以下的只有ZrO2(6nm)/STO(3nm)和ZrO2(6nm)/TiO2(3nm)。即，通过形成1.5～6nm的ZrO2膜，进一步在其上形成由TiO2或STO组成的膜而能够得到具有所需特性的电容器。
【电容器的结构及电容器的制造方法】
接着，结合图12A至图12E，对本实施方式的电容器的结构及电容器的制造方法进行说明，其中，该电容器的成膜使用了CVD装置。
首先，如图12A所示，准备4枚P型(100)硅基板51，在氧气环境中以900℃进行氧化，形成了100nm的膜厚的氧化硅膜52。接着，将该硅基板51载置于叶片式CVD装置的腔内，抽成真空后，将基板加热于550℃下，相同流量供给TiCl4和NH3的混合气体，形成了膜厚50nm的成为下部电极的TiN膜53。并且，构成下部电极的材料优选为金属或金属氮化物，优选的是TaN、TiN、WN等材料。
接着，如图12B所示，将该硅基板51移动至别的腔内，抽成真空后，通过ALD(Atomic Layer Deposition)法，形成成为第一介电体膜的膜厚5nm的ZrO2膜54。具体而言，使用氩气(Ar)作为运载气体，将以气泡法供给的Zr(i-OC3H7)4和成为氧化剂的H2O交替供给而进行了成膜。进一步，使基板温度为300℃，腔内的压力为40Pa下，交替供给Ti(i-OC3H7)4和H2O，在ZrO2膜54上形成成为第二介电体膜的TiO2膜55。制成了3nm、10nm、15nm、20nm四种膜厚的TiO2膜55。之后，将形成了TiO2膜55的Si基板放入RTP(Rapid ThermalProcesser)装置中，在2％氧气、98％氮气的环境中，在450℃下进行1分钟的热处理，之后，在5％氧气、98％Ar的环境中，在500℃下进行1分钟的热处理。
接着，如图12C所示，在TiO2膜55上形成成为上部电极的TiN膜56。TiN膜56的形成方法与成为上部电极的TiN膜53相同。构成上部电极的材料优选为金属或金属氮化物，优选Ni、TaN、TiN、WN等材料。并且，优选的是与构成第一介电体膜的介电体的相对介电常数相比，构成第二介电体膜的介电体的相对介电常数高。这是由于第一介电体膜是用于使第二介电体膜结晶化，第一介电体膜与第二介电体膜的功能不同。
之后，在TiN膜56上涂布光致抗蚀剂，通过曝光装置进行曝光后，通过显影形成抗蚀剂图案，使用过氧化氢水进行上部电极TiN膜56的蚀刻。
接着，如图12D所示，为了防止电容器端面的缘面漏泄，通过等离子CVD法将SiO2膜成膜为20nm后，通过使用了C3F8的反应离子蚀刻而对成膜了的SiO2膜进行蚀刻形成了侧壁绝缘用氧化硅膜57。其中，SiO2膜的成膜中，使用平行平板等离子CVD装置，导入TEOS(SiliconTetra Ethoxide)和氧气的混合气体，在基板温度400℃，腔内压力为200mTorr下进行了成膜。
接着，通过等离子CVD在基板整体上成膜500nm的膜厚的SiO2膜58，在其上涂布正型光致抗蚀剂，通过曝光装置进行曝光和显影，形成了接触孔的图案。之后，通过使用了C3F8的反应离子蚀刻对成膜了的SiO2膜58上形成接触孔。之后，通过溅镀使铝膜成膜为500nm的膜厚，填埋所形成的接触孔，通过进行光刻法和刻蚀形成了成为电极的配线图案59。由此，形成了图12E所示的电容器。并且，为了去除伴随等离子CVD和干式刻蚀等而发生的等离子体损伤，形成电容器后，在由97％氮气，3％氢气组成的混合气体中，以450℃进行15分钟的热处理。
图13表示向如此制作的电容器施加电压求得的电容与第二介电体膜TiO2膜55膜厚的关系。如图所示，存在伴随TiO2膜55的膜厚的减少电容增加的倾向。并且，介电体膜整体的膜厚(第一介电体膜与第二介电体膜的总膜厚)为10nm以下时，满足25fF/μm2以上的电容密度。
另外，图14表示施加电压与漏泄电流的关系。图中，(1)为TiO2膜55的膜厚为3nm的膜，(2)为TiO2膜55的膜厚为10nm的膜，(3)为TiO2膜55的膜厚为15nm的膜，(4)为TiO2膜55的膜厚为20nm的膜。虽然存在随着TiO2膜55的膜厚变薄，漏泄电流增大的倾向，但整体上充分低，在可作为DRAM使用的范围内。
并且，作为第一介电体膜与第二介电体膜的形成方法，除了上述方法还可以使用在形成了第一介电体膜后进行热处理，其后在形成了第二介电体膜后进行热处理的方法。具体而言可以是如下的方法：通过ALD法形成成为第一介电体膜的膜厚5nm的ZrO2膜54，即，使用氩气(Ar)作为载体气体，使以气泡法供给的r(i-OC3H7)4和成为氧化剂的H2O交替供给而进行成膜后，放入RTP装置中，在2％氧气、98％氮气的环境中，450℃下进行1分钟的热处理，之后在5％氧气、95％Ar的环境中，500℃下进行1分钟的热处理而形成第一介电体膜。之后，使基板温度为300℃，腔内的压力为40Pa，交替供给Ti(i-OC3H7)4和H2O，在ZrO2膜54上形成成为第二介电体膜的TiO2膜55，再次放入RTP装置中，在2％氧气、98％氮气的环境中，450℃下进行1分钟的热处理，之后在5％氧气、95％Ar的环境中，500℃下进行1分钟的热处理。
并且，上述说明中，虽然使用了TiO2作为介电体膜，但是STO、BaSrTiO3、BaTiO3、甚至具有通过成为结晶化状态而呈高介电常数的钙钛矿结构的介电体中，也能够获得相同效果。
另外，虽然对本发明的实施方式进行了说明，但上述内容并不限定发明内容。
另外，本国际申请是基于2009年1月15日申请的日本专利申请第2009-006222号主张优先权，本国际申请援用日本专利申请第2009-006222号的全部内容。
标号说明
51P型硅基板
52氧化硅(SiO2)膜
53TiN膜(下部电极层)
54第一介电体膜(ZrO2膜)
55第二介电体膜(TiO2膜)
56TiN膜(上部电极层)
57侧壁绝缘用氧化硅膜
58氧化硅膜
59配线图案(铝配线)

Claims (17)

1.一种电容器，其特征在于，具有：
由具有导电性的金属或金属化合物组成的下部电极层；
在所述下部电极层上形成的由ZrO2组成的第一介电体膜；
在所述第一介电体膜上形成的由具有含Ti的金属氧化物的介电体组成的第二介电体膜；
在所述第二介电体膜上形成的上部电极层。
2.如权利要求1所述的电容器，其特征在于，构成所述下部电极层的材料为金属氮化物。
3.如权利要求1所述的电容器，其特征在于，构成所述下部电极层的材料为选自TaN、TiN、WN中的任一个。
4.如权利要求1所述的电容器，其特征在于，构成所述上部电极层的材料为金属氮化物。
5.如权利要求1所述的电容器，其特征在于，构成所述上部电极层的材料为选自Ni、TaN、TiN、WN中的任一个。
6.如权利要求1所述的电容器，其特征在于，所述第一介电体膜的膜厚为1.5～6.0nm。
7.如权利要求1所述的电容器，其特征在于，与构成所述第一介电体膜的材料的相对介电常数相比，构成所述第二介电体膜的材料的相对介电常数高。
8.如权利要求1所述的电容器，其特征在于，所述第二介电体膜由选自TiO2、SrTiO3、BaxSr1-xTiO3、BaTiO3中的1种或2种以上的材料形成。
9.一种电容器的制造方法，其特征在于，具有下述工序：
形成由具有导电性的金属或金属化合物组成的下部电极层的工序；
在所述下部电极层上形成由ZrO2组成的第一介电体膜的工序；
在所述第一介电体膜上形成由含Ti的金属氧化物组成的第二介电体膜的工序；
在所述第二介电体膜上形成上部电极层的工序。
10.如权利要求9所述的电容器的制造方法，其特征在于，构成所述下部电极层的材料为金属氮化物。
11.如权利要求9所述的电容器的制造方法，其特征在于，构成所述下部电极层的材料为选自TaN、TiN、WN中的任一个。
12.如权利要求9所述的电容器的制造方法，其特征在于，构成所述上部电极层的材料为金属氮化物。
13.如权利要求9所述的电容器的制造方法，其特征在于，构成所述上部电极层的材料为选自Ni、TaN、TiN、WN中的任一个。
14.如权利要求9所述的电容器的制造方法，其特征在于，所述第一介电体膜的膜厚为1.5～6.0nm。
15.如权利要求9所述的电容器的制造方法，其特征在于，与构成所述第一介电体膜的材料的相对介电常数相比，构成所述第二介电体膜的材料的相对介电常数高。
16.如权利要求9所述的电容器的制造方法，其特征在于，所述第二介电体膜由选自TiO2、SrTiO3、BaxSr1-xTiO3、BaTiO3中的1种或2种以上的材料形成。
17.如权利要求9所述的电容器的制造方法，其特征在于，形成所述第一介电体膜的工序是将所述由ZrO2组成的膜进行成膜后，进行热处理。
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