KR100624451B1 - 비정질 유전막과 이를 포함하는 반도체 소자 및 그 제조방법 - Google Patents

비정질 유전막과 이를 포함하는 반도체 소자 및 그 제조방법 Download PDF

Info

Publication number
KR100624451B1
KR100624451B1 KR1020040108034A KR20040108034A KR100624451B1 KR 100624451 B1 KR100624451 B1 KR 100624451B1 KR 1020040108034 A KR1020040108034 A KR 1020040108034A KR 20040108034 A KR20040108034 A KR 20040108034A KR 100624451 B1 KR100624451 B1 KR 100624451B1
Authority
KR
South Korea
Prior art keywords
dielectric film
dielectric
amorphous
film
thin film
Prior art date
Application number
KR1020040108034A
Other languages
English (en)
Other versions
KR20050088038A (ko
Inventor
조영진
민요셉
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Publication of KR20050088038A publication Critical patent/KR20050088038A/ko
Application granted granted Critical
Publication of KR100624451B1 publication Critical patent/KR100624451B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/40—Oxides
    • C23C16/401—Oxides containing silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02142—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing silicon and at least one metal element, e.g. metal silicate based insulators or metal silicon oxynitrides
    • H01L21/02153—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing silicon and at least one metal element, e.g. metal silicate based insulators or metal silicon oxynitrides the material containing titanium, e.g. TiSiOx
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02142—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing silicon and at least one metal element, e.g. metal silicate based insulators or metal silicon oxynitrides
    • H01L21/02156—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing silicon and at least one metal element, e.g. metal silicate based insulators or metal silicon oxynitrides the material containing at least one rare earth element, e.g. silicate of lanthanides, scandium or yttrium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31691—Inorganic layers composed of oxides or glassy oxides or oxide based glass with perovskite structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02197—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides the material having a perovskite structure, e.g. BaTiO3
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/12—All metal or with adjacent metals
    • Y10T428/12493—Composite; i.e., plural, adjacent, spatially distinct metal components [e.g., layers, joint, etc.]
    • Y10T428/12535—Composite; i.e., plural, adjacent, spatially distinct metal components [e.g., layers, joint, etc.] with additional, spatially distinct nonmetal component
    • Y10T428/12597—Noncrystalline silica or noncrystalline plural-oxide component [e.g., glass, etc.]
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/12—All metal or with adjacent metals
    • Y10T428/12493—Composite; i.e., plural, adjacent, spatially distinct metal components [e.g., layers, joint, etc.]
    • Y10T428/12535—Composite; i.e., plural, adjacent, spatially distinct metal components [e.g., layers, joint, etc.] with additional, spatially distinct nonmetal component
    • Y10T428/12611—Oxide-containing component

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Mechanical Engineering (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Formation Of Insulating Films (AREA)
  • Chemical Vapour Deposition (AREA)
  • Inorganic Insulating Materials (AREA)

Abstract

본 발명은 반도체 소자에 사용되는 비정질 고유전 박막 및 그 제조 방법에 관한 것이다. 반도체 소자에 사용되는 유전막에 있어서, 상기 유전막은 Bi, Ti, Si 및 O를 포함하는 비정질 유전막을 제공하여, DRAM과 같은 소자의 캐패시터의 유전막 물질로 BTSO계 비정질 박막을 사용함으로써, 유전상수가 60이상이며, 유전 박막의 물리적 두께를 줄일 때 나타나는 누설 전류의 증가를 방지할 수 있어, 반도체 소자의 집적화에 매우 유용하다.

Description

비정질 유전막과 이를 포함하는 반도체 소자 및 그 제조 방법{Amorphous High-k Thin Film and Manufacturing Method thereof}
도 1a는 본 발명의 제 1실시예에 의한 비정질 유전체 박막을 포함하는 반도체 소자인 DRAM의 캐패시터의 구조를 나타낸 도면이다.
도 1b에서는 본 발명에 의한 BTSO계 유전체막을 약 12.9nm의 두께로 형성시킨 시편에 대해 투과 전자 현미경(TEM)으로 찍은 사진을 나타낸 것이다.
도 2a는 본 발명의 제 2실시예에 의한 비정질 유전체 박막을 포함하는 반도체 소자를 나타낸 도면이다.
도 2b는 본 발명의 제 2실시예에 의한 유전막 구조를 이용한 DRAM 구조를 나타낸 도면이다.
도 3a는 누설전류 특성을 살펴보기 위한 특성 그래프이다.
도 3b는 본 발명에 의해 제조한 두께 약 9.6nm, 12.9nm 및 14.2nm의 유전체층에서 얻은 등가 산화막 두께를 나타낸 그래프이다.
도 3c는 상기 도 3b에서의 등가 산화막 두께로부터 얻은 유전 상수를 나타낸 그래프이다.
도 4a 및 도 4b는 다성분계 유전막을 3차원의 복잡한 소자에 적용시키기 위한 일반적인 문제점으로 지적되는 두께 및 조성의 균일성을 확인하기 위해 실리콘 기판 상에 SiO2로 형성된 종횡비 약 7의 홀 패턴(hole pattern)에 Si를 제외한 Bi-Ti-O계 박막을 증착한 것을 나타낸 단면 TEM 사진 및 그 위치에 따른 조성비를 나타낸 그래프이다.
도 5a는 본 발명의 실시예에 의해 형성시킨 BTSO 유전막에 대한 XRD(X-ray Refraction Diagram) 그래프이다.
도 5b는 본 발명의 실시예에 의해 형성시킨 BTSO 유전막에 대한 유전 특성을 살펴보기 위해 -1.5V 내지 1V의 바이어스를 인가한 뒤 그 유전율을 조사한 그래프이다.
< 도면의 주요 부분에 대한 부호의 설명 >
11... 하부 구조체 12... 유전막
13... 상부 전극 21... 하부 구조체
22... 제 1유전막 23... 제 2유전막
24a... 제 1불순물 영역 24b... 제 2불순물 영역
본 발명은 고집적 메모리 소자의 캐패시터에 사용되는 비정질 유전체막 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 비정질의 미세 구조를 지니는 Bi-Ti-Si-O(BTSO)계 물질을 메모리 소자의 캐패시터로 사용한 비정질 유전체막 및 그 제조 방법에 관한 것이다.
고집적 메모리 소자인 DRAM(Dynamic Random Access Memory) 소자의 집적도는 무어의 법칙에 따라 3년 마다 약 4 배씩 증가되고 있으며, 디자인 룰(design rule)은 지속적으로 감소하고 있다. 이에 따라 단위 셀(cell)이 차지하는 평면 공간은 계속적으로 줄어들고 있는 실정이다. 특히, 하나의 트랜지스터와 하나의 캐패시터로 이루어진 DRAM의 경우에는 캐패시터를 제조하기 위한 평면 공간이 줄어들 수 밖에 없고, 평면 공간이 감소하면 캐패시터의 평면 크기도 줄어들고 결국 수학식 1에 나타낸 바와 같이 캐패시터의 용량(C : capacitance)도 작아지게 된다.
Figure 112004059715498-pat00001
(여기서, ε은 유전율, A는 유효면적, t는 유전막의 두께이다.)
이에 따라 소자의 feature size는 지속적으로 감소하고 있지만, DRAM 소자 동작을 위한 캐패시턴스(capacitance)(>25fF/cell)는 유지되어야 하기 때문에 캐패시터의 유전성 박막 두께는 줄이고, 면적은 늘이려는 연구가 진행되어 왔다. 최근에는 전통적인 유전 박막인 SiO2와 같은 물질 대신 유전 상수가 큰(high-k) 고유전체 산화막을 사용하려는 많은 연구가 진행되고 있다.
반도체 산업에서 고유전체 박막은 게이트 산화막과 DRAM 캐패시터의 유전막에 사용된다. 게이트 산화막의 경우 최근의 연구 방향은 Hf 또는 Zr을 근간으로 하 는 산화막과 란탄나이드와 같은 3족금속 산화막으로 집중되고 있다. 일반적으로 고유전체 게이트 산화막은 좁은 밴드갭(bandgap)을 가지므로 누설전류가 크고, 실리콘 표면과 접합시 고온에서 열안정성이 저하되는 문제를 갖고 있다. 따라서, 최근에는 열안정성이 우수하고 밴드갭이 큰 SiO2 또는 Al2O3를 첨가하여 이들 유전막의 단점을 보완하는 많은 연구가 진행되고 있다.(Jounral of Applied Physics, 87, 484 (2000); Appl. Phys. Lett. 80, 3385 (2002); Appl. Phys. Lett. 81, 1071 (2002) 참조)
그러나 고유전체 물질과 SiO2 또는 Al2O3를 혼합한 박막은 비정질 미세 구조를 지니며 유전 상수가 현저히 작아지는 문제점을 지니고 있기 때문에 이와 같은 비정질 혼합상을 캐패시터 유전체로 사용하는 것은 주목을 받지 못했다. 예를 들어 페로브스카이트 구조의 결정질 박막에서 유전 상수가 250이상인 것으로 알려진 (Ba,Sr)TiO3 박막(BST)은 비정질이 되면 유전상수가 25 정도로 작아진다.
기가비트급 DRAM의 캐패시터 유전체로 사용하기 위해서는 물리적 두께가 약 15nm이하로 얇아야 하며, 등가 산화막 두께는 약 1nm 이하가 되어야 하기 때문에 비정질 유전 박막을 사용하기는 현실적으로 불가능했다. 따라서, 캐패시터 유전막에 대한 연구는 결정질 고유전체 박막에 집중되어 왔다. 그러나, 결정질 고유전체 박막은 두께가 약 15nm정도로 얇아지게 되면 결정립(grain boundary)을 통해 누설 전류가 증가하는 문제점이 있다.
한편, BST와 같은 다성분계 고유전체 물질을 캐패시터에 적용하는 데 있어서 가장 큰 문제점은 3차원 구조의 캐패시터를 제작할 때 3차원 구조의 패턴(pattern)에서 균일한 조성의 박막을 증착하기가 매우 어렵다는 것이다. 이는 Ba 또는 Sr과 같은 2족 알카리 토금속의 경우 전하대 반경비(charge-to-radius ratio)가 작기 때문에 전구체 구조가 불안정하고 증기압이 충분하지 않기 때문이다.
본 발명에서는 상기 종래 기술의 문제점을 해결하기 위하여, DRAM과 같은 반도체 소자의 캐패시터에 적용하는 경우, 누설 전류가 없으며, 3차원의 캐패시터 제작 시 그 두께 및 조성 균일도를 얻을 수 있는 비정질의 고유전율을 나타내는 물질을 제공하는 것을 목적으로 한다.
본 발명에서는 상기 목적을 달성하기 위하여,
반도체 소자에 사용되는 유전막에 있어서,
상기 유전막은 Bi, Ti, Si 및 O를 포함하는 비정질 유전막인 반도체 소자에 사용되는 비정질 유전막을 제공한다.
본 발명에 있어서, 상기 유전막은 Bi1-x- yTiySiyOz (0.2<x<0.5, 0<y<0.5, 1.5<z<2)의 화학식으로 표면되는 것을 특징으로 한다.
또한, 본 발명에서는 하부 구조체 상에 형성된 제 1유전막; 및
상기 제 1유전막 상에 형성되며, Bi, Ti, Si 및 O를 포함하는 제 2유전막;을 포함하는 비정질 유전막을 포함하는 반도체 소자를 제공한다.
본 발명에 있어서, 상기 제 1유전막은 0.3 내지 2nm의 두께를 지니며, 상기 제 2유전막은 5내지 20nm의 두께를 지닌 것을 특징으로 한다.
본 발명에 있어서, 상기 하부 구조체는 Si를 포함하며, 상기 제 1유전막은 SiO2 또는 규산염을 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 하부 구조체는 제 1불순물 영역 및 제 2불순물 영역이 형성된 Si 기판이며, 상기 제 2유전막 상에 게이트 전극을 포함하는 것을 특징으로 한다.
또한, 본 발명에서는, 하부 구조체, 유전막 및 상부 전극을 포함하는 반도체 소자에 사용되는 비정질 유전막의 제조 방법에 있어서, 상기 하부 구조체 상에 Bi, Ti, Si 및 O를 포함하는 비정질 유전막을 형성시키는 것을 특징으로 하는 비정질 유전막의 제조 방법을 제공한다.
본 발명에 있어서, 상기 비정질 유전막은 원자층 증착법에 의해 형성시키는 것을 특징으로 한다.
본 발명에 있어서, 상기 비정질 유전막은 상기 하부 구조체 상에 프리커서로 Bi, Ti 및 Si를 단일막으로 형성시키고, 반응 가스로 O3 또는 H2O 중 적어도 어느 하나를 포함하여 형성시키는 것을 특징으로 한다.
이하, 도면을 참조하여 본 발명에 의한 비정질 유전체 박막을 포함하는 반도체 소자 및 그 제조 방법에 대해 보다 상세하게 설명하고자 한다.
도 1a는 본 발명의 제 1실시예에 의한 비정질 유전체 박막을 포함하는 반도 체 소자인 DRAM의 캐패시터의 구조를 나타낸 도면이다. 하부 구조체(11) 상에 유전막(12)이 형성되어 있으며, 유전막(12) 상에 상부 전극(13)이 형성된 구조를 지니고 있다. 본 발명에서는 유전막(12)을 Bi(bismuth)-Ti(titanium)-Si(silicon)-O(oxide) 계(BTSO) 물질을 사용하는 것을 특징으로 한다.
여기서, 각 물질의 분율은 한정되지 않으나, Bi와 Ti는 비슷한 분율로 형성시키는 것이 바람직하다. 그리고, Si의 경우에는 그 분율이 약 50% 이하로 작을 수록 유전 상수 값이 증가하는 경향을 나타내었다. 그러나, Si의 분율이 지나치게 감소되면 비정질 유전막(12)이 결정화되는 경향을 나타낸다. 결정화가 되면, 누설 전류가 발생할 우려가 크게 된다. 따라서, 이와 같은 점을 고려하면 본 발명에 의한 유전막(12)의 조성은 Bi1-x- yTixSiyOz(0.2<x<0.5, 0< y<0.5, 1.5<Z< 2) 화학식을 지닌 것이 바람직하다.
이와 같은 BTSO계 물질은 결정질이 아닌 비정질 유전 물질이기 때문에 박막화에 따라 결정립을 통한 누설 전류의 증가가 거의 없으며, 유전 상수가 약 60 이상으로 고유전율을 나타내기 때문에 별도의 결정화를 위한 열처리 공정이 필요없이 제조할 수 있는 장점이 있다. 또한, 본 발명에 의한 비정질 유전 물질인 BTSO 박막은 3가지 금속 이온이 포함된 다성분계 산화막이지만, 이온 반경이 작고, 원자가가 3이상으로 크기 때문에 전구체의 휘발성이 좋고, 안정하여 박막 공정이 용이한 장점이 있다.
이하, 본 발명에 의한 BTSO 박막을 형성시키기 위한 공정 방법의 일실시예를 보다 상세하게 설명하고자 한다. 여기서는 하부 구조체(11)로 Ru/SiO2/Si 기판을 사용하여 그 상부에 유전체막(12)을 형성시켰다. 보다 나은 특성 분석을 위하여 유전체막(12)을 3가지 시편에 각각 약 9.6, 12.9 및 14.2nm의 두께로 형성시켰으며, 원자층 증착(Atomic Layer Deposition)법을 사용하였다. 이때, 각 금속의 조성은 Bi : 40%, Ti : 40%, Si : 20%로 형성시켰다.
본 발명에 의한 유전막(12)을 형성시키기 위해 저온 공정인 원자층 증착법을 사용하였다. 즉, 프리커서(precursor)로 Bi(mmp)3, Ti(mmp)4 및 Si(OEt)4 (mmp = 1-methoxy-2-methyl-2-propoxide, Et = ethyl)를 사용하여 박막을 형성시키고, 반응 가스로 O3 또는 H2O 중 적어도 어느 하나를 포함하도록 한다. 유전막(12)을 형성시킨 상태는 비정질 상태로서 별도의 결정화 열처리 공정은 실시하지 않았다. 기타, 캐패시터를 제조하는 공정을 종래 기술을 이용할 수 있다.
도 1b에서는 유전막(12)을 약 12.9nm 두께로 형성시킨 시편에 대해 투과 전자 현미경(TEM)으로 찍은 사진을 나타낸 것이다. 도 1b를 참조하면, 하부 구조체(11)의 Ru층과 본 발명에 의한 유전막(12)인 BTSO층을 확인 할 수 있으며, 여기서 유전막(12)은 비정질 상태인 것을 알 수 있다. X-ray reflectivity(XRR) 실험에 의하여 본 발명에 의해 형성시킨 BTSO 유전체막(12)의 밀도를 측정한 결과 약 6.5 내지 7.1g/cm3로 비교적 높은 값을 얻었다.
도 2a는 본 발명의 제 2실시예에 의한 비정질 유전체 박막을 포함하는 반도체 소자를 나타낸 도면이다. 도 2a를 참조하면, 하부 구조체(21) 상에 제 1유전막 (22) 및 제 2유전막(23)이 순차적으로 형성된 구조를 나타낸다.
여기서, 제 1유전막(22)은 유전 상수가 낮고 에너지 밴드갭이 크며, 하부 구조체(21)와의 계면 정합성이 좋은 물질을 사용하는 것을 특징으로 한다. 예를 들어, 하부 구조체(21)가 Si 기판인 경우, SiO2 또는 규산염(silicate)을 사용할 수 있다. 제 2유전막(23)은 Bi1-x- yTixSiyOz(0.2<x<0.5, 0<y<0.5, 1.5<Z<2) 막을 사용하는 것을 특징으로 한다. 본 발명의 제 2실시예에 있어서, 제 1유전막(22)은 0.3nm 이상 2nm 이하로 형성시키는 것이 바람직하다. 그리고, 제 2유전막(23)은 5nm이상 20nm 이하로 형성시키는 것이 바람직하다.
도 2b는 본 발명의 제 2실시예에 의한 유전막 구조를 이용한 DRAM 구조를 나타낸 도면이다. 도 2b를 참조하면, Si 기판인 하부 구조체(21)에 제 1불순물 영역(24a) 및 제 2불순물 영역(24b)이 형성되어 있으며, 그 상부에 게이트 구조체가 형성되어 있다. 게이트 구조체는 제 1유전막(22), 제 2유전막(23) 및 게이트 전극층(25)이 순차적으로 형성된 구조를 지니고 있다.
제 1유전막(22)을 하부 구조체(21) 및 제 2유전막(23) 사이에 형성시킨 이유를 설명하면 다음과 같다. 유전 상수가 높은 물질을 하부 구조체(21), 예를 들어 Si 기판 상에 형성시키는 경우 Si과 그 상부의 고유전 상수를 지닌 유전 물질과의 안정된 계면을 얻기 어렵다. 즉, 계면 특성이 좋지 않기 때문에 종래의 Si/SiO2 게이트 산화막 구조를 지닌 MOSFET 소자의 경우보다 charge carrier의 이동성(mobility)이 감소하여 결국 소자의 성능이 저하될 수 있다. 따라서, 이를 방지하 기 위하여 하부 구조체(21)와의 계면 안정성을 유지할 수 있는 물질로 제 1유전막을 하부 고조체(21)와 고 유전 상수를 지닌 제 2유전막(23) 사이에 형성시킨다.
결과적으로 Si과 같은 기판 상에 SiO2 또는 규산염으로 제 1유전막(22)을 형성시켜 계면 특성을 유지하고, 제 1유전막(22)의 낮은 유전 상수를 보완하기 위하여 고유전 상수를 지닌 BTSO로 제 2유전막(23)을 형성시킴으로써 유전률 감소를 보완한다. 상술한 바와 같이 제 1유전막(22)과 제 2유전막(23)을 형성시키는 하부 구조체(21) 상에 형성시키는 경우 약 50 이상의 유전율을 지닌다.
도 2c는 도 2a에 나타낸 비정질 유전체 박막을 포함하는 반도체 소자의 단면을 고분해능 TEM으로 찍은 이미지를 나타낸 사진이다. 여기서 SiO2 유전막은 2nm, BTSO 유전막은 29nm로 형성시킨 것이다. 도 2c를 참조하면, Si 기판 상에 BSTO 유전막이 형성되어 있으며, Si 기판과 BTSO 유전막 사이에 SiO2 유전막이 형성된 것을 명확하게 확인할 수 있다.
이와 같이 제조한 BTSO 유전막(12, 22)의 전기적 특성을 살표보기 위해 누설 전류 특성 및 Breakdown Voltage, 유전 특성을 측정하여 이를 도 3a 내지 도 3c에 나타내었다.
도 3a는 누설전류 특성을 살펴보기 위한 특성 그래프이다. 이를 참조하면, DRAM 캐패시터의 요구 사양인 1V에서 10-7A/cm2 이하의 전류 밀도를 나타내어 매우 우수한 절연 특성을 나타내는 것을 알 수 있다. 또한 소자의 신뢰성(reliability)에 직접 관련된 특성인 dielectric breakdown strength는 0.6 내지 1.6MV/cm로 비 교적 우수한 절연 특성을 나타내었다.
도 3b는 본 발명에 의해 제조한 두께 약 9.6nm, 12.9nm 및 14.2nm의 유전체층(12)에서 얻은 등가 산화막 두께를 나타낸 그래프이다. 도 3b를 참조하면, 물리적 두께가 약 9.6nm인 BSTO 유전막(12)을 지닌 시편의 경우 그 등가 산화막 두께는 약 5.9Å이다. 그리고, 약 12.9.nm 및 14.2nm의 BSTO 유전막(12, 22)을 지닌 시편의 경우 모두 약 8.3 및 9.8Å의 등가 산화막을 나타내는 것을 알 수 있다.
도 3c는 상기 도 3b에서의 등가 산화막 두께로부터 얻은 유전 상수를 나타낸 그래프이다. 도 3c를 참조하면, 두께 약 9.6nm로 제조한 BSTO 유전막(12, 22)의 경우 그 유전 상수가 약 64를 나타내는 것을 알 수 있다. 약 12.9.nm 및 14.2nm의 유전막(12, 22)을 지닌 시편들의 경우 두께에 따라 다소 차이가 있으나, 약 55 이상의 높은 유전 상수 값을 나타낸다. 이는 종래에 알려진 비정질 유전막의 유전 상수 값에 비해 월등히 큰 값으로서 예를 들어, 비정질 BST((Ba,Sr)TiO3) 박막의 유전율이 약 25인 것과 비교하면 본 발명에 의한 비정질 BTSO 박막의 경우 2배 이상 증가된 유전 상수 값을 나타내는 것을 알 수 있다.
도 4a 및 도 4b는 다성분계 유전막을 3차원의 복잡한 소자에 적용시키기 위한 일반적인 문제점으로 지적되는 두께 및 조성의 균일성을 확인하기 위해 실리콘 기판 상에 SiO2로 형성된 종횡비 약 7의 홀 패턴(hole pattern)에 Si를 제외한 Bi-Ti-O계 박막을 증착한 것을 나타낸 단면 TEM 사진 및 그 위치에 따른 조성비를 나타낸 그래프이다. 여기서는 SiO2로 형성된 홀 패턴(hole pattern) 내에 박막을 도포 하므로, 조성 분석에서 Si을 포함하는 경우 정확한 데이타를 측정하기 어려우므로 Bi-Ti의 조성에 중점으로 두고 실험하였다. 실재, Si의 경우 박막 형성을 위한 많은 공정이 도입되어 공정상의 문제점을 유발하지 않지만, Bi와 Ti의 조성 균일성이 문제되는 경우가 많다.
도 4a의 TEM 사진을 참조하면, 종횡비 약 7의 홀 패턴 내에 Bi 및 Ti는 원자층 증착법에 의해 균일하게 도포된 것을 알 수 있다.
이를 확인하기 위해 도 4a의 TEM 사진에 표시된 1 내지 9의 9개의 위치에서 EDS(에너지 분산형 X선 측정기)에 의해 각 위치별 조성을 분석하여 조성 균일성을 측정하였다. 이와 같은 측정 결과를 도 4b에서 그래프로 나타내었다. 도 4b를 참조하면, Bi/(Bi+Ti) 원자비는 약 0.6 근처에서 균일한 값을 나타내는 것을 확일할 수 있다. 즉, 본 발명에 의한 Bi-Ti-Si-O 계 박막 또한 두께 및 조성의 균일성 측면에서 다른 다성분계 유전체와는 달리 우수한 스텝 커버리지(step coverage)를 나타내는 것을 알 수 있다.
도 5a는 본 발명의 실시예에 의해 형성시킨 BTSO 유전막에 대한 XRD(X-ray Refraction Diagram) 그래프이다. 도 5a를 참조하면, 2θ = 약 30도 약 55도에 미약한 피크가 관찰되는 것을 알 수 있다. 따라서, BTSO 유전막의 비정질 특성을 확인할 수 있다.
도 5b는 본 발명의 실시예에 의해 형성시킨 BTSO 유전막에 대한 유전 특성을 살펴보기 위해 -1.5V 내지 1V의 바이어스를 인가한 뒤 그 유전율을 조사한 그래프이다. 도 5b를 참조하면 약 -0.5V 내지 0V 사이에서 급격한 유전율을 변화를 관찰 할 수 있다. 이와 같은 형태는 이상적인 High-k 유전 물질과 유사한 것으로 BTSO 유전막의 특성을 확인할 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 따라서, 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
본 발명에 의하면, 다음과 같은 효과가 있다.
첫째, DRAM과 같은 소자의 캐패시터 유전막 물질로 BTSO계 비정질 박막을 사용함으로써, 유전 박막의 물리적 두께를 줄일 때 나타나는 누설 전류의 증가를 방지할 수 있다.
둘째, 비정질 박막임에도 불구하고 유전상수가 60이상으로, 매우 크므로 별도의 결정화 열처리 공정 없이 캐패시터를 제작할 수 있다.
세째, 비정질 박막을 구성하고 있는 원소들이 전하 대 반경 비가 비교적 큰 원소들로 구성되어 있으므로, 3차원 구조의 캐패시터 제작에 있어서 거의 완벽한 두께 및 조성 균일도를 얻을 수 있다.
네째, BTSO 비정질 유전막을 유전 상수가 낮은 SiO2 또는 Slilcate을 Si 기판 사이에 형성시킴으로써, Si 기판과의 계면 특성을 우수하게 유지하면서도 높은 유전율을 유지시킬 수 있어 안정적이고 신뢰성 있는 반도체 소자를 제공할 수 있 다.

Claims (12)

  1. 반도체 소자에 사용되는 유전막에 있어서,
    상기 유전막은 Bi, Ti, Si 및 O를 포함하는 비정질 유전막인 것을 특징으로 하는 반도체 소자에 사용되는 비정질 유전막.
  2. 제 1항에 있어서,
    상기 유전막은 Bi1-x-yTiySiyOz(0.2<x<0.5, 0<y<0.5, 1.5<z<2)의 화학식으로 표면되는 것을 특징으로 하는 비정질 유전막.
  3. 하부 구조체 상에 형성된 제 1유전막; 및
    상기 제 1유전막 상에 형성되며, Bi, Ti, Si 및 O를 포함하는 제 2유전막;을 포함하는 것을 특징으로 하는 비정질 유전막을 포함하는 반도체 소자.
  4. 제 3항에 있어서,
    상기 유전막은 Bi1-x-yTiySiyOz(0.2<x<0.5, 0<y<0.5, 1.5<z<2)의 화학식으로 표면되는 것을 특징으로 하는 비정질 유전막을 포함하는 반도체 소자.
  5. 제 3항에 있어서,
    상기 제 1유전막은 0.3 내지 2nm의 두께를 지닌 것을 특징으로 하는 비정질 유전막을 포함하는 반도체 소자.
  6. 제 3항에 있어서,
    상기 제 2유전막은 5내지 20nm의 두께를 지닌 것을 특징으로 하는 비정질 유전막을 포함하는 반도체 소자.
  7. 제 3항에 있어서,
    상기 하부 구조체는 Si를 포함하며, 상기 제 1유전막은 SiO2 또는 규산염을 포함하는 것을 특징으로 하는 비정질 유전막을 포함하는 반도체 소자.
  8. 제 3항에 있어서,
    상기 하부 구조체는 제 1불순물 영역 및 제 2불순물 영역이 형성된 Si 기판이며, 상기 제 2유전막 상에 게이트 전극을 포함하는 것을 특징으로 하는 비정질 유전막을 포함하는 반도체 소자.
  9. 하부 구조체, 유전막 및 상부 전극을 포함하는 반도체 소자에 사용되는 비정질 유전막의 제조 방법에 있어서,
    상기 하부 구조체 상에 Bi, Ti, Si 및 O를 포함하는 비정질 유전막을 형성시키는 것을 특징으로 하는 비정질 유전막의 제조 방법.
  10. 제 9항에 있어서,
    상기 비정질 유전막은 원자층 증착법에 의해 형성시키는 것을 특징으로 하는 비정질 유전막의 제조 방법.
  11. 제 10항에 있어서,
    상기 비정질 유전막은 상기 하부 구조체 상에 프리커서로 Bi, Ti 및 Si를 단일막으로 형성시키고, 반응 가스로 O3 또는 H2O 중 적어도 어느 하나를 포함하여 형성시키는 것을 특징으로 하는 비정질 유전막의 제조 방법.
  12. 제 9항 내지 제 11항 중 어느 한 항에 있어서,
    상기 비정질 유전막은 Bi1-x- yTiySiyOz(0.2<x<0.5, 0<y<0.5, 1.5<z<2)의 조성비로 형성시키는 것을 특징으로 하는 비정질 유전막의 제조 방법.
KR1020040108034A 2004-02-28 2004-12-17 비정질 유전막과 이를 포함하는 반도체 소자 및 그 제조방법 KR100624451B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR20040013787 2004-02-28
KR1020040013787 2004-02-28

Publications (2)

Publication Number Publication Date
KR20050088038A KR20050088038A (ko) 2005-09-01
KR100624451B1 true KR100624451B1 (ko) 2006-09-18

Family

ID=34880338

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040108034A KR100624451B1 (ko) 2004-02-28 2004-12-17 비정질 유전막과 이를 포함하는 반도체 소자 및 그 제조방법

Country Status (4)

Country Link
US (1) US7501191B2 (ko)
JP (1) JP4901092B2 (ko)
KR (1) KR100624451B1 (ko)
CN (1) CN100517608C (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100781964B1 (ko) * 2005-12-02 2007-12-06 한국과학기술연구원 내장형 커패시터 및 그 제조 방법
KR102692564B1 (ko) * 2018-09-21 2024-08-06 삼성전자주식회사 다층 박막 구조물 및 이를 이용한 위상 변환 소자
JPWO2022230412A1 (ko) * 2021-04-28 2022-11-03

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3609482A (en) * 1970-01-28 1971-09-28 Sylvania Electric Prod Bismuth titanate film capacitor and method of manufacture
US4306214A (en) * 1978-08-08 1981-12-15 Tdk Electronics Co., Ltd. Non-linear resistance element, method for preparing same and noise suppressor therewith
JPH01254913A (ja) * 1988-04-04 1989-10-11 Kokusai Denshin Denwa Co Ltd <Kdd> 高電圧駆動素子用絶縁膜
US5998037A (en) * 1997-12-22 1999-12-07 Ferro Corporation Porcelain enamel composition for electronic applications
US6255122B1 (en) * 1999-04-27 2001-07-03 International Business Machines Corporation Amorphous dielectric capacitors on silicon
JP4386529B2 (ja) * 2000-03-03 2009-12-16 株式会社Ａｄｅｋａ 化学気相成長用原料及びこれを用いた金属酸化物薄膜
US6593181B2 (en) * 2001-04-20 2003-07-15 International Business Machines Corporation Tailored insulator properties for devices
AU2002337310A1 (en) * 2001-10-26 2003-05-06 Epichem Limited Improved precursors for chemical vapour deposition
JP4075485B2 (ja) * 2002-07-02 2008-04-16 富士通株式会社 半導体装置および非晶質高誘電体膜の堆積方法
WO2004010469A2 (en) * 2002-07-18 2004-01-29 Aviza Technology, Inc. Atomic layer deposition of multi-metallic precursors
KR100723399B1 (ko) * 2002-08-06 2007-05-30 삼성전자주식회사 비스무트 티타늄 실리콘 산화물, 비스무트 티타늄 실리콘산화물 박막 및 그 제조방법
KR100682931B1 (ko) * 2005-02-15 2007-02-15 삼성전자주식회사 비정질 유전막 및 그 제조 방법

Also Published As

Publication number Publication date
JP2005244170A (ja) 2005-09-08
CN100517608C (zh) 2009-07-22
KR20050088038A (ko) 2005-09-01
CN1661781A (zh) 2005-08-31
US7501191B2 (en) 2009-03-10
US20050191514A1 (en) 2005-09-01
JP4901092B2 (ja) 2012-03-21

Similar Documents

Publication Publication Date Title
KR100297210B1 (ko) 강유전체커패시터및다른커패시터구조체를위한고온전극-배리어
Mueller et al. Incipient ferroelectricity in Al‐doped HfO2 thin films
EP2166562B1 (en) Method for forming a capacitor having a strontium titanium oxide dielectric layer by means of ALD
EP1391429B1 (en) Bismuth titanium silicon oxide, bismuth titanium silicon oxide thin film, and method for forming the thin film
Kim et al. Growth characteristics of atomic layer deposited TiO2 thin films on Ru and Si electrodes for memory capacitor applications
Menou et al. Composition influence on the physical and electrical properties of SrxTi1− xOy-based metal-insulator-metal capacitors prepared by atomic layer deposition using TiN bottom electrodes
Dueñas et al. Influence of single and double deposition temperatures on the interface quality of atomic layer deposited Al2O3 dielectric thin films on silicon
US8652927B2 (en) Integration of non-noble DRAM electrode
KR100682931B1 (ko) 비정질 유전막 및 그 제조 방법
Thomas et al. Liquid Injection MOCVD of Dysprosium Scandate Films: Deposition Characteristics and High-Applications
KR100519777B1 (ko) 반도체 소자의 캐패시터 및 그 제조 방법
KR100624451B1 (ko) 비정질 유전막과 이를 포함하는 반도체 소자 및 그 제조방법
Aslam et al. Influence of stoichiometry on the performance of MIM capacitors from plasma‐assisted ALD SrxTiyOz films
Menou et al. Seed Layer and Multistack Approaches to Reduce Leakage in SrTiO3-Based Metal–Insulator–Metal Capacitors Using TiN Bottom Electrode
CN102007591A (zh) 电容器及电容器的制造方法
Lukosius et al. Electrical and morphological properties of ALD and AVD grown perovskite-type dielectrics and their stacks for metal-insulator-metal applications
Zhigalina et al. Microstructure of PZT capacitor structures
US20020125515A1 (en) Field effect transistor using zirconiumtitanate thin film
Lukosius et al. Atomic Vapor Depositions of Ti–Ta–O thin films for Metal–Insulator–Metal applications
Debnath et al. Investigations on BaMn x Ti 1-x O 3 ferroelectric film based MFS structure for non-volatile memory application
Manke et al. Growth of Ru/RuO2 layers with atomic vapor deposition on plain wafers and into trench structures
Kim et al. Advanced Capacitor Dielectrics: Towards 2x nm DRAM
Kaynak et al. Enhanced leakage current behavior of Sr2Ta2O7− x/SrTiO3 bilayer dielectrics for metal–insulator–metal capacitors
Triyoso et al. ALD Ta 2 O 5 and Hf-doped Ta 2 O 5 for BEOL compatible MIM
Plokhikh Atomic Layer Deposition and Solid Phase Epitaxy of BiFeO3 and BaTiO3 Thin Films

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090814

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee