KR100631950B1 - 반도체 소자의 캐패시터 형성방법 - Google Patents

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Abstract

본 발명은 유전막으로서 HfO2를 적용하여 소망하는 충전용량을 확보하면서 누설전류 특성 또한 확보할 수 있도록 하는 반도체 소자의 캐패시터 형성방법을 개시한다. 개시된 본 발명에 따른 반도체 소자의 캐패시터 형성방법은, 스토리지전극을 형성하는 단계; 상기 스토리지전극 상에 ALD(Atomic Layer Deposition) 공정을 통해 HfO2의 제1유전막을 증착하는 단계; 상기 제1유전막 상에 ALD 공정을 통해 HfO2의 결정화를 억제시키는 결정화 제어막을 증착하는 단계; 상기 결정화 제어막 상에 ALD 공정을 통해 HfO2의 제2유전막을 증착하는 단계; 및 상기 제1유전막, 결정화 제어막 및 제2유전막의 적층으로 구성된 유전막 상에 플레이트전극을 형성하는 단계;를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 캐패시터 형성방법{Method for forming capacitor of semiconductor device}
도 1a 내지 도 1d는 ALD HfO2의 증착 두께에 따른 결정화 정도를 보여주는 AFM(Atomic Force Microscope) 이미지.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 ALD Al2O3 결정화 제어막에 의한 HfO2 결정화 정도를 보여주는 AFM 이미지.
도 3은 본 발명에 따라 형성된 캐패시터의 단면도.
도 4는 본 발명에 따라 ALD Al2O3 결정화 제어막을 적용하여 형성된 HfO2 캐패시터의 누설전류 특성을 도시한 그래프.
도 5a 내지 도 5c는 본 발명의 다른 실시예에 따라 ALD SiO2 결정화 제어막을 적용한 경우에서의 HfO2의 결정화 정도를 보여주는 AFM 이미지.
* 도면의 주요 부분에 대한 부호의 설명 *
31 : 스토리지전극 32 : 유전막
32a : ALD HfO2의 제1유전막 32b : ALD Al2O3의 결정화 제어막
32c : ALD HfO2의 제2유전막 33 : 플레이트전극
본 발명은 반도체 소자의 캐패시터 형성방법에 관한 것으로, 보다 상세하게는, HfO2의 결정화를 제어하여 누설전류 특성을 개선시키는 반도체 소자의 캐패시터 형성방법에 관한 것이다.
최근 디램(DRAM) 소자의 디자인 룰(Design rule)이 작아짐에 따라 셀 면적은 감소하고 있는 반면 스토리지전극의 종횡비(aspect ratio)는 매우 커지게 되어, 단위 셀당 요구되는 충전용량의 확보와 아울러 큰 종횡비의 구조에 균일한 두께의 유전막을 형성하기 위한 새로운 기술의 개발이 시급히 요구되고 있다.
이에, 충전용량의 확보를 위해서 기존 ONO(Oxide-Nitride-Oxide)의 유전막 대신에 유전율이 큰 Al2O3(ε=9), HfO2(ε=20) 또는 이들을 적층한 HfO2/Al2O3의 유전막을 채용하고자 하는 연구가 활발하게 진행되고 있다. 아울러, 이들 유전막을 큰 종횡비에 대응하기 위해 기존의 화학기상증착(Chemical Vapor Depositio: CVD) 기술 대신에 원자층증착(Atomic Layer Deposition: ALD) 기술이 적용되고 있다. 게다가, 스토리지전극 물질로서 기존의 폴리실리콘을 대신하여 금속이 채용되고 있으며, 그 한 예로서 실리콘(Si) 반도체 공정에의 적합성이 이미 검증된 TiN이 연구되고 있다.
그러나, 유전막으로 Al2O3 또는 HfO2의 단일막을 적용하는 경우는 공정 단가 측면에서 유리할 수 있지만, 상기 Al2O3는 그 유전상수가 기존 Si3N4(ε=7)와 별 차이가 없기 때문에 충전용량 확보에 제약적이며, 상기 유전상수가 비교적 큰 HfO2는 낮은 결정화 온도로 인해 누설전류 측면에서 제약이 있다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, HfO2의 낮은 결정화 온도에 기인하는 누설전류 증가를 방지할 수 있는 반도체 소자의 캐패시터 형성방법을 제공함에 그 목적이 있다.
또한, 본 발명은 유전막으로서 HfO2를 적용하여 소망하는 충전용량을 확보하면서 누설전류 특성 또한 확보할 수 있는 반도체 소자의 캐패시터 형성방법을 제공함에 그 다른 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 스토리지전극을 형성하는 단계; 상기 스토리지전극 상에 ALD 공정을 통해 HfO2의 제1유전막을 증착하는 단계; 상기 제1유전막 상에 ALD 공정을 통해 HfO2의 결정화를 억제시키는 결정화 제어막을 증착하는 단계; 상기 결정화 제어막 상에 ALD 공정을 통해 HfO2의 제2유전막을 증착하는 단계; 및 상기 제1유전막, 결정화 제어막 및 제2유전막의 적층으로 구성된 유전막 상에 플레이트전극을 형성하는 단계를 포함하고, 상기 결정화 제어막은 ALD 공정을 통해 3∼4Å의 두께의 Al2O3로 증착하는 것는 특징으로 한다.
여기서, 상기 스토리지전극 및 플레이트전극은 TiN, 도핑된 폴리실리콘, Ru, Pt, 또는, Ir 중에서 어느 하나로 형성한다.
상기 HfO2의 제1 및 제2유전막은 Hf의 소오스로 Hf(O-tBU)4, Hf(MMP)4, Hf[N(CH3)2]4, Hf[N(C2H5)(CH3)]4, Hf[N(C2H5)2]4 또는 HfCl4 중에서 어느 하나를 사용하고, 산화 반응제로 H2O, O3 또는 O2 플라즈마 중에서 어느 하나를 사용하여 60Å 이하의 두께로 증착한다.
상기 결정화 제어막은 ALD 공정을 통해 Al2O3로 증착하며, 상기 Al2O3의 결정화 제어막은 Al 소오스로 Al(CH3)3를 사용하고, 산화 반응제로 H2O, O3 및 O2 플라즈마로 구성된 그룹으로부터 선택되는 어느 하나를 사용하여 3∼4Å의 두께로 증착한다.
상기 결정화 제어막은 ALD 공정을 통해 SiO2로 증착하며, 상기 SiO2의 결정화 제어막은 Si 소오스로 Si2Cl6를 사용하고, 산화 반응제로 H2O를 사용하며, 저온에서의 Si2Cl6 분해를 위해 C6H5N을 촉매로 사용하여 4.0∼8.0Å 두께로 증착한다.
상기 결정화 제어막은 ALD 공정을 통해 Ta2O5, Si3N4 또는 TiO2 중에서 어느 하나로 증착한다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
본 발명은 유전막으로서 높은 유전상수를 갖는 HfO2를 이용하면서 상기 HfO2를 유전막으로 이용함에 있어서의 문제인 결정화 온도가 낮음에 기인하는 누설전류 증가 문제를 개선하고자 HfO2의 중간에 최소 두께로 ALD 공정에 의한 Al2O3(이하, ALD Al2O3)를 증착해준다.
이렇게 하면, ALD Al2O3가 HfO2의 결정화를 효과적으로 억제시켜 주기 때문에, 유전상수가 큰 HfO2의 잇점을 그대로 유지하면서 결정화 온도가 낮은 HfO2의 단점을 보완하여 줌으로써, 유전막으로서 HfO2의 단일막을 적용하여 소망하는 충전용량을 확보할 수 있음은 물론 누설전류 특성 또한 확보할 수 있게 된다.
자세하게, 도 1a 내지 도 1d는 ALD 공정에 의한 HfO2(이하, ALD HfO2)의 증착 두께에 따른 결정화 정도를 보여주는 AFM(Atomic Force Microscope) 이미지이다. 여기서, 각 이미지의 표면에서 보여지는 흰 점(white spot)이 결정화 정도를 나타내는 것으로 이해할 수 있다. 즉, 흰 점이 많을 수록 결정화가 많이 이루어졌음을 의미한다.
보여지는 바와 같이, ALD HfO2의 두께가 40Å 정도인 경우(도 1a 참조)는 표면에 흰 점이 많지 않으며, 따라서, 결정화가 많이 이루어지지 않았음을 알 수 있는 반면, ALD HfO2의 두께가 60Å 이상으로 증착된 경우(도 1b 내지 도 1d)에는 후속의 열처리없이도 그 증착 후에 결정화가 많이 이루어졌음을 알 수 있다. 특히, 전체 증착 두께가 80Å인 경우에 단일 증착으로 증착한 경우(도 1c)나 40Å씩 나누어 이중으로 증착한 경우(도 1d) 모두 같은 수준의 HfO2의 결정화가 진행된 것을 볼 수 있다.
도 2a 내지 도 2c는 HfO2의 결정화를 억제하고자 중간에 ALD Al2O3를 증착한 경우의 HfO2 결정화 정도를 보여주는 AFM 이미지이다. 이때, ALD Al2O3의 증착속도는 대략 0.6∼0.7Å/싸이클 정도이다.
보여지는 바와 같이, 결정화 제어막으로서 ALD Al2O3를 2Å 정도의 두께로 증착한 경우(도 2a)에는 여전히 HfO2의 결정화가 많이 진행되었지만, ALD Al2O3를 3Å 이상의 두께로 증착한 경우(도 2b 및 도 2c)는 HfO2의 결정화가 억제되었음을 알 수 있다. 따라서, 도 2a 내지 도 2c로부터 3∼4Å 두께의 ALD Al2O3를 결정화 제어막으로 증착하는 경우, HfO2의 결정화가 효과적으로 제어됨을 알 수 있다.
그러므로, 본 발명은 유전막으로서 대략 80Å의 ALD HfO2를 증착하되, 우선, 40Å을 증착한 후, 3∼4Å 두께로 ALD Al2O3를 증착하고, 그런다음, 나머지 40Å의 ALD HfO2를 증착한다.
도 3은 본 발명에 따라 형성된 캐패시터를 도시한 단면도로서, 도시된 바와 같이, 스토리지전극(31) 상에 ALD HfO2의 제1유전막(32a)과 ALD Al2O3의 결정화 제어막(32b) 및 ALD HfO2의 제2유전막(32c)으로 이루어진 유전막(32)이 형성되어 있고, 상기 유전막(32) 상에 플레이트전극(33)이 형성되어 있다.
여기서, 상기 스토리지전극(31)은 TiN으로 형성하며, 그 이외에 도핑된 폴리실리콘, Ru, Pt, Ir 등의 금속으로도 형성 가능하다. 또한, 상기 스토리지전극(31)은 평판 구조 이외에 오목 및 실린더 구조 등으로도 형성 가능하다.
상기 ALD HfO2의 제1유전막(32a)을 증착함에 있어서, Hf 소오스(source)로는 Hf(O-tBU)4, Hf(MMP)4, Hf[N(CH3)2]4, Hf[N(C2H5)(CH3)]4, Hf[N(C2H5)2]4, 또는, HfCl4 등을 사용하며, 산화 반응제(oxidizing reactant)로는 H2O, O3, 또는 O2 플라즈마 등을 사용한다. 특별히, ALD HfO2의 제1유전막(32a)은 증착 후에 결정화되는 것을 효과적으로 방지하기 위하여 60Å 이하, 보다 바람직하게는, 40Å 이하의 두께로 증착한다.
상기 ALD Al2O3의 결정화 제어막(32b)을 증착함에 있어서, Al 소오스로는 TMA[Tri -Methyle-Aluminum, (Al(CH3)3]을 사용하고, 산화 반응제로는 H2O, O3, 또는 O2 플라즈마 등을 사용한다. 상기 ALD Al2O3 결정화 제어막(32b)은 HfO2의 고유전율 특성을 최대한 활용하기 위해 후속하는 ALD HfO2의 제2유전막 증착시 결정화를 방지할 수 있는 최소의 두께로 증착하는 것이 바람직하다. 예컨데, ALD Al2O3는 대략 3∼4Å의 두께로 증착하며, 이 경우 후속하는 ALD HfO2 증착시의 결정화를 효과적으로 방지할 수 있다.
상기 ALD HfO2의 제2유전막(32c)은 제1유전막(32a)과 동일한 방법으로 증착하며, 그 두께는 60Å 이하, 보다 바람직하게는, 40Å 이하로 한다.
상기 플레이트전극(33)은 스토리지전극(31)과 마찬가지로 TiN으로 형성하며, 그 이외에 도핑된 폴리실리콘, Ru, Pt, 또는 Ir 등으로 형성한다.
도 3에 도시된 본 발명에 따른 캐패시터에 따르면, ALD HfO2의 제1유전막(32a)과 ALD HfO2의 제2유전막(32c) 사이에 ALD Al2O3의 결정화 제어막(32b)이 개재된 것과 관련해서 HfO2의 결정화는 억제되며, 따라서, 유전막(32)으로서 높은 유전상수를 갖는 HfO2를 적용하면서도 그 결정화 온도를 높혀줌으로써 누설전류 특성 또한 개선시킬 수 있다.
도 4는 본 발명에 따라 ALD Al2O3 결정화 제어막을 적용하여 형성된 HfO2 캐패시터의 누설전류 특성을 도시한 그래프로서, 도시된 바와 같이, TiN 스토리지전극/HfO2/Al2O3/HfO2/TiN 플레이트전극 구조의 캐패시터에서 Al2O3 결정화 제어막을 매우 얇은 두께로 증착하더라도 캐패시터의 누설전류 특성이 현저하게 감소됨을 알 수 있다. 여기서, 캐패시터는 Al2O3 결정화 제어막의 증착속도는 0.6∼0.7Å/cycle 정도이다.
결론적으로 본 발명은 유전막으로서 유전상수가 큰 HfO2를 적용하면서 그 증착시 중간에 Al2O3의 결정화 제어막을 형성하여 상기 HfO2의 결정화를 억제시켜 줌으로써 충분한 충전용량을 확보할 수 있음은 물론 누설전류 특성을 개선시킬 수 있다.
한편, 전술한 본 발명의 실시예에서는 결정화 제어막으로서 ALD Al2O3를 이용하였지만, ALD SiO2를 이용하는 경우에도 동일한 효과를 얻을 수 있다.
도 5a 내지 도 5c는 본 발명의 다른 실시예에 따라 결정화 제어막으로서 ALD SiO2를 적용한 경우에서의 HfO2의 결정화 정도를 보여주는 AFM 이미지로서, 보여지는 바와 같이, 80Å의 HfO2의 중간에 증착속도를 (1.4∼1.5Å/싸이클)로 하여 SiO2 결정화 제어막을 삽입한 경우, 3싸이클(∼4.5Å) 이상(도 5c)에서 HfO2의 결정화가 효과적으로 억제되었음을 볼 수 있다.
여기서, 상기 ALD SiO2 결정화 제어막의 증착 두께는 4.0∼8.0Å 정도로 하며, 이때, Si 소오스로는 Si2Cl6를 사용하고, 산화 반응제로는 H2O를 사용하며, 그리고, 저온에서의 Si2Cl6 분해를 위해 C6H5N을 촉매로 사용한다.
상기 HfO2의 결정화를 억제시키기 위한 결정화 제어막으로서는 상기한 ALD Al2O3 및 ALD SiO2 이외에, ALD Ta2O5, ALD Si3N4, 및 ALD TiO2 등도 이용 가능하다.
이상에서와 같이, 본 발명은 HfO2의 중간에 결정화 제어막을 삽입시켜 상기 HfO2의 고유전율 특성을 활용하면서 누설전류 특성 또한 개선시켜 줌으로써, 소망하는 충전용량 및 누설전류 특성을 확보할 수 있으며, 이에 따라, 100㎚ 이하 디자인 룰의 디램 소자의 개발에 기여할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.

Claims (11)

  1. 스토리지전극을 형성하는 단계;
    상기 스토리지전극 상에 ALD(Atomic Layer Deposition) 공정을 통해 HfO2의 제1유전막을 증착하는 단계;
    상기 제1유전막 상에 ALD 공정을 통해 HfO2의 결정화를 억제시키는 결정화 제어막을 증착하는 단계;
    상기 결정화 제어막 상에 ALD 공정을 통해 HfO2의 제2유전막을 증착하는 단계; 및
    상기 제1유전막, 결정화 제어막 및 제2유전막의 적층으로 구성된 유전막 상에 플레이트전극을 형성하는 단계를 포함하고,
    상기 결정화 제어막은 ALD 공정을 통해 3∼4Å의 두께의 Al2O3로 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  2. 제 1 항에 있어서,
    상기 스토리지전극 및 플레이트전극은 TiN, 도핑된 폴리실리콘, Ru, Pt 및 Ir로 구성된 그룹으로부터 선택되는 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  3. 제 1 항에 있어서,
    상기 HfO2의 제1 및 제2유전막은 Hf의 소오스로 Hf(O-tBU)4, Hf(MMP)4, Hf[N(CH3)2]4, Hf[N(C2H5)(CH3)]4, Hf[N(C2H5)2]4 및 HfCl4로 구성된 그룹으로부터 선택되는 어느 하나를 사용하고, 산화 반응제로 H2O, O3 및 O2 플라즈마로 구성된 그룹으로부터 선택되는 어느 하나를 사용하여 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 HfO2의 제1 및 제2유전막은 60Å 이하의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  5. 삭제
  6. 제 4 항에 있어서,
    상기 Al2O3의 결정화 제어막은 Al 소오스로 Al(CH3)3를 사용하고, 산화 반응제로 H2O, O3 및 O2 플라즈마로 구성된 그룹으로부터 선택되는 어느 하나를 사용하여 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  7. 삭제
  8. 스토리지전극을 형성하는 단계;
    상기 스토리지전극 상에 ALD(Atomic Layer Deposition) 공정을 통해 HfO2의 제1유전막을 증착하는 단계;
    상기 제1유전막 상에 ALD 공정을 통해 HfO2의 결정화를 억제시키는 결정화 제어막을 증착하는 단계;
    상기 결정화 제어막 상에 ALD 공정을 통해 HfO2의 제2유전막을 증착하는 단계; 및
    상기 제1유전막, 결정화 제어막 및 제2유전막의 적층으로 구성된 유전막 상에 플레이트전극을 형성하는 단계를 포함하고,
    상기 결정화 제어막은 ALD 공정을 통해 SiO2로 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  9. 제 8 항에 있어서,
    상기 SiO2의 결정화 제어막은 Si 소오스로 Si2Cl6를 사용하고, 산화 반응제로 H2O를 사용하며, 저온에서의 Si2Cl6 분해를 위해 C6H5N을 촉매로 사용하여 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  10. 제 8 항 또는 제 9 항에 있어서,
    상기 SiO2의 결정화 제어막은 4.0∼8.0Å 두께로 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  11. 스토리지전극을 형성하는 단계;
    상기 스토리지전극 상에 ALD(Atomic Layer Deposition) 공정을 통해 HfO2의 제1유전막을 증착하는 단계;
    상기 제1유전막 상에 ALD 공정을 통해 HfO2의 결정화를 억제시키는 결정화 제어막을 증착하는 단계;
    상기 결정화 제어막 상에 ALD 공정을 통해 HfO2의 제2유전막을 증착하는 단계; 및
    상기 제1유전막, 결정화 제어막 및 제2유전막의 적층으로 구성된 유전막 상에 플레이트전극을 형성하는 단계를 포함하고,
    상기 결정화 제어막은 ALD 공정을 통해 TiO2로 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
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