KR20130006090A - 비휘발성 메모리 장치 - Google Patents

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Abstract

본 발명은 집적도 및 장치 특성을 향상시킬 수 있는 3차원 집적된 비휘발성메모리장치를 제공하기 위한 것으로, 본 발명의 비휘발성메모리장치는, 평판형의 활성층; 상기 활성층의 상부와 하부에 형성된 절연층; 상기 절연층을 사이에 두고 상기 활성층을 에워싸는 메모리층; 및 상기 메모리층 상에서 상기 활성층을 에워싸는 게이트전극을 포함하며, 상술한 본 발명은 활성층의 측면보다 더 넓은 비중을 차지하는 활성층의 윗면과 아랫면의 대부분을 채널로 사용함으로써, 채널 너비가 넓어지는 효과를 얻을 수 있다. 이로써 소자 크기가 동일한 경우에는 온-전류를 증가시킬 수 있다. 또한, 동일한 채널 너비로 제작할 경우에는, 가로-세로 식각비가 허용하는 한도 내에서 소자의 크기를 줄일 수 있다.

Description

비휘발성 메모리 장치{NONVOLATILE MEMORY DEVICE}
본 발명은 3차원 비휘발성메모리장치에 관한 것으로서, 특히 기판에 평행하는 스트링을 갖는 3차원 집적된 비휘발성 메모리 장치에 관한 것이다.
반도체 시장에서 기업은 가격 경쟁과 성능향상을 위해 장치(Device)의 크기를 줄여왔다. 하지만 공정의 한계로 스케일 다운(Scale down)이 점점 어려워지고 있다. 그에 대한 대안책의 하나로 3차원으로 집적한 다양한 형태의 구조체가 제안되고 있으며, 구조체의 형태에 따라 집적도 및 특성이 크게 영향을 받게 된다.
3차원 집적 구조체 중에서 기판에 평행하는 스트링(String)을 갖는 비휘발성메모리장치가 제안된 바 있다.
기판에 평행하는 스트링을 갖는 비휘발성메모리장치는 식각된 폴리실리콘막(Etched polysilicon)의 양면(Both side)을 채널(Channel)로 사용하고, 게이트(또는 워드라인)를 수직 방향으로 형성함으로써 집적도를 향상시키고 있다. 이와 같이 수직 방향으로 형성된 게이트(또는 워드라인)는 수직형 게이트(또는 수직형 워드라인)라고 일컫는다.
도 1a는 종래기술에 따른 수직형 게이트를 구비한 비휘발성메모리장치를 도시한 도면이다. 도 1b는 도 1a의 A-A'선에 따른 단면도이고, 도 1c는 도 1a의 B-B'선에 따른 단면도이다.
도 1a를 참조하면, 제1절연막(11), 폴리실리콘막(12) 및 제2절연막(13)이 교대로 적층된 소자스택, 소자스택의 양측면에 형성된 게이트절연막(14) 및 수직형 게이트(15)를 포함한다. 게이트절연막(14)은 산화막, 질화막 및 산화막(ONO)으로 이루어진다. 이와 같은 수직형 게이트(15)에 의해 폴리실리콘막(12)의 측면에 채널이 형성된다. 폴리실리콘막(12)은 채널용 폴리실리콘막이다.
그러나, 종래기술은 다음과 같은 문제점이 있다.
먼저, 도 1b에 도시된 바와 같이, 폴리실리콘막(12)과 게이트절연막(14)의 계면은 전적으로 폴리실리콘막(12)의 측면 식각 모양에 의해 결정된다. 이에 따라, 폴리실리콘막(12)과 게이트절연막(14)의 계면의 조도가 열악하다.
일반적인 평면 구조(Planar structure)에서는 채널과 게이트절연막의 계면의 조도(Roughness)를 낮추기 위해 화학적기계적 연마(CMP) 등의 공정을 실시할 수 있다. 이에 반해, 수직형 게이트를 적용하는 3차원 구조체에서는 폴리실리콘막(12)의 측면을 채널로 사용하는 근본적인 문제로 추가적인 공정을 통해 계면의 조도를 낮추는 것이 어렵고, 이는 계면 특성에 따른 장치 특성의 저하로 이어질 수 있다.
또한, 폴리실리콘막(12)의 측면을 채널로 사용하기 때문에, 도 1c에 도시된 바와 같이, 채널 너비(W)는 증착된 폴리실리콘막(12)의 두께이고, 동작 특성을 확보하려면 최소한의 채널 너비 확보가 필요할 것이고, 이는 증착되는 폴리실리콘막(12)의 최소 두께를 제한하게 되는 결과를 가져온다. 다시 말해서 막을 적층하고 식각을 실시하는 일련의 공정이 수반되는 3차원 집적 공정에서, 폴리실리콘막의 두께를 두껍게 제조하게 된다면, 이는 가로-세로 식각비에 많은 영향을 받게 되며, 나아가 다층 소자의 집적도를 저해하게 되는 원인이 된다.
또한, 폴리실리콘막(12)의 식각된 측면을 채널로 사용하는 반면에, 측면을 제외한 나머지 폴리실리콘막(12)이 몸체(Body)로 작용하고 있다. 몸체의 두께가 두꺼워지거나 폭이 늘어나면 이는 채널의 누설 경로로 작용하여 특성을 저해하는 요인이 된다.
본 발명은 상기한 종래기술에 따른 문제점을 해결하기 위해 제안된 것으로서, 집적도 및 장치 특성을 향상시킬 수 있는 3차원 집적된 비휘발성메모리장치를 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 비휘발성메모리장치는, 평판형의 활성층; 상기 활성층의 상부와 하부에 형성된 절연층; 상기 절연층을 사이에 두고 상기 활성층을 에워싸는 메모리층; 및 상기 메모리층 상에서 상기 활성층을 에워싸는 게이트전극을 포함하는 것을 특징으로 한다. 상기 절연층은 저유전층을 포함한다. 상기 활성층의 양끝단에 형성된 산화물층을 더 포함한다.
또한, 본 발명의 비휘발성메모리장치는, 평판형의 활성층; 상기 활성층의 상부와 하부에 형성된 전하포획층; 상기 전하포획층을 사이에 두고 상기 활성층을 에워싸는 메모리층; 및 상기 메모리층 상에서 상기 활성층을 에워싸는 게이트전극을 포함하는 것을 특징으로 한다.
또한, 본 발명의 비휘발성메모리장치는, 평판형의 활성층; 상기 활성층을 에워싸는 메모리층; 및 상기 메모리층 상에서 상기 활성층을 에워싸는 게이트전극을 포함하는 것을 특징으로 한다.
상술한 본 발명은 활성층의 측면보다 더 넓은 비중을 차지하는 활성층의 윗면과 아랫면의 대부분을 채널로 사용함으로써, 채널 너비가 넓어지는 효과를 얻을 수 있다. 이로써 소자 크기가 동일한 경우에는 온-전류를 증가시킬 수 있다. 또한, 동일한 채널 너비로 제작할 경우에는, 가로-세로 식각비가 허용하는 한도 내에서 소자의 크기를 줄일 수 있다.
더불어, 절연층과 활성층의 화학적-물리적 연마 등의 추가 공정을 통해 메모리층과 활성층의 계면 조도를 균일하게 낮추어 소자 특성을 향상시킬 수 있다.
또한, 종래 기술에서 채널 너비 확보를 위하여 활성층의 두께를 두껍게 제조하는 것과 달리, 활성층의 두께에 구애받지 않으므로, 3차원 메모리 제조에서 중요하게 여겨지는 가로-세로 식각비의 영향을 줄일 수 있다. 이는 곧 불필요한 두께를 줄임으로써 더 많은 층을 쌓을 수 있고, 집적도를 향상시킬 수 있다.
더불어, 채널 형성이 가능한 한도에서 활성층의 두께를 줄여 매우 얇은 몸체를 갖는 소자를 제작하면 누설 전류 감소와 스위칭 특성 개선을 기대할 수 있다.
도 1a는 종래기술에 따른 수직형 게이트를 구비한 비휘발성메모리장치를 도시한 도면이다.
도 1b는 도 1a의 A-A'선에 따른 단면도이다.
도 1c는 도 1a의 B-B'선에 따른 단면도이다.
도 2a는 본 발명의 제1실시예에 따른 비휘발성메모리장치를 도시한 도면이다.
도 2b는 도 2a의 A-A'선에 따른 단면도이다.
도 2c는 도 2a의 B-B'선에 따른 단면도이다.
도 3은 본 발명의 제2실시예에 따른 비휘발성메모리장치의 구조를 도시한 도면이다.
도 4는 본 발명의 제3실시예에 따른 비휘발성메모리장치의 구조를 도시한 도면이다.
도 5는 본 발명의 제4실시예에 따른 비휘발성메모리장치의 구조를 도시한 도면이다.
도 6은 본 발명의 제5실시예에 따른 비휘발성메모리장치의 구조를 도시한 도면이다.
도 7a 내지 도 7h는 본 발명의 제2실시예에 따른 비휘발성메모리장치의 제조 방법의 일예를 도시한 도면이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명의 실시예에 따른 3차원 집적된 비휘발성메모리장치는 채널이 형성되는 평판형의 활성층을 구비하며, 활성층을 기준으로 상하부의 또다른 활성층과 층분리를 위한 절연층이 상하로 존재하며, 활성층을 감싸는 터널링 절연층, 전하 포획층 및 블록킹층을 포함하는 얇은 메모리층이 순서대로 형성되며, 다시 메모리층을 감싸는 게이트전극이 형성되며, 마찬가지로 메모리층을 감싸는 스트링 방향으로 게이트전극 전후로 보호층을 구비한다. 게이트전극은 활성층의 상하부에 형성된 절연층을 사이에 두고 활성층을 에워싸는 형태가 된다.
도 2a는 본 발명의 제1실시예에 따른 수직형 게이트를 구비한 비휘발성메모리장치를 도시한 도면이다. 도 2b는 도 2a의 A-A'선에 따른 단면도이고, 도 2c는 도 2a의 B-B'선에 따른 단면도이다. 이하, 비휘발성메모리장치는 하나의 셀만을 도시한다.
도 2a 내지 도 2c에 도시된 바와 같이, 제1실시예에 따른 비휘발성메모리장치는, 채널이 형성되는 평판형의 활성층(22)을 구비하며, 활성층(22)을 기준으로 상하부의 또다른 활성층과의 층분리를 위한 절연층(21, 23)이 상하로 존재한다. 활성층(22)을 감싸는 메모리층(24)이 형성된다. 메모리층(24)은 터널링 절연층, 전하 포획층 및 블록킹층을 포함한다. 메모리층(24)을 감싸는 게이트전극(25) 또는 워드라인이 형성된다. 메모리층(24)을 감싸는 스트링 방향으로 게이트전극(25) 전후로 보호층을 구비할 수 있다. 메모리층(24)은 게이트절연층이라고도 한다.
활성층(22)의 너비는 도 1b의 채널 너비만큼으로 정의될 수 있다. 나아가 활성층(22)의 너비는 채널 너비를 종래 기술의 채널 너비큼을 보장하고 식각 가로-세로비가 허용하는 한도 내에서 더욱 줄일 수 있다. 이 때, 채널 너비나 채널 길이에 따른 활성층(22)의 두께 제약은 없으며, 채널이 형성되면서 소자로써 동작하는 최소한의 두께 이상을 갖는다. 그리고, 절연층(21, 23)의 두께는 각 스트링간의 절연을 보장해야 하며, 각 셀의 메모리층 및 게이트전극으로 치환될 수 있을 정도의 공간을 갖는 최소한의 두께를 갖는다. 그리고, 터널링절연막, 전하 포획층 및 블록킹층은 일반적인 전하 포획형 플래시 메모리의 동작을 보장할 수 있는 두께 및 질을 갖는다.
또한, 각각의 활성층(22)은 단결정 반도체 물질 또는 다결정 반도체 물질을 사용할 수 있다. 활성층(22)은 폴리실리콘을 포함한다. 또한, 활성층(22)은 에피택셜 성장을 통해 형성할 수 있다. 예컨대, 활성층(22)은 단결정실리콘, 실리콘 게르마늄 등의 물질도 이용 가능하다.
그리고 절연층(21, 23)은 선택적인 식각이 가능하도록 활성층(22)에 대해 높은 식각비를 갖는 물질이 선택된다. 절연층(21, 23)의 물질은 실리콘산화층, 알루미늄산화층, 실리콘질화층 등이 될 수 있다.
메모리층(24)은 터널링절연층/전자포획층/블로킹절연층으로 이루어지며 각 부분의 절연 물질은 용도에 적합하도록 선택하여 증착 가능하다. 일예로, SiO2/Si3N4/SiO2, 특히, 터널링절연층은 열산화공정을 통해서 생성한 산화물을 이용할 수 있다. 즉, 메모리층(24) 중 터널링 절연층은 활성층(22)이 실리콘 계열일 경우에, 열산화를 통해 형성할 수도 있다. 터널링 절연층 또는 블로킹 절연층으로는 SiO2, Al2O3, HfN, HfAlO 등을 포함하는 절연 물질 또는 고유전상수(High-k)의 절연 물질 사용이 가능하다. 전하 포획층으로는 Si3N4, HfAlO, Al2O3, AlN, HfSiO 등을 포함하는 절연 물질 또는, 고유전상수의 절연 물질 사용이 가능하다.
게이트전극(25)은 고농도 도핑된 폴리실리콘이나 금속 등이 이용 가능하다. 이 중, 습식 및 건식 식각이 용이한 물질을 게이트전극(25)으로 이용하면 메모리층(24)을 제작한 후, 전체적으로 전극 물질을 증착하고 식각하여 게이트전극(25)을 각각으로 독립시킬 수 있다.
반면, 식각이 어려운 물질을 게이트전극(25)으로 채택하면, 메모리층(24)에 대해 선택적 식각이 가능하면서 프린징필드(Fringing field) 효과를 낼 수 있는 절연 물질을 증착하고 부분적으로 식각한 뒤 전극 물질을 증착하여 독립적인 게이트전극(25)을 형성한다.
위와 같이, 게이트전극(25)들은 소자 동작을 위해 동일 스트링 내에서 완전하게 독립적이어야 한다. 또한, 소자가 동작 할 때, 전체적인 채널 형성은 게이트전극(25)의 프린징필드에 의해 이루어지므로 게이트전극(25)의 두께와 게이트전극(25)간의 간격은 프린징필드 효과에 의한 채널 형성을 고려하여 디자인해야 한다.
도 3은 본 발명의 제2실시예에 따른 비휘발성메모리장치의 구조를 도시한 도면이다. 이하, 비휘발성메모리장치는 하나의 셀만을 도시한다.
도 3을 참조하면, 제2실시예에 따른 비휘발성메모리장치는, 채널이 형성되는 평판형의 활성층(32)을 구비하며, 활성층(32)을 기준으로 상하부의 또다른 활성층과의 층분리를 위한 절연층(31, 33)이 상하로 존재한다. 활성층(32)을 감싸는 메모리층(34)이 형성된다. 메모리층(34)은 터널링 절연층, 전하 포획층 및 블록킹층을 포함한다. 메모리층(34)을 감싸는 게이트전극(35)이 형성된다. 메모리층을 감싸는 스트링 방향으로 게이트전극 전후로 보호층을 구비한다.
활성층(32)의 너비는 도 1b의 채널 너비만큼으로 정의될 수 있다. 나아가 활성층(32)의 너비는 채널 너비를 종래 기술의 채널 너비큼을 보장하고 식각 가로-세로비가 허용하는 한도 내에서 더욱 줄일 수 있다. 이 때, 채널 너비나 채널 길이에 따른 활성층(32)의 두께 제약은 없으며, 채널이 형성되면서 소자로써 동작하는 최소한의 두께 이상을 갖는다. 그리고, 절연층(31, 33)의 두께는 각 스트링간의 절연을 보장해야 하며, 각 셀의 메모리층 및 게이트전극으로 치환될 수 있을 정도의 공간을 갖는 최소한의 두께를 갖는다. 그리고, 터널링절연막, 전하 포획층 및 블록킹층은 일반적인 전하 포획형 플래시 메모리의 동작을 보장할 수 있는 두께 및 질을 갖는다.
또한, 각각의 활성층(32)은 단결정 반도체 물질 또는 다결정 반도체 물질을 사용할 수 있다. 활성층(32)은 폴리실리콘을 포함한다. 또한, 활성층(32)은 에피택셜 성장을 통해 형성할 수 있다. 예컨대, 활성층(32)은 단결정실리콘, 실리콘 게르마늄 등의 물질도 이용 가능하다.
그리고 절연층(31, 33)은 선택적인 식각이 가능하도록 활성층(32)에 대해 높은 식각비를 갖는 물질이 선택된다. 절연층(31, 33)의 물질은 실리콘산화층, 알루미늄산화층, 실리콘질화층 등이 될 수 있다.
메모리층(34)은 터널링절연층/전자포획층/블로킹절연층으로 이루어지며 각 부분의 절연 물질은 용도에 적합하도록 선택하여 증착 가능하다. 일예로, SiO2/Si3N4/SiO2, 특히, 터널링절연층은 열산화공정을 통해서 생성한 산화물을 이용할 수 있다. 즉, 메모리층(34) 중 터널링 절연층은 활성층(32)이 실리콘 계열일 경우에, 열산화를 통해 형성할 수도 있다. 터널링 절연층 또는 블로킹 절연층으로는 SiO2, Al2O3, HfN, HfAlO 등을 포함하는 절연 물질 또는 고유전상수(High-k)의 절연 물질 사용이 가능하다. 전하 포획층으로는 Si3N4, HfAlO, Al2O3, AlN, HfSiO 등을 포함하는 절연 물질, 폴리실리콘막, 나노닷 또는 고유전상수의 절연 물질 사용이 가능하다.
게이트전극(35)은 N형 불순물 또는 P형 불순물이 고농도 도핑된 폴리실리콘이나 W, Ta 등의 금속이 이용 가능하다. 이 중, 습식 및 건식 식각이 용이한 물질을 게이트전극(35)으로 이용하면 메모리층(34)을 제작한 후, 전체적으로 전극 물질을 증착하고 식각하여 게이트전극(35)을 각각으로 독립시킬 수 있다.
반면, 식각이 어려운 물질을 게이트전극(35)으로 채택하면, 메모리층(34)에 대해 선택적 식각이 가능하면서 프린징필드(Fringing field) 효과를 낼 수 있는 절연 물질을 증착하고 부분적으로 식각한 뒤 전극 물질을 증착하여 독립적인 게이트전극(35)을 형성한다.
위와 같이, 게이트전극(35)들은 소자 동작을 위해 동일 스트링 내에서 완전하게 독립적이어야 한다. 또한, 소자가 동작 할 때, 전체적인 채널 형성은 워드라인 전극의 프린징필드에 의해 이루어지므로 게이트전극(35)의 두께와 게이트전극(35)간의 간격은 프린징필드 효과에 의한 채널 형성을 고려하여 디자인해야 한다.
활성층(32)의 일부가 열산화를 이용하여 절연 물질로 산화될 수 있을 때, 가령 활성층(32)이 실리콘 계열의 물질일 때, 열산화를 통하여 활성층(32)의 양면을 산화시켜 산화물층(36)을 생성한다.
이러한 산화물층(36)은 활성층(32) 모서리에 걸리는 전계를 완화시킴으로써, 메모리층(34)의 스트레스를 줄여, 소자의 수명을 연장시킬 수 있으며 모서리에 걸리는 균일하지 못한 전계에 의한 소자 오동작을 방지할 수 있다.
도 4는 본 발명의 제3실시예에 따른 비휘발성메모리장치의 구조를 도시한 도면이다. 이하, 비휘발성메모리장치는 하나의 셀만을 도시한다.
도 4에 도시된 바와 같이, 제3실시예에 따른 비휘발성메모리장치는, 채널이 형성되는 평판형의 활성층(42)을 구비하며, 활성층(42)을 기준으로 상하부의 또다른 활성층과의 층분리를 위한 저유전층(41, 43)이 상하로 존재한다. 활성층(42)을 감싸는 메모리층(44)이 형성된다. 메모리층(44)은 터널링 절연층, 전하 포획층 및 블록킹층을 포함한다. 메모리층(44)을 감싸는 게이트전극(45)이 형성된다. 메모리층(44)을 감싸는 스트링 방향으로 게이트전극 전후로 보호층을 구비한다.
활성층(42)의 너비는 도 1b의 채널 너비만큼으로 정의될 수 있다. 나아가 활성층(42)의 너비는 채널 너비를 종래 기술의 채널 너비큼을 보장하고 식각 가로-세로비가 허용하는 한도 내에서 더욱 줄일 수 있다. 이 때, 채널 너비나 채널 길이에 따른 활성층(42)의 두께 제약은 없으며, 채널이 형성되면서 소자로써 동작하는 최소한의 두께 이상을 갖는다. 그리고, 저유전층(41, 43)의 두께는 각 스트링간의 절연을 보장해야 하며, 각 셀의 메모리층 및 게이트전극으로 치환될 수 있을 정도의 공간을 갖는 최소한의 두께를 갖는다. 그리고, 터널링절연막, 전하 포획층 및 블록킹층은 일반적인 전하 포획형 플래시 메모리의 동작을 보장할 수 있는 두께 및 질을 갖는다.
또한, 각각의 활성층(42)은 단결정 반도체 물질 또는 다결정 반도체 물질을 사용할 수 있다. 활성층(42)은 폴리실리콘을 포함한다. 또한, 활성층(42)은 에피택셜 성장을 통해 형성할 수 있다. 예컨대, 활성층(42)은 단결정실리콘, 실리콘 게르마늄 등의 물질도 이용 가능하다.
그리고 저유전층(41, 43)은 선택적인 식각이 가능하도록 활성층(42)에 대해 높은 식각비를 갖는 물질이 선택된다. 저유전층(41, 43)의 물질은 실리콘산화층, 알루미늄산화층, 실리콘질화층 등이 될 수 있다.
메모리층(44)은 터널링절연층/전자포획층/블로킹절연층으로 이루어지며 각 부분의 절연 물질은 용도에 적합하도록 선택하여 증착 가능하다. 일예로, SiO2/Si3N4/SiO2, 특히, 터널링절연층은 열산화공정을 통해서 생성한 산화물을 이용할 수 있다. 즉, 메모리층(44) 중 터널링 절연층은 활성층(42)이 실리콘 계열일 경우에, 열산화를 통해 형성할 수도 있다. 터널링 절연층 또는 블로킹 절연층으로는 SiO2, Al2O3, HfN, HfAlO 등을 포함하는 절연 물질 또는 고유전상수(High-k)의 절연 물질 사용이 가능하다. 전하 포획층으로는 Si3N4, HfAlO, Al2O3, AlN, HfSiO 등을 포함하는 절연 물질 또는, 고유전상수의 절연 물질 사용이 가능하다.
게이트전극(45)은 고농도 도핑된 폴리실리콘이나 금속 등이 이용 가능하다. 이 중, 습식 및 건식 식각이 용이한 물질을 게이트전극(45)으로 이용하면 메모리층(44)을 제작한 후, 전체적으로 전극 물질을 증착하고 식각하여 게이트전극(45)을 각각으로 독립시킬 수 있다.
반면, 식각이 어려운 물질을 게이트전극(45)으로 채택하면, 메모리층(44)에 대해 선택적 식각이 가능하면서 프린징필드(Fringing field) 효과를 낼 수 있는 절연 물질을 증착하고 부분적으로 식각한 뒤 전극 물질을 증착하여 독립적인 게이트전극(45)을 형성한다.
위와 같이, 게이트전극(45)들은 소자 동작을 위해 동일 스트링 내에서 완전하게 독립적이어야 한다. 또한, 소자가 동작 할 때, 전체적인 채널 형성은 워드라인 전극의 프린징필드에 의해 이루어지므로 게이트전극(45)의 두께와 게이트전극(45)간의 간격은 프린징필드 효과에 의한 채널 형성을 고려하여 디자인해야 한다.
본 발명에서 제안하는 비휘발성메모리장치는 기본적으로 프린징필드(fringing field)로 소스/드레인을 형성하게 된다. 소자 동작에 필요한 채널 이외의 곳에도 프린징필드 영향으로 인해 저유전층(41, 43) 상하의 활성층(42)에도 기생 채널이 형성될 수 있다. 기생 채널 부분의 메모리층 역할을 하는 저유전층(41, 43)에는 전하 포획 층이 존재 하지 않으므로 원치 않은 경우에 기생 채널이 형성되어 누설 전류가 생성 될 수 있다. 이를 개선하는 방안으로 저유전층(41, 43)으로서 낮은 유전상수(low-k)의 물질로 형성함으로써, 게이트 전계 효과를 줄여서 누설 전류로 작용할 수 있는 기생 채널 형성을 방지할 수 있다.
도 5는 본 발명의 제4실시예에 따른 비휘발성메모리장치의 구조를 도시한 도면이다. 이하, 비휘발성메모리장치는 하나의 셀만을 도시한다. 제4실시예는 활성층 상하부에 형성된 절연층의 물질을 바꾼다. 즉, 절연층을 전하 포획이 가능한 전하포획층(51, 53)으로 형성한다. 전하를 포획하고 있는 전하포획층(51, 53)의 경우, 문턱 전압을 상승시키는 효과를 가지게 됨으로, 기생 채널 형성을 방지할 수 있다.
도 5에 도시된 바와 같이, 제4실시예에 따른 비휘발성메모리장치는, 채널이 형성되는 평판형의 활성층(52)을 구비하며, 활성층(52)을 기준으로 상하부의 또다른 활성층과의 층분리를 위한 전하포획층(41, 43)이 상하로 존재한다. 활성층(52)을 감싸는 메모리층(54)이 형성된다. 메모리층(54)은 터널링 절연층, 전하 포획층 및 블록킹층을 포함한다. 메모리층(54)을 감싸는 게이트전극(55)이 형성된다. 메모리층(54)을 감싸는 스트링 방향으로 게이트전극 전후로 보호층을 구비한다.
활성층(52)의 너비는 도 1b의 채널 너비만큼으로 정의될 수 있다. 나아가 활성층(52)의 너비는 채널 너비를 종래 기술의 채널 너비큼을 보장하고 식각 가로-세로비가 허용하는 한도 내에서 더욱 줄일 수 있다. 이 때, 채널 너비나 채널 길이에 따른 활성층(52)의 두께 제약은 없으며, 채널이 형성되면서 소자로써 동작하는 최소한의 두께 이상을 갖는다. 그리고, 전하포획층(51, 53)의 두께는 각 스트링간의 절연을 보장해야 하며, 각 셀의 메모리층 및 게이트전극으로 치환될 수 있을 정도의 공간을 갖는 최소한의 두께를 갖는다. 그리고, 터널링절연막, 전하 포획층 및 블록킹층은 일반적인 전하 포획형 플래시 메모리의 동작을 보장할 수 있는 두께 및 질을 갖는다.
또한, 각각의 활성층(52)은 단결정 반도체 물질 또는 다결정 반도체 물질을 사용할 수 있다. 활성층(52)은 폴리실리콘을 포함한다. 또한, 활성층(52)은 에피택셜 성장을 통해 형성할 수 있다. 예컨대, 활성층(52)은 단결정실리콘, 실리콘 게르마늄 등의 물질도 이용 가능하다.
그리고 전하포획층(51, 53)은 선택적인 식각이 가능하도록 활성층(52)에 대해 높은 식각비를 갖는 물질이 선택된다. 전하포획층(51, 53)의 물질은 Si3N4, HfAlO, Al2O3, AlN, HfSiO 등을 포함하는 절연 물질 또는, 고유전상수의 절연 물질 사용이 가능하다.
메모리층(54)은 터널링절연층/전자포획층/블로킹절연층으로 이루어지며 각 부분의 절연 물질은 용도에 적합하도록 선택하여 증착 가능하다. 일예로, SiO2/Si3N4/SiO2, 특히, 터널링절연층은 열산화공정을 통해서 생성한 산화물을 이용할 수 있다. 즉, 메모리층(54) 중 터널링 절연층은 활성층(52)이 실리콘 계열일 경우에, 열산화를 통해 형성할 수도 있다. 터널링 절연층 또는 블로킹 절연층으로는 SiO2, Al2O3, HfN, HfAlO 등을 포함하는 절연 물질 또는 고유전상수(High-k)의 절연 물질 사용이 가능하다. 전하 포획층으로는 Si3N4, HfAlO, Al2O3, AlN, HfSiO 등을 포함하는 절연 물질 또는, 고유전상수의 절연 물질 사용이 가능하다.
게이트전극(55)은 고농도 도핑된 폴리실리콘이나 금속 등이 이용 가능하다. 이 중, 습식 및 건식 식각이 용이한 물질을 게이트전극(45)으로 이용하면 메모리층(54)을 제작한 후, 전체적으로 전극 물질을 증착하고 식각하여 게이트전극(55)을 각각으로 독립시킬 수 있다.
반면, 식각이 어려운 물질을 게이트전극(55)으로 채택하면, 메모리층(54)에 대해 선택적 식각이 가능하면서 프린징필드(Fringing field) 효과를 낼 수 있는 절연 물질을 증착하고 부분적으로 식각한 뒤 전극 물질을 증착하여 독립적인 게이트전극(45)을 형성한다.
위와 같이, 게이트전극(55)들은 소자 동작을 위해 동일 스트링 내에서 완전하게 독립적이어야 한다. 또한, 소자가 동작 할 때, 전체적인 채널 형성은 워드라인 전극의 프린징필드에 의해 이루어지므로 게이트전극(55)의 두께와 게이트전극(55)간의 간격은 프린징필드 효과에 의한 채널 형성을 고려하여 디자인해야 한다.
도 6은 본 발명의 제5실시예에 따른 비휘발성메모리장치의 구조를 도시한 도면이다. 이하, 비휘발성메모리장치는 하나의 셀만을 도시한다.
도 6에 도시된 바와 같이, 채널이 형성되는 평판형의 활성층(62)을 구비하며, 활성층(61)을 감싸는 메모리층(62)이 형성된다. 메모리층(62)은 터널링 절연층, 전하 포획층 및 블록킹층을 포함한다. 메모리층(62)을 감싸는 게이트전극(63)이 형성된다. 게이트전극(63)은 활성층(61)을 완전히 감싸는 형태이다.
제5실시예에서는 프린징필드로 인한 원하지 않는 채널이 형성되지 않으며, 또한 게이트전극(63)이 활성층(61)을 모두 둘러싸고 있으므로, 누설 전류의 최소화, 스위칭 특성 향상 등의 추가적인 효과도 기대할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 7a 내지 도 7h는 본 발명의 제2실시예에 따른 비휘발성메모리장치의 제조 방법의 일예를 도시한 도면이다.
도 7a에 도시된 바와 같이, 반도체기판(70) 상에 절연층(71)과 활성층(72)을 번갈아 교대로 증착하여 셀스택을 형성한다. 절연층(71)은 상하부 활성층간의 층분리를 위한 물질이다. 활성층(72)은 단결정 반도체 물질 또는 다결정 반도체 물질을 사용할 수 있다. 활성층(72)은 폴리실리콘을 포함한다. 또한, 활성층(72)은 에피택셜 성장을 통해 형성할 수 있다. 예컨대, 활성층(72)은 단결정실리콘, 실리콘 게르마늄 등의 물질도 이용 가능하다. 활성층(72)은 평판형 활성층(Planar type active layer)이 된다. 절연층(71)은 선택적인 식각이 가능하도록 활성층(72)에 대해 높은 식각비를 갖는 물질이 선택된다. 절연층(71)의 물질은 실리콘산화층, 알루미늄산화층, 실리콘질화층 등이 될 수 있다.
도 7b에 도시된 바와 같이, 셀스택을 복수의 스트링(100)으로 분리시킨다. 이를 위해 절연층(71)과 활성층(72)을 식각하여 스트링분리홈(101)을 형성한다. 이에 따라, 스트링 방향(A)으로 활성층(72)과 절연층(71)이 연장된다. 여기서, 스트링(100)은 반도체기판(70)에 수평방향으로 연장된다. 절연층(71)과 활성층(72)은 반도체기판(70)에 대해 수직방향(B)으로 번갈아 교대로 적층된다.
도 7c에 도시된 바와 같이, 산화물층(73)을 형성한다. 산화물층(73)은 활성층(72)의 노출된 측면을 산화시켜 형성할 수 있다. 활성층(72)이 폴리실리콘인 경우, 산화물층(72)은 실리콘산화층이 된다.
도 7d에 도시된 바와 같이, 절연층(71)을 선택적으로 식각한다. 이에 따라, 절연층(71A)은 활성층(72)보다 작은 폭을 갖고 형성되며, 스트링(100)과 동일한 방향으로 연장된다. 절연층(71A)을 선택적으로 식각하기 위해 감광막을 이용한 마스크를 형성하며, 후속하여 습식식각 등을 이용한다.
도 7e에 도시된 바와 같이, 메모리층(74)을 형성한다. 메모리층(74)은 터널절연층, 전하포획층 및 블록킹층을 적층하여 형성할 수 있다.
메모리층(74)은 SiO2/Si3N4/SiO2의 적층막을 포함한다. 특히, 터널링절연층은 열산화공정을 통해서 생성한 산화물을 이용할 수 있다. 즉, 메모리층(74) 중 터널링 절연층은 활성층(72)이 실리콘 계열일 경우에, 열산화를 통해 형성할 수도 있다. 터널링 절연층 또는 블로킹 절연층으로는 SiO2, Al2O3, HfN, HfAlO 등을 포함하는 절연 물질 또는 고유전상수(High-k)의 절연 물질 사용이 가능하다. 전하 포획층으로는 Si3N4, HfAlO, Al2O3, AlN, HfSiO 등을 포함하는 절연 물질 또는, 고유전상수의 절연 물질 사용이 가능하다.
도 7f에 도시된 바와 같이, 메모리층(74)을 포함한 전면에 워드라인분리절연층(75)을 형성한다. 워드라인분리절연층(75)은 실리콘산화층을 포함한다.
도 7g에 도시된 바와 같이, 워드라인분리절연층(75) 상에 스트링분리홈을 갭필하는 보호층(76)을 형성한다. 보호층(76)은 실리콘산화층을 포함한다.
도 7h에 도시된 바와 같이, 워드라인(또는 게이트전극)(77)을 형성한다.
워드라인(77)을 형성하는 공정은, 먼저 보호막(76)을 선택적으로 식각하여 워드라인(77)이 형성될 워드라인홈을 형성하고, 이후 워드라인 물질을 채워넣는다. 따라서, 스트링방향으로 이웃한 워드라인(77)은 보호막(76A)에 의해 분리된다.
다른 실시예에서는, 워드라인 물질을 먼저 증착한 후 선택적으로 패터닝하여 워드라인(77)을 형성하고, 이후 워드라인분리절연층(75)을 형성할 수도 있다.
상술한 바에 따르면, 채널이 형성되는 평판형의 복수의 활성층(72)을 구비하며, 활성층(72)의 양끝단에 산화물층(73)이 형성된다. 활성층(72)을 기준으로 상하부의 또다른 활성층과의 층분리를 위한 절연층(71A)이 상하로 존재한다. 활성층(72)을 감싸는 메모리층(74)이 형성된다. 메모리층(74)을 감싸는 워드라인(77)이 형성된다. 스트링 방향으로 이웃하는 워드라인(77) 사이에는 보호층(76A)이 형성된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
21, 23 : 절연층
22 : 활성층
24 : 메모리층
25 : 게이트전극

Claims (5)

  1. 평판형의 활성층;
    상기 활성층의 상부와 하부에 형성된 절연층;
    상기 절연층을 사이에 두고 상기 활성층을 에워싸는 메모리층; 및
    상기 메모리층 상에서 상기 활성층을 에워싸는 게이트전극
    을 포함하는 비휘발성메모리장치.
  2. 제1항에 있어서,
    상기 절연층은 저유전층을 포함하는 비휘발성메모리장치.
  3. 제1항에 있어서,
    상기 활성층의 양끝단에 형성된 산화물층을 더 포함하는 비휘발성메모리장치.
  4. 평판형의 활성층;
    상기 활성층의 상부와 하부에 형성된 전하포획층;
    상기 전하포획층을 사이에 두고 상기 활성층을 에워싸는 메모리층; 및
    상기 메모리층 상에서 상기 활성층을 에워싸는 게이트전극
    을 포함하는 비휘발성메모리장치.
  5. 평판형의 활성층;
    상기 활성층을 에워싸는 메모리층; 및
    상기 메모리층 상에서 상기 활성층을 에워싸는 게이트전극
    을 포함하는 비휘발성메모리장치.
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CN110729212A (zh) * 2019-09-30 2020-01-24 长江存储科技有限责任公司 一种三维存储器漏电分析方法

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