CN117637822A - 半导体器件及其制备方法 - Google Patents
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本申请公开了一种半导体器件及其制备方法，该半导体器件包括半导体基底和栅极结构，半导体基底具有沟道区、以及分设于沟道区相对两侧的源极区和漏极区；栅极结构包括栅极介质层和形成在栅极介质层上的栅电极；栅极介质层形成在半导体基底上并至少覆盖沟道区，栅极介质层的相对两端分别与源极区、漏极区接触；漏极区上方的栅极介质层厚度D1大于沟道区上方的栅极介质层厚度D2。本申请通过使沟道区上方的栅极介质层具有较小厚度，以保证半导体器件具有良好的驱动电流，同时，使漏极区上方的栅极介质层具有较大厚度，以在保证半导体器件的驱动电流的基础上，进而避免半导体器件中出现栅致漏极泄漏电流。
Description
技术领域
本申请涉及半导体相关技术领域，尤其涉及一种半导体器件及其制备方法。
背景技术
栅致漏极泄漏电流是指当MOS器件处于关态时，漏极与正向压降相连，由于栅极和漏极之间的交叠，在栅极和漏极之间的交叠区域会存在强电场，载流子会在强电场作用下发生带-带隧穿效应，从而引起漏极到栅极之间的漏电流。随着MOS器件尺寸缩小，栅极介质层的厚度不断减薄，栅致漏极泄漏电流急剧增加，栅致漏极泄漏电流已经严重影响到小尺寸MOS器件或者存储器的可靠性。
随着MOS器件的不断发展，高压MOS器件逐渐受到重视，由于低压MOS器件具有很大的栅致漏极泄漏电流，则高压MOS器件中的栅致漏极泄漏电流仍很大，栅致漏极泄漏电流问题也变得更加明显、更加严重。为了解决上述问题，通常会对栅极介质层的厚度进行整体加厚，但是，当栅极介质层的厚度过厚时易使得MOS器件的驱动电流变小，进而使MOS器件的运行速度变慢。
因此，如何提供一种半导体器件及其制备方法，以在保证半导体器件的驱动电流的基础上，避免半导体器件中出现栅致漏极泄漏电流，成为本领域亟需解决的问题。
发明内容
本申请的目的是提供一种半导体器件，其通过使沟道区上方的栅极介质层具有较小厚度，以保证半导体器件具有良好的驱动电流，同时，使漏极区上方的栅极介质层具有较大厚度，以在保证半导体器件的驱动电流的基础上，进而避免半导体器件中出现栅致漏极泄漏电流。
另一目的还在于提供一种半导体器件的制备方法，采用该制备方法可得到上述的半导体器件。
第一方面，本申请实施例提供一种半导体器件，其包括：
半导体基底，具有沟道区、以及分设于沟道区相对两侧的源极区和漏极区；
栅极结构，包括栅极介质层和形成在栅极介质层上的栅电极；栅极介质层形成在半导体基底上并至少覆盖沟道区，栅极介质层的相对两端分别与源极区、漏极区接触；漏极区上方的栅极介质层厚度D1大于沟道区上方的栅极介质层厚度D2。
在一种可能的实施方案中，漏极区上方的栅极介质层厚度D1与沟道区上方的栅极介质层厚度D2的差值为
在一种可能的实施方案中，沟道区上方的栅极介质层厚度D2小于
在一种可能的实施方案中，漏极区配置有凹陷部，栅极介质层填充于凹陷部内，且在该凹陷部的厚度为D1。
在一种可能的实施方案中，凹陷部处的栅极介质层的底面和顶面均被配置为弧形面，且底面和顶面镜像对称。
在一种可能的实施方案中，栅极介质层包括第一介质层和第二介质层，第一介质层位于栅极介质层靠近半导体基底的一侧，第一介质层和第二介质层的厚度之比为100:1。
在一种可能的实施方案中，漏极区上方的第一介质层厚度为第一厚度，沟道区上方的第一介质层厚度为第二厚度，第一厚度大于第二厚度。
在一种可能的实施方案中，第一厚度和第二厚度的比值为0.87～0.9。
在一种可能的实施方案中，漏极区配置有凹陷部，第一介质层填充于凹陷部内，且在该凹陷部具有第一厚度。
在一种可能的实施方案中，凹陷部处的第一介质层的底面和顶面均被配置为弧形面，且底面和顶面镜像对称。
在一种可能的实施方案中，第二介质层在漏极区、沟道区上的厚度均相同。
在一种可能的实施方案中，所述第一介质层与或者第二介质层为二氧化硅。
在一种可能的实施方案中，源极区和漏极区内填充有锗硅材料，该锗硅材料具有从7/3至9/1的硅/锗比。
第二方面，本申请实施例提供一种半导体器件的制备方法，其包括以下步骤：
提供半导体基底，并在该半导体基底上形成沟道区、以及分设于沟道区相对两侧的源极区和漏极区；
于半导体基底上形成栅极介质层，栅极介质层至少覆盖沟道区且相对两端分别与源极区、漏极区接触；漏极区上方的栅极介质层厚度D1大于沟道区上方的栅极介质层厚度D2；
于栅极介质层上形成栅电极，栅电极与栅极介质层构成栅极结构。
在一种可能的实施方案中，在于半导体基底上形成栅极介质层之前，在半导体基底上形成沟道区、以及分设于沟道区相对两侧的源极区和漏极区之后，还包括：
于漏极区形成凹陷部。
在一种可能的实施方案中，于半导体基底上形成栅极介质层的步骤包括：
于半导体基底上形成第一介质层，第一介质层覆盖源极区、沟道区并填充漏极区的凹陷部；第一介质层在凹陷部处具有第一厚度，第一介质层在沟道区处具有第二厚度，第一厚度大于第二厚度；
于第一介质层上形成第二介质层；第二介质层在漏极区、沟道区处的厚度均相同。
在一种可能的实施方案中，凹陷部处的第一介质层的底面和顶面均被配置为弧形面，且底面和顶面镜像对称。
在一种可能的实施方案中，第一介质层和第二介质层的厚度之比为100:1。
在一种可能的实施方案中，在于半导体基底上形成栅极介质层的步骤中，栅极介质层覆盖源极区、沟道区并填充漏极区的凹陷部；栅极介质层在凹陷部的厚度为D1。
在一种可能的实施方案中，凹陷部处的栅极介质层的底面和顶面均被配置为弧形面，且底面和顶面镜像对称。
与现有技术相比，本申请的有益效果至少如下：
本申请所提供的半导体器件通过使沟道区上方的栅极介质层具有较小厚度，以保证半导体器件具有良好的驱动电流，以及具有良好的运行速度；同时，通过仅使漏极区上方的栅极介质层具有较大厚度，即栅极和漏极之间的交叠区域具有较大厚度，以在保证半导体器件的驱动电流的基础上，进而避免半导体器件中出现栅致漏极泄漏电流。
此外，漏极区配置有凹陷部，栅极介质层覆盖源极区、沟道区并填充漏极区中的凹陷部，凹陷部处的栅极介质层的底面和顶面均被配置为弧形面，且底面和顶面镜像对称，通过将上述漏极区配置为具有凹陷部的结构，可有效增加栅极介质层在漏极区处的厚度，以避免半导体器件中出现栅致漏极泄漏电流。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1为根据本申请实施例示出的一种半导体器件的结构示意图；
图2为根据本申请实施例示出的一种半导体器件的结构示意图；
图3～图9为根据本申请实施例示出的一种半导体器件处于不同制备阶段的结构示意图。
图示说明：
100半导体基底；110沟道区；120漏极区；121氧化层；130源极区；140隔离区；1001第一区域；1002第二区域；1003第三区域；1004和1004’被蚀刻区域；200掩膜层；300光刻胶层；310窗口；400凹陷部；500栅极介质层；510第一介质层；520第二介质层；600栅电极。
具体实施方式
以下通过特定的具体实施例说明本申请的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本申请的其他优点与功效。本申请还可以通过另外不同的具体实施方式加以实施或营业，本申请中的各项细节也可以基于不同观点与应用，在没有背离本申请的精神下进行各种修饰或改变。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。此外，术语“第一”和“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
根据本申请的一个方面，提供了一种半导体器件。参见图1，该半导体器件包括半导体基底100和栅极结构。半导体基底100具有沟道区110、以及分设于沟道区110相对两侧的源极区130和漏极区120。栅极结构包括栅极介质层500和形成在栅极介质层500上的栅电极600，栅极介质层500形成在半导体基底100上并至少覆盖沟道区110，栅极介质层500的相对两端分别与源极区130、漏极区120直接接触。漏极区120上方的栅极介质层500厚度D1大于沟道区110上方的栅极介质层500厚度D2。
通过使沟道区110上方的栅极介质层500具有较小厚度，以保证半导体器件具有良好的驱动电流，以及具有良好的运行速度；同时，通过仅使漏极区120上方的栅极介质层500具有较大厚度，即栅极和漏极之间的交叠区域具有较大厚度，以在保证半导体器件的驱动电流的基础上，进而避免半导体器件中出现栅致漏极泄漏电流。
作为示例，半导体器件可以是任何结合了栅电极600、沟道区500和一对源极区130与漏极区120的半导体器件，半导体器件包括但不限于是金属-氧化物半导体场效应晶体管(MOS-FEF)、存储器晶体管或者微机电系统。在本实施例中，半导体器件可为PMOS晶体管、NMOS晶体管或者CMOS集成电路。
作为示例，半导体基底100以及半导体基底100中的沟道区110可以由能够抵抗制造工艺且电荷能够在其中移动的任何半导体材料构成。例如，半导体基底100由硅材料、III-V族材料或者锗硅材料构成。在一实施例中，半导体基底100为硅衬底或者绝缘体上硅衬底。在又一实施例中，半导体基底100包括III-V族材料，例如氮化镓、磷化镓、砷化镓、磷化铟、锑化铟、砷化铟镓、砷化铝镓、磷化铟镓或其组合。在又一实施例中，沟道区110为半导体基底100中掺杂有电荷载流子掺杂剂杂质原子的那部分，电荷载流子掺杂剂杂质原子包括但不限于是碳、硅、锗、氧、硫、硒、磷、砷、硼或其组合。
作为示例，源极区130和漏极区120可以由晶格常数与沟道区110的晶格常数不同且电阻率充分低以减小寄生电阻的任何材料构成。在一实施例中，沟道区110由硅材料构成，源极区130和漏极区120由锗硅材料构成，且该锗硅材料具有从7/3至9/1的硅/锗比。在又一实施例中，沟道区110由硅材料构成，源极区130和漏极区120由掺碳硅构成。
作为示例，栅极介质层500可以包括适用于将栅电极600与沟道区110绝缘隔离的任何电介质材料。例如，栅极介质层500包括但不限于是高k电介质层、二氧化硅层或者氮氧化硅层，高k电介质层的材料包括但不限于是氧化铪、氮氧化铪、硅酸铪、氧化镧、氧化锆、硅酸锆、氧化钽、钛酸钡、氧化钇或氧化铝。在一实施例中，栅极介质层500为单层结构，其为高k电介质层、二氧化硅层或者氮氧化硅层。在又一实施例中，栅极介质层500为多层结构，其优选为两层结构，两层结构均选用二氧化硅。
作为示例，漏极区120上方的栅极介质层500厚度D1与沟道区110上方的栅极介质层500厚度D2的差值为且沟道区110上方的栅极介质层500厚度D2优选为小于在本实施例中，D1优选为/>D2优选为/>源极区130上方的栅极介质层500厚度与D2相同。
作为示例，参见图1，漏极区120配置有凹陷部400，栅极介质层500覆盖源极区130、沟道区110并填充漏极区120中的凹陷部400，栅极介质层500在该凹陷部400的厚度为D1。通过调节凹陷部400的深度即可调节栅极介质层500在漏极区120和沟道区110的厚度差，也就是说通过调节凹陷部400的深度即可调节漏极区120处的栅极介质层500所超出沟道区110处的栅极介质层500的厚度。通过将漏极区120配置为具有凹陷部400的结构，可有效增加栅极介质层500在漏极区120处的厚度，以避免半导体器件中出现栅致漏极泄漏电流。
较佳地，栅极介质层500为单层结构，其包括但不限于是高k电介质层、二氧化硅层或者氮氧化硅层。凹陷部400处的栅极介质层500的底面和顶面均被配置为弧形面，且底面和顶面镜像对称。
作为示例，参见图2，栅极介质层500为多层结构，其优选为两层结构。栅极介质层500包括第一介质层510和第二介质层520，第一介质层510位于栅极介质层500靠近半导体基底100的一侧，且优选为采用热氧化法所制成；第二介质层520位于栅极介质层500远离半导体基底100的一侧，且优选为采用原位水汽生成法所制成。第一介质层510的厚度大于第二介质层520的厚度，第一介质层510和第二介质层520的厚度之比优选为100:1。第一介质层510或者第二介质层520包括但不限于是高k电介质层、二氧化硅层或者氮氧化硅层。
漏极区120上方的第一介质层510厚度为第一厚度H1，沟道区110上方的第一介质层510厚度为第二厚度H2，第一厚度H1大于第二厚度H2。第一厚度H1和第二厚度H2的比值优选为0.87～0.9。在本实施例中，H1优选为H2优选为/>源极区130上方的第一介质层510厚度与H2相同。第二介质层520在漏极区120、沟道区110、源极区130上的厚度均相同。
作为示例，参见图2，漏极区120配置有凹陷部400，第一介质层510覆盖源极区130、沟道区110并填充漏极区120中的凹陷部400，第一介质层510在凹陷部400的厚度为第一厚度H1。通过调节凹陷部400的深度即可调节第一介质层510在漏极区120和沟道区110的厚度差，也就是说通过调节凹陷部400的深度即可调节漏极区120处的第一介质层510所超出沟道区110处的第一介质层510的厚度。通过将漏极区120配置为具有凹陷部400的结构，可有效增加第一介质层510在漏极区120处的厚度，进而增加栅极介质层500在漏极区120处的厚度，以避免半导体器件中出现栅致漏极泄漏电流。较佳地，凹陷部400处的第一介质层510的底面和顶面均被配置为弧形面，且底面和顶面镜像对称。
作为示例，栅电极600可以由具有适当逸出功的任何导电材料构成。在一实施例中，栅电极600为金属栅电极，栅电极600具体由金属氮化物、金属碳化物、金属硅化物、金属铝化物、铪、锆、钛、钽、铝、钌、钯、铂、钴、镍或者导电金属氧化物所构成。在又一实施例中，栅电极600由掺杂多晶硅构成。
作为示例，参见图1和图2，半导体基底100还配置有隔离区140，隔离区140由二氧化硅构成且通过浅沟槽隔离(STI)集成方案制造而成。隔离区140被配置为环绕于半导体基底100的环形结构，并使沟道区110、源极区130和漏极区120均位于其所限定出的环形空间内。
根据本申请的一个方面，提供了一种半导体器件的制备方法。该制备方法包括以下步骤：
S1、提供半导体基底100，并在该半导体基底100上形成沟道区110、以及分设于沟道区110相对两侧的源极区130和漏极区120。
如图3所示，提供半导体基底100，半导体基底100可以是上述实施例中描述的任一半导体基底，半导体基底100优选为配置有隔离区140，该隔离区140由二氧化硅构成且通过浅沟槽隔离(STI)集成方案制造而成。
如图4所示，将半导体基底100划分为第一区域1001、第二区域1002和第三区域1003，于半导体基底100上形成掩膜层200，掩膜层200覆盖第一区域1001并露出第二区域1002和第三区域1003；蚀刻第二区域1002和第三区域1003，并在第二区域1002和第三区域1003分别形成被蚀刻区域1004和1004’。例如，可通过干法蚀刻工艺或者湿法蚀刻工艺蚀刻第二区域1002和第三区域1003来形成被蚀刻区域1004和1004’。
如图5所示，在被蚀刻区域1004中形成漏极区120，在被蚀刻区域1004’中形成源极区130，漏极区120和源极区130可采用上述实施例中描述的材料构成。漏极区120和源极区130之间的区域被配置为沟道区110，即第一区域1001为沟道区110。在形成漏极区120和源极区130之后移除上述掩膜层200。
S2、于漏极区120形成凹陷部400。
如图6所示，于半导体基底100上形成光刻胶层300，且光刻胶层300具有一个露出漏极区120的窗口310。具体地，于半导体基底100的整个上表面上均形成光刻胶层300，蚀刻漏极区120上方的光刻胶层300，并在光刻胶层300上形成一个窗口310，该窗口310露出漏极区120。自上述窗口310向半导体基底100注入氧气，并在所露出的漏极区120上形成自上表面向内延伸预设厚度的氧化层121。
如图7所示，移除上述光刻胶层300。同时，移除上述氧化层121，并在漏极区120形成凹陷部400。凹陷部400的壁面优选为弧形面。通过调节凹陷部400的深度即可调节后续栅极介质层500在漏极区120和沟道区110的厚度差，也就是说通过调节凹陷部400的深度即可调节后续漏极区120处的栅极介质层500所超出沟道区110处的栅极介质层500的厚度，以避免半导体器件中出现栅致漏极泄漏电流。
S3、于半导体基底100上形成栅极介质层500，栅极介质层500至少覆盖沟道区110且相对两端分别与源极区130、漏极区120接触；漏极区120上方的栅极介质层500厚度D1大于沟道区110上方的栅极介质层500厚度D2。
作为示例，如图8所示，于半导体基底100上形成栅极介质层500，栅极介质层500为单层结构，其包括但不限于是高k电介质层、二氧化硅层或者氮氧化硅层。栅极介质层500覆盖源极区130、沟道区110并填充漏极区120中的凹陷部400，栅极介质层500在该凹陷部400的厚度为D1，栅极介质层500在沟道区110上的厚度为D2，D1大于D2，D1与D2的差值为D2优选为小于/> 在本实施例中，D1优选为/>D2优选为/>源极区130上方的栅极介质层500厚度与D2相同。
较佳地，凹陷部400处的栅极介质层500的底面和顶面均被配置为弧形面，且底面和顶面镜像对称。
作为示例，如图9所示，于半导体基底100上形成栅极介质层500的步骤包括：
于半导体基底100上形成第一介质层510，第一介质层510优选为采用热氧化法所制成，其覆盖源极区130、沟道区110并填充漏极区120的凹陷部400。第一介质层510在凹陷部400处具有第一厚度H1，第一介质层510在沟道区110处具有第二厚度H2，H1大于H2。H1与H2的比值优选为0.87～0.9。在本实施例中，H1优选为H2优选为/>源极区130上方的第一介质层510厚度与H2相同。
于第一介质层510上形成第二介质层520，第二介质层520优选为采用原位水汽生成法所制成，其在漏极区120、沟道区110、源极区130上的厚度均相同。
较佳地，第一介质层510的厚度大于第二介质层520的厚度，第一介质层510和第二介质层520的厚度之比优选为100:1。第一介质层510或者第二介质层520包括但不限于是高k电介质层、二氧化硅层或者氮氧化硅层。
较佳地，凹陷部400处的第一介质层510的底面和顶面均被配置为弧形面，且底面和顶面镜像对称。
S4、于栅极介质层500上形成栅电极600，栅电极600与栅极介质层500构成栅极结构。栅电极600可采用上述实施例中描述的材料构成。
由以上的技术方案可知，本申请所提供的半导体器件通过使沟道区110上方的栅极介质层500具有较小厚度，以保证半导体器件具有良好的驱动电流，以及具有良好的运行速度；同时，通过仅使漏极区120上方的栅极介质层500具有较大厚度，即栅极和漏极之间的交叠区域具有较大厚度，以在保证半导体器件的驱动电流的基础上，进而避免半导体器件中出现栅致漏极泄漏电流。
此外，漏极区120配置有凹陷部400，栅极介质层500覆盖源极区130、沟道区110并填充漏极区120中的凹陷部400，凹陷部400处的栅极介质层500的底面和顶面均被配置为弧形面，且底面和顶面镜像对称，通过将上述漏极区120配置为具有凹陷部400的结构，可有效增加栅极介质层500在漏极区120处的厚度，以避免半导体器件中出现栅致漏极泄漏电流。
以上所述仅是本申请的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请技术原理的前提下，还可以做出若干改进和替换，这些改进和替换也应视为本申请的保护范围。
Claims (20)
1.一种半导体器件，其特征在于，包括：
半导体基底，具有沟道区、以及分设于沟道区相对两侧的源极区和漏极区；
栅极结构，包括栅极介质层和形成在所述栅极介质层上的栅电极；所述栅极介质层形成在所述半导体基底上并至少覆盖所述沟道区，所述栅极介质层的相对两端分别与所述源极区、所述漏极区接触；漏极区上方的所述栅极介质层厚度D1大于沟道区上方的所述栅极介质层厚度D2。
2.根据权利要求1所述的半导体器件，其特征在于，漏极区上方的所述栅极介质层厚度D1与沟道区上方的所述栅极介质层厚度D2的差值为
3.根据权利要求1所述的半导体器件，其特征在于，沟道区上方的所述栅极介质层厚度D2小于
4.根据权利要求1所述的半导体器件，其特征在于，所述漏极区配置有凹陷部，所述栅极介质层填充于所述凹陷部内，且在该凹陷部的厚度为D1。
5.根据权利要求4所述的半导体器件，其特征在于，凹陷部处的所述栅极介质层的底面和顶面均被配置为弧形面，且所述底面和所述顶面镜像对称。
6.根据权利要求1～5中任一项所述的半导体器件，其特征在于，所述栅极介质层包括第一介质层和第二介质层，所述第一介质层位于所述栅极介质层靠近半导体基底的一侧，所述第一介质层和第二介质层的厚度之比为100:1。
7.根据权利要求6所述的半导体器件，其特征在于，漏极区上方的所述第一介质层厚度为第一厚度，沟道区上方的所述第一介质层厚度为第二厚度，所述第一厚度大于所述第二厚度。
8.根据权利要求7所述的半导体器件，其特征在于，所述第一厚度和第二厚度的比值为0.87～0.9。
9.根据权利要求7所述的半导体器件，其特征在于，所述漏极区配置有凹陷部，所述第一介质层填充于所述凹陷部内，且在该凹陷部具有所述第一厚度。
10.根据权利要求9所述的半导体器件，其特征在于，凹陷部处的所述第一介质层的底面和顶面均被配置为弧形面，且所述底面和所述顶面镜像对称。
11.根据权利要求6所述的半导体器件，其特征在于，所述第二介质层在所述漏极区、所述沟道区上的厚度均相同。
12.根据权利要求6所述的半导体器件，其特征在于，所述第一介质层与第二介质层为二氧化硅。
13.根据权利要求1所述的半导体器件，其特征在于，所述源极区和所述漏极区内填充有锗硅材料，所述锗硅材料具有从7/3至9/1的硅/锗比。
14.一种半导体器件的制备方法，其特征在于，包括：
提供半导体基底，并在该半导体基底上形成沟道区、以及分设于沟道区相对两侧的源极区和漏极区；
于所述半导体基底上形成栅极介质层，所述栅极介质层至少覆盖所述沟道区且相对两端分别与所述源极区、所述漏极区接触；漏极区上方的所述栅极介质层厚度D1大于沟道区上方的所述栅极介质层厚度D2；
于所述栅极介质层上形成栅电极，所述栅电极与所述栅极介质层构成栅极结构。
15.根据权利要求14所述的半导体器件的制备方法，其特征在于，在所述于半导体基底上形成栅极介质层之前，所述在半导体基底上形成沟道区、以及分设于沟道区相对两侧的源极区和漏极区之后，还包括：
于所述漏极区形成凹陷部。
16.根据权利要求15所述的半导体器件的制备方法，其特征在于，所述于半导体基底上形成栅极介质层的步骤包括：
于所述半导体基底上形成第一介质层，所述第一介质层覆盖所述源极区、所述沟道区并填充所述漏极区的所述凹陷部；所述第一介质层在所述凹陷部处具有第一厚度，所述第一介质层在所述沟道区处具有第二厚度，所述第一厚度大于所述第二厚度；
于所述第一介质层上形成第二介质层；所述第二介质层在所述漏极区、所述沟道区处的厚度均相同。
17.根据权利要求16所述的半导体器件的制备方法，其特征在于，凹陷部处的所述第一介质层的底面和顶面均被配置为弧形面，且所述底面和所述顶面镜像对称。
18.根据权利要求16所述的半导体器件的制备方法，其特征在于，所述第一介质层和第二介质层的厚度之比为100:1。
19.根据权利要求15所述的半导体器件的制备方法，其特征在于，在所述于半导体基底上形成栅极介质层的步骤中，所述栅极介质层覆盖所述源极区、所述沟道区并填充所述漏极区的所述凹陷部；所述栅极介质层在所述凹陷部的厚度为D1。
20.根据权利要求19所述的半导体器件的制备方法，其特征在于，凹陷部处的所述栅极介质层的底面和顶面均被配置为弧形面，且所述底面和所述顶面镜像对称。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210948602.4A CN117637822A (zh) | 2022-08-09 | 2022-08-09 | 半导体器件及其制备方法 |
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| CN117637822A true CN117637822A (zh) | 2024-03-01 |
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| CN202210948602.4A Pending CN117637822A (zh) | 2022-08-09 | 2022-08-09 | 半导体器件及其制备方法 |
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