KR20090123326A - 전하 트랩층을 갖는 불휘발성 메모리소자의 제조방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 46
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 9
- 150000004767 nitrides Chemical class 0.000 claims abstract description 47
- 230000005641 tunneling Effects 0.000 claims abstract description 33
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 25
- 230000003647 oxidation Effects 0.000 claims abstract description 24
- 238000005229 chemical vapour deposition Methods 0.000 claims abstract description 13
- 239000004065 semiconductor Substances 0.000 claims abstract description 11
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 238000000059 patterning Methods 0.000 claims abstract description 4
- 239000001301 oxygen Substances 0.000 claims description 8
- 229910052760 oxygen Inorganic materials 0.000 claims description 8
- 238000009279 wet oxidation reaction Methods 0.000 claims description 3
- 238000010438 heat treatment Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 11
- 230000014759 maintenance of location Effects 0.000 description 8
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- MWUXSHHQAYIFBG-UHFFFAOYSA-N Nitric oxide Chemical compound O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 230000000593 degrading effect Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 1
- 229910003855 HfAlO Inorganic materials 0.000 description 1
- 229910004129 HfSiO Inorganic materials 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000003197 catalytic effect Effects 0.000 description 1
- 239000002800 charge carrier Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 229910001882 dioxygen Inorganic materials 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 230000003746 surface roughness Effects 0.000 description 1
- 238000007669 thermal treatment Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
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- Engineering & Computer Science (AREA)
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Abstract
본 발명의 전하 트랩층을 갖는 불휘발성 메모리소자의 제조방법은, 반도체 기판 상에 1차 유전체층을 형성하는 단계; 1차 유전체층 위에 질화막을 형성하는 단계; 질화막 상에 산화 공정을 진행하여 질화막의 노출면을 산화막으로 형성하는 단계; 산화막 위에 화학기상증착(CVD) 공정으로 산화막을 형성하여 산화막 및 CVD-산화막으로 이루어진 2차 유전체층을 포함하면서, 1차 유전체층, 질화막 및 2차 유전체층이 적층된 구조의 터널링층을 형성하는 단계; 터널링층 위에 전하 트랩층, 차폐층 및 컨트롤게이트전극층을 형성하는 단계; 및 컨트롤게이트전극층, 차폐층, 전하 트랩층 및 터널링층을 패터닝하여 게이트 스택을 형성하는 단계를 포함한다.
라디칼 산화, CVD-산화막, 트랩 사이트
Description
본 발명은 반도체 소자에 관한 것으로서, 보다 상세하게는 전하 트랩층을 갖는 불휘발성 메모리소자의 제조방법에 관한 것이다.
불휘발성 메모리 소자(Non-volatile memory device)는 전기적으로 프로그램(program) 및 소거(erase)가 가능한 메모리 소자로서, 전원이 차단되었을 때도 정보의 유지가 요구되는 전자부품에서 폭 넓게 이용되고 있다. 불휘발성 메모리 소자는 플로팅게이트(floating gate) 구조를 갖는 것이 대부분이며, 이 플로팅게이트 내의 전하 유무에 따라 정보의 프로그램(program) 및 소거(erase) 기능을 수행한다. 그런데, 최근 메모리 소자의 집적도가 높아짐에 따라 불휘발성 메모리 소자를 구성하는 새로운 셀 구조가 요구되고 있다. 이러한 새로운 셀 구조의 종류 가운데 하나로 전하 트랩층(Charge trap layer)을 갖는 불휘발성 메모리 소자가 있다.
전하 트랩층을 갖는 불휘발성 메모리 소자는 반도체 기판 상에 형성된 터널링층(tunneling layer) 위에 전하 트랩층 및 차폐층(blocking layer)이 배치되고, 차폐층 위에 컨트롤게이트(control gate)가 배치된 구조로 이루어진다. 이러한 전 하 트랩층을 갖는 불휘발성 메모리 소자는 터널링층 위에 배치된 막의 성질에 따라 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon) 구조 또는 MANOS(Metal-Alumina Nitride-Oxide-Semiconductor) 구조로 분류되고 있다. 이와 같은 구조로 형성된 불휘발성 메모리 소자 상에 인가되는 바이어스 여부에 따라 전하 트랩층 내에 전하가 저장 또는 방전되어 전기적으로 프로그램 및 소거 동작이 진행된다.
한편, 반도체 기판 위에 형성된 터널링층은 일정한 바이어스 하에서 전자 또는 홀(hole)과 같은 전하 캐리어들이 이후 형성될 전하 트랩층 내로 터널링하여 주입될 수 있도록 하는 역할을 한다. 이러한 터널링층은 소자의 집적도가 높아지면서 SONOS 구조 또는 MANOS 구조를 적용함에 따라 충분한 프로그램 및 소거 동작의 특성 확보를 위해 보다 더 얇은 두께가 요구되고 있다. 그러나 터널링층의 두께가 얇아지면 데이터 보유(retention) 특성을 확보하기 어려운 문제가 있다. 또한, 터널링층 구조에 따라 계면막(interfacial layer)이 형성되어 막질 특성을 저하시켜 낮은 전압에서 누설 전류를 증가시킴으로서 불휘발성 메모리 소자의 특성이 저하되는 문제가 발생할 수 있다.
본 발명에 따른 전하 트랩층을 갖는 불휘발성 메모리소자의 제조방법은, 반도체 기판 상에 1차 유전체층을 형성하는 단계; 상기 1차 유전체층 위에 질화막을 형성하는 단계; 상기 질화막 상에 산화 공정을 진행하여 상기 질화막의 노출면을 산화막으로 형성하는 단계; 상기 산화막 위에 화학기상증착(CVD) 공정으로 산화막을 형성하여 산화막 및 CVD-산화막으로 이루어진 2차 유전체층을 포함하면서, 상기 1차 유전체층, 질화막 및 2차 유전체층이 적층된 구조의 터널링층을 형성하는 단계; 상기 터널링층 위에 전하 트랩층, 차폐층 및 컨트롤게이트전극층을 형성하는 단계; 및 상기 컨트롤게이트전극층, 차폐층, 전하 트랩층 및 터널링층을 패터닝하여 게이트 스택을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 1차 유전체층은 열공정을 이용하여 산화막으로 형성할 수 있다.
상기 산화 공정은 상기 질화막 상에 산소 라디칼을 공급하는 라디칼 산화 방법으로 진행하는 것이 바람직하다.
상기 산화막은 상기 질화막의 노출면으로부터 3Å 내지 9Å의 두께로 형성하는 것이 바람직하다.
상기 CVD- 산화막을 형성하는 단계 이후에, 급속열처리(RTP)를 진행하는 단계를 더 포함하는 것이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설 명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도 1 내지 도 6은 본 발명의 실시예에 따른 전하 트랩층을 갖는 불휘발성 메모리소자의 제조방법을 설명하기 위해 나타내보인 도면들이다. 도 7a는 일반적인 ONO 스택 구조의 밴다이어그램을 나타내보인 도면이다. 그리고 도 7b는 본 발명의 실시예에 따른 ONO 스택 구조의 밴다이어그램을 나타내보인 도면이다.
도 1을 참조하면, 반도체 기판(100) 위에 1차 유전체층(105)을 형성한다. 1차 유전체층(105)은 열산화(thermal oxidation) 방법을 이용하여 10Å 내지 30Å의 두께로 형성한다. 터널링층은 일반적으로 산화막의 단일막으로 형성하여 왔다. 그런데 소자의 집적도가 높아지면서 충분한 프로그램 및 소거 동작의 특성 확보를 위해 보다 얇은 두께의 터널링층이 요구되고 있다. 그러나 터널링층의 두께가 얇아지면 데이터 보유(retention) 특성을 확보하기 어려운 문제가 있다. 이에 따라 터널링층은 단일막 구조에서 다층 구조로 변화하고 있다. 1차 유전체층(105)은 이후 다층 구조의 터널링층이 된다.
도 2를 참조하면, 1차 유전체층(105) 위에 질화막(110)을 형성한다. 여기서 질화막(110)은 원자층 증착(ALD; Atomic Layer Deposition)방법 또는 화학기상증착(CVD; Chemical Vapor Deposition)방법을 이용하여 실리콘나이트라이드(SiN)막을 20Å 내지 40Å의 두께로 형성할 수 있다.
도 3을 참조하면, 질화막(110, 도 2 참조)을 산화시켜 질화막(110)의 표면으로부터 소정 두께(b)만큼 라디칼 산화막(115)을 형성한다. 라디칼 산화막(115)은 질화막(110) 상에 산화 공정을 진행하여 형성할 수 있다. 산화 공정은 산소 라디칼(radical)을 이용한 라디칼 산화(radical oxidation)방법으로 진행할 수 있다.
라디칼 산화 방법은 다른 산화 방법, 예를 들어 습식산화방법에 비해 비교적 짧은 시간 안에 질화막을 산화시키면서 상대적으로 전기적인 특성이 우수한 산화막을 형성할 수 있다. 구체적으로, 질화막이 형성된 반도체 기판 상에 산소 라디칼(O*)을 공급한다. 산소 라디칼은 산소가스와 수소가스를 소정 비율로 혼합한 소스 가스를 촉매 반응기로 통과시켜 발생시킬 수 있다. 다음에 발생된 산소 라디칼을 질화막(110)에 공급하면 산소 라디칼과의 산화 반응으로 질화막(110) 내에 존재하는 질소(nitrogen)가 외부로 거의 배출되면서 라디칼 산화막(115), 예컨대 실리콘옥사이드막(SiO2)이 형성된다. 여기서 라디칼 산화막(115)은 질화막(110)의 노출 표면으로부터 산소 라디칼에 의해 질소가 외부로 배출된 깊이(b)만큼 형성된다. 그리고 라디칼 산화막(115)에 의해 질화막(110)의 두께는 라디칼 산화막(115)의 두께(b)만큼 축소된다.
이때, 라디칼 산화 방법으로 산화 공정을 진행하면, 질화막(110)의 막질이 어닐링(annealing)되면서 질화막(110) 내에 존재하는 트랩 사이트(trap site)들이 다량 제거된다. 질화막(110) 내의 트랩 사이트들이 다량 제거되면 질화막(110) 막질 특성을 향상시킬 수 있다. 질화막(110) 내에 트랩 사이트가 많이 존재하면, 이후 불휘발성 메모리소자를 동작시키기 위해 바이어스를 인가할 때, 이후 형성될 전하 트랩층에 전하가 트랩되기 전에 질화막(110)에 전하가 트랩되는 전하 트랩 핑(charge trapping)이 발생할 수 있다. 전하 트랩핑이 발생하면, 문턱전압이 불안정(instability)이 발생하거나, 전하 트랩에 의한 누설 전류(trap-assisted leakage)가 증가하여 소자의 특성이 저하된다.
한편, 라디칼 산화 방법의 단일 공정으로 타겟 두께의 터널링층을 형성할 수 있다. 그러나 라디칼 산화 방법은 질화막(110)의 손실이 병행되기 때문에 질화막(110)의 두께를 제어하기 어려울 수 있다. 또한, 표면 거칠기(surface roughness) 특성을 제어하기가 용이하지 않다. 이에 따라 라디칼 산화 방법은 질화막(110)의 표면으로부터 3Å 내지 9Å의 두께의 라디칼 산화막(115)이 형성될 때까지 진행하는 것이 바람직하다. 본 발명의 실시예에서는 질화막(110)의 표면을 산화 시키는 방법으로 라디칼 산화 방법에 대하여 설명하였으나, 습식산화(wet oxidation)방법, 건식산화(dry oxidation)방법 또는 급속열산화(RTO; Rapid Thermal Oxidation)방법으로 형성할 수도 있다.
도 4를 참조하면, 라디칼 산화막(115) 위에 화학기상증착(CVD) 방법으로 CVD-산화막(120)을 형성한다. CVD-산화막(120)은 라디칼 산화막(115) 위에 열산화막(HTO; High Thermal Oxide) 또는 TEOS(Tetra Ethyl Ortho Silicate)막으로 10Å 내지 30Å의 두께로 형성한다. 이에 따라 라디칼 산화막(115) 및 CVD-산화막(120)을 포함하는 2차 유전체막(123)이 형성된다. 다음에 2차 유전체막(123) 상에 급속열처리(RTP; Rapid Thermal Process)를 진행하여 CVD-산화막(120)의 막질을 치밀화시킨다. 이에 따라 반도체 기판(100) 상에는 1차 유전체층(105), 질화막(110) 및 2차 유전체층(123)으로 이루어진 ONO 스택 구조의 터널링층(125)이 형성된다.
도 5를 참조하면, 터널링층(125) 위에 전하 트랩층(130)을 형성한다. 전하 트랩층(130)은 터널링층(125)을 관통하여 주입된 전자 또는 홀들을 트랩(trap)하는 층으로, 에너지 레벨이 균일하고 트랩 사이트가 많을수록 전하의 트랩이 잘 이루어져 소자의 프로그램 및 소거 속도가 증가한다. 여기서 전하 트랩층(130)은 실리콘 나이트라이드(SiN)막으로 형성할 수 있다. 다음에 전하 트랩층(130) 위에 고유전율을 갖는 물질을 증착하여 차폐층(135)을 형성한다. 계속해서 차폐층(135) 위에 컨트롤게이트전극(140)을 형성한다. 여기서 차폐층(135)은 전하 트랩층(130)으로부터 컨트롤게이트전극(140) 쪽으로 전하가 이동하는 것을 차단하는 역할을 한다. 차폐층(135)은 Al2O3, HfO2, ZrO2, HfAlO 및 HfSiO의 그룹으로 이루어진 고유전상수 물질에서 하나 이상을 조합하여 형성할 수 있다. 컨트롤게이트전극(140)은 반도체 기판(100)의 채널영역으로부터 전자들이나 홀들이 전하 트랩층(130) 내의 트랩 사이트로 트랩되도록 일정한 크기의 바이어스를 인가하는 역할을 한다. 이때 도면에 비록 도시하지는 않았지만, 게이트 전극의 비저항을 낮추기 위해 컨트롤게이트전극(140) 위에 저저항층을 형성할 수도 있다.
도 6을 참조하면, 컨트롤게이트전극(140), 차폐층(135), 전하 트랩층(130) 및 터널링층(125)을 패터닝하여 게이트 스택(195)을 형성한다. 구체적으로, 컨트롤게이트전극(140) 위에 게이트 스택 형성영역을 설정하는 마스크막 패턴(미도시함)을 형성한다. 다음에 이 마스크막 패턴을 마스크로 한 식각 공정을 진행하여 게이트 스택(195)을 형성한다. 여기서 게이트 스택(195)은 터널링층 패턴(185), 전하트 랩층 패턴(155), 차폐층 패턴(150) 및 컨트롤게이트전극 패턴(145)을 포함하여 이루어진다. 이때, 터널링층 패턴(185)은 1차 유전체층 패턴(180), 질화막 패턴(175) 및 2차 유전체층 패턴(170)이 적층된 구조로 이루어진다.
이와 같이 터널링층 패턴(185)을 라디칼 산화막 패턴(165) 및 CVD-산화막(160)을 포함하는 2차 유전체층 패턴(170)을 포함하는 ONO 스택 구조로 형성하면서, 이와 함께 질화막의 트랩 사이트를 감소시키면 불휘발성 메모리 소자의 데이터 보유 특성을 향상시킬 수 있다. 구체적으로, 일반적인 ONO 스택 구조의 밴다이어그램(band diagram)을 나타내보인 도 7a를 참조하면, 전하 트랩층에 트랩되어 있던 전자(e-)들이 실리콘옥시나이트라이드 및 질화막에 있는 트랩(-)들을 통해서 유출되는 것을 확인할 수 있다. 일반적으로 터널링층의 두께를 확보하면서 데이터 보유 특성을 확보하기 위해 터널링층 구조를 도 7a에 도시한 바와 같이, 열산화막/질화막/CVD-산화막 구조를 적용하여 왔다. 그러나 터널링층 최상부에 CVD-산화막 단일막을 적용하면 질화막과 CVD-산화막 사이에 계면막, 예컨대 실리콘옥시나이트라이드(SiON)막이 형성된다. 또한, 터널링층의 질화막 내에 존재하는 다량의 트랩 사이트를 제거할 기회가 없을 뿐만 아니라, 오히려 새로운 트랩이 추가로 형성될 수 있다. 이로 인해, ONO 스택의 막질을 저하시켜 전하 트랩층의 전자들이 유출되면서 낮은 전압에서 누설 전류를 증가시켜 데이터 보유 특성을 열화시킨다.
이에 대해 본 발명의 실시예에 따른 ONO 스택 구조의 밴다이어그램을 나타내보인 도 7b를 참조하면, 라디칼 산화막 및 질화막 내에 트랩 사이트가 거의 존재하지 않아 전하 트랩층 내의 전자(e-)들이 유출되지 않고 남아 있는 것을 확인할 수 있다. 즉, 라디칼 산화막을 형성하는 과정에서 질화막 내의 트랩 사이트를 거의 제거함으로써 전자들이 유출될 수 있는 전하 트랩핑을 방지할 수 있다. 이에 따라 낮은 전압에서도 누설 전류 증가가 억제되어 데이터 보유 특성을 향상시킬 수 있다.
본 발명의 실시예에 따른 전하 트랩층을 갖는 불휘발성 메모리 소자의 제조방법은, 터널링층을 ONO 스택의 다층 구조로 형성하면서 트랩 사이트가 상대적으로 적은 질화막을 형성할 수 있다. 또한, 2차 유전체층 패턴을 라디칼 산화막 패턴 및 CVD-산화막의 적층막으로 형성함으로써 낮은 전압에서 누설전류 특성을 향상시켜 불휘발성 메모리소자의 데이터 보유 특성을 향상시킬 수 있다.
도 1 내지 도 6은 본 발명의 실시예에 따른 전하 트랩층을 갖는 불휘발성 메모리소자의 제조방법을 설명하기 위해 나타내보인 도면들이다.
도 7a는 일반적인 ONO 스택 구조의 밴다이어그램을 나타내보인 도면이다.
도 7b는 본 발명의 실시예에 따른 ONO 스택 구조의 밴다이어그램을 나타내보인 도면이다.
Claims (6)
- 반도체 기판 상에 1차 유전체층을 형성하는 단계;상기 1차 유전체층 위에 질화막을 형성하는 단계;상기 질화막 상에 산화 공정을 진행하여 상기 질화막의 노출면을 산화막으로 형성하는 단계;상기 산화막 위에 화학기상증착(CVD) 공정으로 산화막을 형성하여 산화막 및 CVD-산화막으로 이루어진 2차 유전체층을 포함하면서, 상기 1차 유전체층, 질화막 및 2차 유전체층이 적층된 구조의 터널링층을 형성하는 단계;상기 터널링층 위에 전하 트랩층, 차폐층 및 컨트롤게이트전극층을 형성하는 단계; 및상기 컨트롤게이트전극층, 차폐층, 전하 트랩층 및 터널링층을 패터닝하여 게이트 스택을 형성하는 단계를 포함하는 전하 트랩층을 갖는 불휘발성 메모리 소자의 제조방법.
- 제1항에 있어서,상기 1차 유전체층은 열공정을 이용하여 산화막으로 형성하는 전하 트랩층을 갖는 불휘발성 메모리 소자의 제조방법.
- 제1항에 있어서,상기 산화 공정은 상기 질화막 상에 산소 라디칼을 공급하는 라디칼 산화 방법으로 진행하는 전하 트랩층을 갖는 불휘발성 메모리 소자의 제조방법.
- 제1항에 있어서,상기 산화 공정은 습식산화방법, 건식산화방법 또는 급속열산화방법으로 형성하는 전하 트랩층을 갖는 불휘발성 메모리 소자의 제조방법.
- 제1항에 있어서,상기 산화막은 상기 질화막의 노출면으로부터 3Å 내지 9Å의 두께로 형성하는 전하 트랩층을 갖는 불휘발성 메모리 소자의 제조방법.
- 제1항에 있어서,상기 CVD- 산화막을 형성하는 단계 이후에, 급속열처리(RTP)를 진행하는 단계를 더 포함하는 전하 트랩층을 갖는 불휘발성 메모리 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080049329A KR100950478B1 (ko) | 2008-05-27 | 2008-05-27 | 전하 트랩층을 갖는 불휘발성 메모리소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080049329A KR100950478B1 (ko) | 2008-05-27 | 2008-05-27 | 전하 트랩층을 갖는 불휘발성 메모리소자의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20090123326A true KR20090123326A (ko) | 2009-12-02 |
| KR100950478B1 KR100950478B1 (ko) | 2010-03-31 |
Family
ID=41685576
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020080049329A KR100950478B1 (ko) | 2008-05-27 | 2008-05-27 | 전하 트랩층을 갖는 불휘발성 메모리소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100950478B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9490371B2 (en) | 2014-01-09 | 2016-11-08 | Samsung Electronics Co., Ltd. | Nonvolatile memory devices and methods of fabricating the same |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8946808B2 (en) | 2012-02-09 | 2015-02-03 | SK Hynix Inc. | Semiconductor device and method of manufacturing the same |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0992738A (ja) * | 1995-09-28 | 1997-04-04 | Toshiba Corp | 半導体装置およびその製造方法 |
-
2008
- 2008-05-27 KR KR1020080049329A patent/KR100950478B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9490371B2 (en) | 2014-01-09 | 2016-11-08 | Samsung Electronics Co., Ltd. | Nonvolatile memory devices and methods of fabricating the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100950478B1 (ko) | 2010-03-31 |
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