KR20100012632A - 전하 트랩형 비휘발성 메모리 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 보다 상세히는 전하 트랩형 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다. 본 발명은 전하트랩형 비휘발성 메모리 소자에 있어서, 기판 상에 형성된 터널절연막; 상기 터널절연막 상에 형성되고, 전하트랩용 폴리실리콘 박막 및 전하트랩용 질화막으로 이루어지는 전하트랩막; 상기 전하트랩막 상에 위치하는 전하차단막; 및 상기 전하차단막 상에 위치하는 게이트 전극을 포함하고, 상기 전하트랩막의 상기 폴리실리콘 박막 및 질화막에 전하가 분산 저장되는 것을 특징으로 한다. 본 발명에 따르면, 전하의 저장 및 소거 동작 속도를 개선할 수 있으며, 전하트랩막의 측벽을 둘러싸는 산화막을 통해 전하트랩막을 효율적으로 고립시킴으로써, 전하의 손실을 방지할 수 있다. 따라서, 메모리 소자의 데이터 보유력(retention) 및 내구성(endurance)을 향상시킬 수 있다.
전하트랩형 비휘발성 메모리 소자
Description
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 보다 상세히는 전하 트랩형 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자로서, 특히, 플로팅 게이트(floating gate) 내에 전하를 저장하거나 소거하여 데이터를 저장하는 메모리 소자를 플로팅 게이트형 (floating gate type) 비휘발성 메모리 소자라 한다.
플로팅 게이트형 비휘발성 메모리 소자는 기판 상에 형성된 터널 절연막, 플로팅 게이트(floating gate), 전하차단막 및 콘트롤 게이트(control gate)로 이루어지며, 상기 플로팅 게이트 내에 전하를 주입 또는 방출함으로써 데이터를 저장한다. 그러나, 터널 절연막의 두께가 두꺼울수록 높은 동작 전압이 요구되어 주변 회로가 복잡해지므로, 플로팅 게이트형은 고집적화에 한계가 있다.
따라서, 종래기술은 비휘발성 메모리 소자의 일종으로서, 전하트랩형 비휘발성 메모리 소자를 제시한다. 이하, 도면을 참조하여 전하트랩형 비휘발성 메모리 소자에 대해 상세히 살펴본다.
도 1은 종래기술에 따른 전하트랩형 비휘발성 메모리 소자의 단면을 나타내는 도면이다.
도시된 바와 같이, 전하트랩형 비휘발성 메모리 소자는 기판(100) 상에 차례로 형성된 터널 절연막(110), 전하트랩막(120), 전하차단막(130), 게이트 전극(140) 및 하드마스크 패턴(150)을 구비한다.
여기서, 터널절연막(110)은 전하의 터널링에 따른 에너지 장벽막으로 제공되며, 산화막으로 이루어진다. 전하트랩막(120)은 터널절연막(110)을 터널링한 전하를 저장함으로써 실질적으로 데이터 저장소로서의 역할을 하며, 질화막으로 이루어진다. 전하차단막(130)은 전하가 전하트랩막(120)을 통과하여 위쪽으로 이동하는 것을 방지하기 위한 것이다.
이때, 하드마스크 패턴(150) 및 게이트 전극(140)의 측벽은 후속 공정에서의 게이트 전극(140) 산화를 방지하기 위해 질화막 스페이서(160)로 둘러싸여져 있다. 또한, 터널절연막(110), 전하트랩막(120), 전하차단막(130), 게이트 전극(140), 하드마스크 패턴(150) 및 질화막 스페이서(160)로 이루어진 전하트랩 구조물(A)의 전면에 산화막 스페이서(170)가 구비된다.
상기와 같은 구조를 갖는 종래의 전하트랩형 비휘발성 메모리 소자는, 전하트랩막(120) 내의 깊은 준위 트랩 사이트(deep level trap site)에 전하를 저장하거나 소거한다. 따라서, 터널 절연막(110)을 얇게 형성하여도 저장된 전하가 손실 되지 않고, 낮은 동작 전압에서도 구동이 가능하며, 플로팅 게이트형 비휘발성 메모리 소자에 비해 반도체 소자의 집적도를 향상시킬 수 있다.
그러나, 이와 같은 종래의 전하트랩형 비휘발성 메모리 소자는 다음과 같은 문제점을 갖는다. 우선, 질화막으로 이루어진 전하트랩막(120)의 경우, 질화막을 구성하는 Si와 N의 조성에 따라 트랩 사이트의 밀도 차이가 크기 때문에, 전하트랩막(120) 내부에 저장되는 전하의 분포가 고르지 못하다는 문제점이 있다. 특히, 트랩 사이트가 전하차단막(130)과 전하트랩막(120) 사이의 계면(interface)에 집중되어 있고 계면 상태가 불안정하기 때문에, 전하의 저장 및 소거가 원활히 이루어지지 못한다. 이는 메모리 소자의 데이터 보유력(retention) 및 내구성(endurance) 저하를 초래할 수 있다.
또한, 터널절연막(110) 및 전하트랩막(120)의 측벽은 질화막 스페이서(160)에 의해 보호되지 않기 때문에, 후속 공정에서 노출되어 손상될 수 있다. 종래기술은 이러한 터널절연막(110) 및 전하트랩막(120)의 손상을 보강 및 방지하기 위하여, 전하트랩 구조물(A)이 구비된 결과물에 대해 산화 공정을 수행함으로써 산화막 스페이서(170)를 형성한다. 그러나, 다수막의 적층으로 형성된 전하트랩 구조물(A)의 구조적 특징상, 측벽에 산화막 스페이서(170)를 형성하여 손상을 보강하는데에는 한계가 있다. 결국, 전하트랩막(120)의 손상은 메모리 소자에 저장된 데이터 즉, 전하의 손실을 유발하여 메모리 소자의 데이터 보유력(retention)을 저하시키게 된다. 반면, 손상된 측벽을 충분히 보강하기 위해 산화 공정 수행 시간을 증가시키는 경우, 기판(100)이 산화되거나, 소스/드레인 영역의 불순물 농도 및 깊이가 변동되는 등의 문제점이 초래될 수 있다.
또한, 전하트랩막(120)은 측벽에 산화막 스페이서(170)가 형성된 후에도 전하트랩막(120)과 산화막 스페이서(170) 사이의 계면이 안정화되지 않기 때문에, 전하트랩막(120) 측벽(B)을 통해 전하가 손실될 수 있다.
본 발명은 상기 문제점을 해결하기 위해 제안된 것으로, 폴리실리콘 박막 및 질화막으로 이루어진 전하트랩막을 구비하는 메모리 소자 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명이 속한 기술 분야에서 통상의 지식을 가진 자는 본 명세서의 도면, 발명의 상세한 설명 및 특허청구범위로부터 본 발명의 다른 목적 및 장점을 쉽게 인식할 수 있다.
이러한 목적을 달성하기 위해 제안된 본 발명은 기판 상에 형성된 터널절연막; 상기 터널절연막 상에 형성되고, 전하트랩용 폴리실리콘 박막 및 전하트랩용 질화막으로 이루어지는 전하트랩막; 상기 전하트랩막 상에 위치하는 전하차단막; 및 상기 전하차단막 상에 위치하는 게이트 전극을 포함하고, 상기 전하트랩막의 상기 폴리실리콘 박막 및 질화막에 전하가 분산 저장되는 것을 일 특징으로 한다.
또한, 본 발명은 전하트랩형 비휘발성 메모리 소자 제조 방법에 있어서, 기판 상에 터널절연막을 형성하는 단계; 상기 터널절연막 상부에 전하트랩용 폴리실리콘 박막 및 전하트랩용 질화막으로 이루어지는 전하트랩막을 형성하는 단계; 상기 전하트랩막 상에 전하차단막을 형성하는 단계; 및 상기 전하차단막 상에 게이트 전극용 도전막을 형성하는 단계를 포함하는 것을 다른 특징으로 한다.
본 발명에 의하면, 전하트랩형 비휘발성 메모리 소자에 있어서, 폴리실리콘 박막 및 질화막으로 이루어진 전하트랩막을 포함하고, 상기 폴리실리콘 박막 및 질화막에 전하가 분산 저장되도록 함으로써, 전하의 저장 및 소거 동작 속도를 개선할 수 있다. 또한, 전하트랩막 측벽을 둘러싸는 산화막을 통해 전하트랩막을 효율적으로 고립시킴으로써, 전하의 손실을 방지할 수 있다. 따라서, 메모리 소자의 데이터 보유력(retention) 및 내구성(endurance)을 향상시킬 수 있다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 과장될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 2a 내지 도 2h는 본 발명의 일 실시예에 따른 전하 트랩형 비휘발성 메모리 소자 형성 방법을 설명하기 위한 공정 단면도이다.
도 2a에 도시된 바와 같이, 기판(200) 상에 터널절연막(210)을 형성한다. 여기서, 터널절연막(210)은 전하의 터널링에 따른 에너지 장벽막으로 제공되는 것으로서, 라디칼 산화 공정에 의해 형성되는 산화막으로 이루어지는 것이 바람직하다.
이때, 산화 공정은 750 내지 950℃에서 수행되는 것이 바람직하며, 산화 공정에 질소를 포함시킴으로써 터널절연막(210)의 결함 발생을 최소화할 수 있다. 여기서, 터널절연막(210)은 40 내지 60Å의 두께로 형성되는 것이 바람직하며, 산화막 형성 후, N2O 가스 또는 NO 가스를 이용하여 어닐(anneal) 공정을 수행하는 것이 바람직하다.
이어서, 터널절연막(210)의 상부에 전하트랩용 폴리실리콘 박막(220A)을 형성한다. 여기서, 전하트랩용 폴리실리콘 박막(220A)은 10 내지 30Å의 두께로 형성되는 것이 바람직하지만, 공정상의 한계로 상기와 같은 두께로 전하트랩용 폴리실리콘 박막(220A)을 증착하는 것이 불가능한 경우에는 다음과 같은 공정을 통해 전하트랩용 폴리실리콘 박막(220A)을 형성한다.
먼저, 터널절연막(210)의 상부에 소정 두께로 비정질 실리콘막을 형성한다. 이때, 비정질 실리콘막은 50 내지 100Å 두께로 형성되는 것이 바람직하다. 여기서, 비정질 실리콘막 형성 공정은 480 내지 550℃에서 SiH4 가스 또는 Si2H6 가스를 이용한 고온 저압 방식의 배치형 로(batch type furnace)를 이용하여 수행될 수 있다. 또는, 싱글 웨이퍼 챔버(single wafer type chamber)를 이용하여 불순물이 도핑되지 않은 비정질 실리콘막을 형성할 수 있으며, PH3 가스를 이용하여 불순물이 도핑된 비정질 실리콘막을 형성할 수 있다. 이때, 불순물 도핑 농도를 조절함으로써, 메모리 소자의 전하의 저장 및 소거 속도를 조절할 수 있다.
이어서, 산화 공정을 통해 비정질 실리콘막을 결정화 및 산화시킨다. 이때, 비정질 실리콘막은 결정화되어 폴리실리콘막을 형성함과 동시에 산화되어 산화막을 형성하게 되는데, 산화 공정을 제어함으로써, 하부는 산화되지 않고, 상부만이 산화되도록 한다. 이를 통해, 하부에는 산화되지 않고 잔류하는 폴리실리콘 박막으로 이루어지고 상부는 산화막으로 이루어지는 박막 구조물을 형성할 수 있다.
이와 같이, 산화 공정을 통해 결정화 및 산화막 형성을 동시에 진행함으로써 균일한 두께의 산화막을 형성할 수 있으며, 이를 통해, 균일한 두께의 폴리실리콘 박막을 잔류시킬 수 있다. 여기서, 잔류하는 폴리실리콘 박막의 두께는 10 내지 30Å인 것이 바람직하다.
여기서, 비정질 실리콘막의 산화 공정은 700 내지 1000℃에서 고온 저압 산화 방식에 의해 수행되는 것이 바람직하며, 특히, 습식, 건식 또는 라디칼 산화 방식에 의해 수행되는 것이 더욱 바람직하다.
이어서, 잔류하는 폴리실리콘 박막을 식각 정지막으로 습식 식각 공정을 수행함으로써 산화막을 제거한다. 여기서, 습식 식각 공정은 HF 또는 BOE(Buffer Oxide Etchant)를 이용하여 수행되는 것이 바람직하며, 이를 통해 10 내지 30Å 두께의 폴리실리콘 박막을 터널절연막(210) 상에 잔류시킬 수 있다. 이로써, 균일한 두께의 전하트랩용 폴리실리콘 박막(220A)이 형성된다.
도 2b에 도시된 바와 같이, 전하트랩용 폴리실리콘 박막(220A) 상에 전하트랩용 질화막(220B)을 형성함으로써, 전하트랩용 폴리실리콘 박막(220A) 및 전하트랩용 질화막(220B)로 이루어진 전하트랩막(220)이 형성된다.
여기서, 전하트랩용 질화막(220B) 형성 공정은 LP-CVD(Low Pressure Chemical Vapor Deposition) 방식 또는 PE-CVD(Plasma Enhanced Chemical Vapor Deposition) 방식에 의해 300 내지 650℃의 온도에서 수행되는 것이 바람직하다.
이때, 전하트랩용 질화막(220B)은 Si:N의 비율을 1:1.30 내지 1:1.36로 하여, 30 내지 70Å의 두께로 형성되는 것이 바람직하다. 이때, 전하트랩용 질화막(220B)과 전하트랩용 폴리실리콘 박막(220A) 사이에 계면 산화막(interfacial oxide)이 형성되지 않도록 제어한다.
또한, 전하트랩용 질화막(220B)은 제1질화막 및 상기 제1질화막과 질소 비율이 상이한 제2질화막의 적층 구조로 이루어지는 것이 바람직하다. 특히, 터널절연막(210) 상에 제1질화막을 형성한 후, 상기 제1질화막 상에 제1질화막에 비해 질소의 함유량이 더 높은 제2질화막을 형성하는 것이 더욱 바람직하다. 이를 통해, 전하트랩막(220)에 저장된 전하의 유출을 방지할 수 있으므로, 후속 공정에 의해 형성되는 전하차단막의 기능을 보완할 수 있다. 제2질화막은 Si:N의 비율을 1:1.33 내지 1:2.0으로 하여 10 내지 30Å의 두께로 형성되는 것이 바람직하다.
본 발명의 일 실시예에 따른 메모리 소자는, 전술한 바와 같이 전하트랩용 폴리실리콘 박막(220A) 및 전하트랩용 질화막(220B)에 전하를 분산 저장함으로써, 종래에 비해 안정적으로 전하를 저장 및 소거할 수 있으며, 전하 저장 및 소거 속도를 증가시킬 수 있다.
도 2c에 도시된 바와 같이, 전하트랩막(220) 상에 전하차단막(230)을 형성한다. 여기서, 전하차단막(230)은 전하가 전하트랩막(220)을 통과하여 위쪽으로 이동하는 것을 방지하기 위한 일종의 차단막으로서, 50 내지 250Å 두께의 고유전 율(high-k) 절연막으로 이루어지는 것이 바람직하다. 특히, 전하차단막(230)은 LaHfO, DyScO 또는 HfAlO를 조합하여 이루어진 막과 Al2O3막을 적층하여 형성되는 것이 더욱 바람직하며, 전하차단막(230) 형성 공정은 ALD(Atomic Layer Deposition), CVD(Chemical Vapor Deposition) 또는 PVD(Plasma Vapor Deposition) 방식에 의해 수행되는 것이 더욱 바람직하다.
이어서, 전하차단막(230)이 형성된 결과물에 대하여 열처리 공정을 수행함으로써, 전하차단막(230)을 결정화시키거나 상변이를 유발한다. 이를 통해, 전하차단막(230)의 유전율을 증가시킬 수 있으며, 전하차단막(230)을 더욱 치밀하게 할 수 있다. 이때, 열처리 공정은 800 내지 1100℃의 N2 가스 분위기에서 수행되거나, N2 가스와 O2 가스의 혼합 분위기에서 수행될 수 있다.
이어서, 전하차단막(230)의 상부에 게이트 전극용 도전막(240)을 형성한다. 여기서, 게이트 전극용 도전막(240)은 메탈 및 폴리실리콘의 적층 구조로 이루어지는 것이 바람직하다. 특히, TiN, TaN, TaCN, TiN, TaCNO, Ti/TiN, Ti/TaN 또는 WNx, TaC 등과 같은 Ta 또는 Ti 계열의 메탈을 형성한 후, N형 불순물 예를 들어, 인(P,phosphorus)이 도핑된 폴리실리콘막을 형성하는 것이 더욱 바람직하다. 이때, P를 3E20 내지 1E21 atoms/cc의 농도로 도핑하여 N-타입 게이트 전극을 형성하는 것이 바람직하다.
이어서, 폴리실리콘의 상부에 WSix를 추가 증착하거나, W과 WNx를 조합하여 추가 증착함으로써 후속 공정에 의해 형성되는 게이트 전극의 저항을 개선할 수 있 다.
이어서, 게이트 전극용 도전막(240) 상에 하드마스크층(250)을 형성한다. 여기서, 하드마스크층(250)은 SiON 또는 SiN으로 이루어지는 것이 바람직하다.
도 2d에 도시된 바와 같이, 하드마스크층(250)의 상부에 게이트 전극을 위한 포토레지스트 패턴(미도시)을 형성한다. 이어서, 상기 포토레지스트 패턴을 이용하여 하드마스크층(250) 및 게이트 전극용 도전막(240)을 식각함으로써, 하드마스크 패턴(250A) 및 게이트 전극(240A)을 형성한다.
도 2e에 도시된 바와 같이, 하드마스크 패턴(250A) 및 게이트 전극(240A)이 형성된 결과물의 전면에, 후속 산화 공정에서의 게이트 전극(240A)의 이상산화를 방지하기 위하여 스페이서용 절연막(260)을 형성한다. 여기서, 스페이서용 절연막(260)은 CVD(Chemical Vapor Deposition) 방식에 의해 50 내지 100Å 두께의 질화막으로 이루어지는 것이 바람직하다.
도 2f에 도시된 바와 같이, 스페이서용 절연막(260)을 스페이서 식각하여 하드마스크 패턴(250A) 및 게이트 전극(240A)의 측벽에 스페이서(260A)를 형성한다.
이어서, 하드마스크 패턴(250A) 및 스페이서(260A)를 식각 베리어로 전하차단막(230), 전하트랩막(220), 터널절연막(210)을 식각함으로써, 전하트랩구조물(C)을 형성한다. 단, 식각 공정은 터널절연막(210)이 10 내지 30Å 잔류하도록 하는 범위 내에서 수행함으로써, 기판(200)의 손상을 최소화하고 전하트랩 구조물(C) 둘레의 터널절연막(210)이 과도하게 식각되는 언더컷(under cut) 현상을 방지한다.
도 2g에 도시된 바와 같이, 산화 공정을 수행하여 전하트랩구조물(C)이 형성 된 결과물의 전면에 산화막 스페이서(270)을 형성한다. 여기서, 산화막 스페이서(270)은 새 부리(bird's beak)와 같은 형상(도면 부호 D 참조)으로 전하트랩막(220)의 측벽을 둘러싸며, 이를 통해, 전하트랩막(220)을 고립시키게 된다.
이와 같은, 새 부리(bird's beak) 형상(D)의 산화막 스페이서(270)은 전하트랩용 폴리실리콘 박막(220A)이 다른 막에 비해 쉽게 산화됨을 이용하여 형성될 수 있다. 즉, 산화 공정 수행시, 전하트랩용 폴리실리콘 박막(220A)의 가장자리부터 산화가 진행되어 새 부리(bird's beak)와 같은 형상(D)으로 폴리실리콘 박막(220A)층을 파고드는 산화막 스페이서(270)이 형성된다. 특히, 전하트랩용 폴리실리콘 박막(220A)의 가장자리에 형성된 산화막 스페이서(270)은 전하트랩용 질화막(220B) 측벽의 산화를 촉진시키므로, 전하트랩막(220) 측벽을 둘러싸는 산화막 스페이서(270)의 두께가 종래보다 증가하며, 이를 통해 전하트랩막(220)을 완벽하게 고립시켜 저장된 전하의 손실을 방지할 수 있다.
여기서, 산화 공정은 Si이 포함된 모든 막에서 산화가 일어나도록 라디칼 산화 방식으로 700 내지 950℃에서 수행되는 것이 바람직하며, 산화막 스페이서(270)은 10 내지 30Å 두께로 형성되는 것이 바람직하다. 이를 통해, 기판(200)의 산화를 최소화하고, 소스/드레인 영역의 불순물 농도 및 깊이 변화를 최소화할 수 있다.
이어서, 본 도면에는 도시되지 않았으나, 산화 공정을 통해 산화막 스페이서(270)을 형성한 후, 화학기상증착(CVD) 방식에 의해 추가로 산화막을 증착하는 것이 바람직하다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 종래기술에 따른 전하트랩형 비휘발성 메모리 소자의 단면도.
도 2a 내지 도 2h는 본 발명의 일 실시예에 따른 전하트랩형 비휘발성 메모리 소자의 제조 공정을 설명하기 위한 단면도.
[도면의 주요 부분에 대한 부호의 설명]
100: 기판, 110: 터널절연막, 120: 전하트랩막, 130: 유전체막, 140: 게이트 전극, 150: 하드마스크 패턴, 160: 질화막 스페이서, 170: 산화막 스페이서, A: 전하트랩 구조물, 200: 기판, 210: 터널절연막, 220A: 폴리실리콘 박막, 220B: 질화막, 220: 전하트랩막, 230: 유전체막, 240: 게이트 전극용 도전막, 240A: 게이트 전극, 250: 하드마스크층, 250A: 하드마스크 패턴, 260: 스페이서용 절연막, 260A: 스페이서, 270: 산화막 스페이서
Claims (14)
- 기판 상에 형성된 터널절연막;상기 터널절연막 상에 형성되고, 전하트랩용 폴리실리콘 박막 및 전하트랩용 질화막으로 이루어지는 전하트랩막;상기 전하트랩막 상에 위치하는 전하차단막; 및상기 전하차단막 상에 위치하는 게이트 전극을 포함하고,상기 전하트랩막의 상기 폴리실리콘 박막 및 질화막에 전하가 분산 저장되는전하트랩형 비휘발성 메모리 소자.
- 제 1 항에 있어서,상기 전하트랩막에 대한 산화공정에 의해 상기 전하트랩막의 측벽에 형성되며, 상기 전하트랩막을 고립시키는 산화막 스페이서를 더 포함하는 전하트랩형 비휘발성 메모리 소자.
- 제 1 항에 있어서,상기 전하트랩막은,상기 전하트랩용 폴리실리콘 박막 및 상기 전하트랩용 질화막이 순차적으로 적층된전하트랩형 비휘발성 메모리 소자.
- 제 3 항에 있어서,상기 전하트랩용 질화막은,상기 전하트랩용 폴리실리콘 박막 상에 형성된 제1질화막; 및상기 제1질화막의 상부에 형성되고, 상기 제1질화막에 비해 질소의 함유량이 높은 제2질화막으로 이루어지는 전하트랩형 비휘발성 메모리 소자.
- 제 4 항에 있어서,상기 제2질화막은,실리콘(Si)과 질소(N)의 비율이 1:1.33 내지 1:2.0으로 이루어지는전하트랩형 비휘발성 메모리 소자.
- 제 1 항에 있어서,상기 폴리실리콘 박막의 두께는,10 내지 30Å인전하트랩형 비휘발성 메모리 소자.
- 제 1 항에 있어서,상기 질화막은,실리콘(Si)과 질소(N)의 비율이 1:1.30 내지 1:1.36으로 이루어지는전하트랩형 비휘발성 메모리 소자.
- 기판 상에 터널절연막을 형성하는 단계;상기 터널절연막 상부에 전하트랩용 폴리실리콘 박막 및 전하트랩용 질화막으로 이루어지는 전하트랩막을 형성하는 단계;상기 전하트랩막 상에 전하차단막을 형성하는 단계; 및상기 전하차단막 상에 게이트 전극용 도전막을 형성하는 단계를 포함하는 전하트랩형 비휘발성 메모리 소자 제조 방법.
- 제 8 항에 있어서,상기 전하트랩용 폴리실리콘 박막 형성 단계는,상기 터널 절연막 상에 비정질 실리콘막을 형성하는 단계;산화 공정을 통해 상기 비정질 실리콘막을 결정화 및 산화시키는 단계; 및상기 산화 공정에 의해 형성된 산화막을 제거하여, 균일한 두께의 전하트랩용 폴리실리콘 박막을 형성하는 단계를 포함하는 전하트랩형 비휘발성 메모리 소자 제조 방법.
- 제 9 항에 있어서,상기 비정질 실리콘막 산화 단계는,습식, 건식 또는 라디칼 산화 방식에 의해 수행되는전하트랩형 비휘발성 메모리 소자 제조 방법.
- 제 8 항에 있어서,상기 전하트랩용 질화막 형성 단계는,상기 전하트랩용 폴리실리콘 박막 상에 제1질화막을 형성하는 단계; 및상기 제1질화막 상에 상기 제1질화막에 비해 질소의 함유량이 높은 제2질화막을 형성하는 단계를 포함하는 전하트랩형 비휘발성 메모리 소자 제조 방법.
- 제 8 항에 있어서,상기 게이트 전극용 도전막 형성 단계 후에,상기 게이트 전극용 도전막을 선택적으로 식각하여 게이트 전극을 형성하는 단계; 및상기 게이트 전극의 측벽에 질화막 스페이서를 형성하는 단계를 더 포함하는 전하트랩형 비휘발성 메모리 소자 제조 방법.
- 제 12 항에 있어서,상기 질화막 스페이서 형성 단계 후에,상기 질화막 스페이서를 식각베리어로 상기 전하차단막, 전하트랩막 및 터널절연막을 식각하되, 상기 터널절연막은 상기 기판 상에 일부 잔류하도록 식각하는 단계; 및상기 식각된 결과물에 대해 산화 공정을 수행함으로써, 상기 식각된 전하트랩막의 측벽에 산화막 스페이서를 형성하는 단계를 더 포함하는 전하트랩형 비휘발성 메모리 소자 제조 방법.
- 제 13 항에 있어서,상기 산화막 스페이서 형성 단계는,라디칼 산화 방식에 의해 수행되는전하트랩형 비휘발성 메모리 소자 제조 방법.
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|---|---|---|---|---|
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Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7915126B2 (en) * | 2007-02-14 | 2011-03-29 | Micron Technology, Inc. | Methods of forming non-volatile memory cells, and methods of forming NAND cell unit string gates |
| KR101486745B1 (ko) * | 2008-11-05 | 2015-02-06 | 삼성전자주식회사 | 스페이서가 없는 비휘발성 메모리 장치 및 그 제조방법 |
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Family Cites Families (7)
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|---|---|---|---|---|
| US6803624B2 (en) * | 2002-07-03 | 2004-10-12 | Micron Technology, Inc. | Programmable memory devices supported by semiconductive substrates |
| US20040038438A1 (en) * | 2002-08-23 | 2004-02-26 | Toppoly Optoelectronics Corp. | Method for reducing surface roughness of polysilicon films for liquid crystal displays |
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| KR100791333B1 (ko) * | 2006-01-17 | 2008-01-07 | 삼성전자주식회사 | 비휘발성 메모리 소자 제조 방법 및 이에 따라 제조된비휘발성 메모리 소자 |
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| US8809932B2 (en) * | 2007-03-26 | 2014-08-19 | Samsung Electronics Co., Ltd. | Semiconductor memory device, method of fabricating the same, and devices employing the semiconductor memory device |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101601101B1 (ko) * | 2014-10-27 | 2016-03-08 | 서강대학교산학협력단 | 전하 트랩을 이용한 메모리 소자 및 그의 제조 방법 |
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