JP2010192592A

JP2010192592A - チャージトラップ型メモリ装置の動作制御方法、チャージトラップ型メモリ装置及び動作制御プログラム

Info

Publication number: JP2010192592A
Application number: JP2009034000A
Authority: JP
Inventors: Yoshiji Tanaka; 義嗣田中; Yasushi Akasaka; 泰志赤坂
Original assignee: Tokyo Electron Ltd
Current assignee: Tokyo Electron Ltd
Priority date: 2009-02-17
Filing date: 2009-02-17
Publication date: 2010-09-02

Abstract

【課題】、チャージトラップ型メモリ装置における可動な電荷を抑制することができ、従来に比べて信頼性の向上を図ることのできるチャージトラップ型メモリ装置の動作制御方法、チャージトラップ型メモリ装置及び動作制御プログラムを提供する。
【解決手段】シリコン基板１１０上に、トンネル酸化膜１１１、チャージトラップ膜１１２、ブロッキング絶縁膜１１３、ゲート電極１１４が、形成された積層構造を有し、ゲート電極１１４に電圧を印加することによって、シリコン基板１１０側からチャージトラップ膜１１２に電荷をトラップ及びデトラップして情報の書き込み及び消去を行うチャージトラップ型メモリ装置１００の動作制御方法であって、消去動作を行う際に、ゲート電極１１４に負電圧を印加して消去動作を行った後に、ゲート電極１１４に正電圧を印加する。
【選択図】図１

Description

本発明は、チャージトラップ型メモリ装置の動作制御方法、チャージトラップ型メモリ装置及び動作制御プログラムに関する。

従来から、不揮発性メモリ装置（フラッシュメモリ）として、フローティングゲート型のメモリ装置が知られている（例えば、特許文献１、特許文献２、特許文献３参照。）。また、次世代の不揮発性メモリ装置として、シリコン基板上に、トンネル酸化膜、チャージトラップ膜、ブロッキング絶縁膜、ゲート電極が、下側からこの順で形成された積層構造を有する所謂チャージトラップ型メモリ装置（フラッシュメモリ）が知られている。

このようなチャージトラップ型メモリ装置としては、ＳＯＮＯＳ構造（ポリシリコン膜、ＳｉＯ₂（アモルファス）膜、ＳｉＮ膜、ＳｉＯ₂膜、シリコン基板の積層構造）、ＳＡＮＯＳ構造（ポリシリコン膜、Ａｌ₂Ｏ₃（結晶質）膜、ＳｉＮ膜、ＳｉＯ₂膜、シリコン基板の積層構造）、ＴＡＮＯＳ構造（ＴａＮ膜、Ａｌ₂Ｏ₃（結晶質）膜、ＳｉＮ膜、ＳｉＯ₂膜、シリコン基板の積層構造）、ＭＡＮＯＳ構造（金属膜、Ａｌ₂Ｏ₃（結晶質）膜、ＳｉＮ膜、ＳｉＯ₂膜、シリコン基板の積層構造）等の構造を有するものが知られている。

特開平４−１５３９９９号公報特開平５−２５８５８３号公報特開２００７−１９３８６２号公報

本発明者等は、従来から上記のチャージトラップ型メモリ装置の研究、開発を行っており、本発明の創作過程においてチャージトラップ型メモリ装置について次のような知見を得た。

すなわち、チャージトラップ型メモリ装置では、ゲート電極に電圧を印加することによって、絶縁膜であるチャージトラップ膜中に電荷をトラップ／デトラップさせることでメモリ動作を行うが、必ずしもトラップされた電荷のみで情報の書き込み／消去がなされているわけではない。例えば、消去動作後のＣ−Ｖカーブの傾きが小さくなる現象（以下、ストレッチングと言う。）に顕著に現れるように、膜中の電荷が印加電圧に応じて動く、つまり、トラップされていない電荷が１％程度存在していることが判明した。そして、このような可動な電荷はリテンション特性等の信頼性を悪化させる要因になる。

本発明はかかる知見に基づいてなされたもので、チャージトラップ型メモリ装置における可動な電荷を抑制することができ、従来に比べて信頼性の向上を図ることのできるチャージトラップ型メモリ装置の動作制御方法、チャージトラップ型メモリ装置及び動作制御プログラムを提供しようとするものである。

請求項１のチャージトラップ型メモリ装置の動作制御方法は、シリコン基板上に、トンネル酸化膜、チャージトラップ膜、ブロッキング絶縁膜、ゲート電極が、形成された積層構造を有し、前記ゲート電極に電圧を印加することによって、前記シリコン基板側から前記チャージトラップ膜に電荷をトラップ及びデトラップして情報の書き込み及び消去を行うチャージトラップ型メモリ装置の動作制御方法であって、前記消去は、前記チャージトラップ膜から負電荷をデトラップする動作及び正電荷をトラップする動作を含む第１の動作と、前記チャージトラップ膜に負電荷をトラップする動作及び正電荷をデトラップする動作を含む第２の動作とを含み、前記第２の動作によってトラップされる負電荷及びデトラップされる正電荷の総電荷量が前記第１の動作によってデトラップされる負電荷及びトラップされる正電荷の総電荷量よりも少ないことを特徴とする。

請求項２のチャージトラップ型メモリ装置の動作制御方法は、請求項１記載のチャージトラップ型メモリ装置の動作制御方法であって、前記消去は、前記第１の動作と、前記第２の動作とを組とする動作を複数回繰り返すことを特徴とする。

請求項３のチャージトラップ型メモリ装置の動作制御方法は、請求項１又は２記載のチャージトラップ型メモリ装置の動作制御方法であって、前記消去動作を行う際に、前記ゲート電極に負電圧を印加して目標電圧より過剰に電荷をデトラップし、この後前記ゲート電極に正電圧を印加して過剰にデトラップした分の電荷をトラップすることを特徴とする。

請求項４のチャージトラップ型メモリ装置の動作制御方法は、請求項１乃至３いずれか１項記載のチャージトラップ型メモリ装置の動作制御方法であって、前記チャージトラップ膜がＳｉＮから構成されていることを特徴とする。

請求項５のチャージトラップ型メモリ装置の動作制御方法は、請求項１乃至４いずれか１項記載のチャージトラップ型メモリ装置の動作制御方法であって、前記トンネル酸化膜がＳｉＯ₂膜からなり、前記ブロッキング絶縁膜が、Ａｌ₂Ｏ₃膜からなることを特徴とする。

請求項６のチャージトラップ型メモリ装置の動作制御方法は、請求項１乃至５いずれか１項記載のチャージトラップ型メモリ装置の動作制御方法であって、前記ゲート電極がＴｉＮ、ＴａＮ、Ｗ、Ｐｔのいずれか１つからなることを特徴とする。

請求項７のチャージトラップ型メモリ装置は、シリコン基板上に、トンネル酸化膜、チャージトラップ膜、ブロッキング絶縁膜、ゲート電極が、形成された積層構造を有し、前記ゲート電極に電圧を印加することによって、前記シリコン基板側から前記チャージトラップ膜に電荷をトラップ及びデトラップして情報の書き込み及び消去を行うチャージトラップ型メモリ装置であって、前記消去の動作が、前記ゲート電極に負の電圧を印加する第１の動作と、前記ゲート電極に正の電圧を印加する第２の動作とを含み、前記第２の動作によって印加する電圧の方が、前記第１の動作によって印加する電圧よりも、その絶対値または実行値が少ない、または印加時間が短くなるように制御する制御手段を具備したことを特徴とする。

請求項８のチャージトラップ型メモリ装置は、請求項７記載のチャージトラップ型メモリ装置であって、前記制御手段は、前記第１の動作と、前記第２の動作とを組とする動作を複数回繰り返すことを特徴とする。

請求項９のチャージトラップ型メモリ装置は、請求項７又は８記載のチャージトラップ型メモリ装置であって、前記制御手段は、前記消去動作を行う際に、前記ゲート電極に負電圧を印加して目標電圧より過剰に電荷をデトラップし、この後前記ゲート電極に正電圧を印加して過剰にデトラップした分の電荷をトラップすることを特徴とする

請求項１０のチャージトラップ型メモリ装置は、請求項７乃至９いずれか１項記載のチャージトラップ型メモリ装置であって、前記チャージトラップ膜がＳｉＮから構成されていることを特徴とする。

請求項１１のチャージトラップ型メモリ装置は、請求項７乃至１０いずれか１項記載のチャージトラップ型メモリ装置であって、前記トンネル酸化膜がＳｉＯ₂膜からなり、前記ブロッキング絶縁膜が、Ａｌ₂Ｏ₃膜からなることを特徴とする。

請求項１２のチャージトラップ型メモリ装置は、請求項７乃至１１いずれか１項記載のチャージトラップ型メモリ装置であって、前記ゲート電極がＴｉＮ、ＴａＮ、Ｗ、Ｐｔのいずれか１つからなることを特徴とする。

請求項１３の動作制御プログラムは、チャージトラップ型メモリ装置の動作制御を行う動作制御プログラムであって、実行時に請求項１乃至６いずれか１項記載のチャージトラップ型メモリ装置の動作制御方法が実行されるように制御を行うことを特徴とする。

請求項１４のチャージトラップ型メモリ装置の動作制御方法は、シリコン基板上に、トンネル酸化膜、チャージトラップ膜、ブロッキング絶縁膜、ゲート電極が、形成された積層構造を有し、前記ゲート電極に電圧を印加することによって、前記シリコン基板側から前記チャージトラップ膜に電荷をトラップ及びデトラップして情報の書き込み及び消去を行うチャージトラップ型メモリ装置の動作制御方法であって、前記消去は、前記ゲート電極に負の電圧を印加する第１の動作と、前記ゲート電極に正の電圧を印加する第２の動作とを含み、前記第２の動作によって印加する電圧の方が、前記第１の動作によって印加する電圧よりも、その絶対値または実行値が少ない、または印加時間が短いことを特徴とする。

本発明によれば、チャージトラップ型メモリ装置における可動な電荷を抑制することができ、従来に比べて信頼性の向上を図ることのできるチャージトラップ型メモリ装置の動作制御方法、チャージトラップ型メモリ装置及び動作制御プログラムを提供することができる。

本発明の一実施形態に係るチャージトラップ型メモリ装置の構成を模式的に示す図。図１のチャージトラップ型メモリ装置のＣ−Ｖカーブを示す図。Ｃ−Ｖカーブの最大傾斜の変化の状態を示す図。書き込み時のＣ−Ｖカーブの変化の状態を示す図。消去時のＣ−Ｖカーブの変化の状態を示す図。実施形態におけるＣ−Ｖカーブの変化の状態を示す図。実施形態における制御手順を示すフローチャート。他の実施形態におけるＣ−Ｖカーブの変化の状態を示す図。他の実施形態における制御手順を示すフローチャート。

以下、本発明の詳細を、図面を参照して実施形態について説明する。図１は、本発明の一実施形態に係るチャージトラップ型メモリ装置（フラッシュメモリ）の要部構成を拡大して模式的に示すものである。同図に示すように、本実施形態のチャージトラップ型メモリ装置１００は、シリコン基板１１０上に、トンネル酸化膜１１１、チャージトラップ膜１１２、ブロッキング絶縁膜１１３、ゲート電極１１４が、下側からこの順で形成された積層構造を有する。

上記トンネル酸化膜１１１は、シリコン酸化膜（ＳｉＯ₂膜）から構成されており、チャージトラップ膜１１２は、シリコン窒化膜（ＳｉＮ膜）から構成されている。なお、本実施形態では上記トンネル酸化膜１１１をシリコン酸化膜（ＳｉＯ₂）で構成したが、酸化膜に窒素を混ぜたシリコン酸窒化膜（ＳｉＯＮ）で構成してもよい。

ブロッキング絶縁膜１１３は、シリコン酸化膜（ＳｉＯ₂膜）又はＡｌ₂Ｏ₃膜、高誘電率膜（Ｈｉｇｈ−ｋ膜）、例えば、ＨｆＯ₂、ＺｒＯ₂、Ｔａ₂Ｏ₅、Ｙ₂Ｏ₃等から構成することができる。なお、本実施形態では、ブロッキング絶縁膜１１３は、Ａｌ₂Ｏ₃膜から構成されている。また、ゲート電極１１４は、ポリシリコン膜、ＴａＮ膜、金属膜（Ｗ，Ｐｔ等）等から構成することができ、本実施形態では、ＴｉＮ膜から構成されている。

なお、図１に示したチャージトラップ型メモリ装置１００では、ＭＯＳキャパシタとして構成した場合を示しているが、ソース、ドレインを設けたトランジスタとして構成してもよい。

上記構成のチャージトラップ型メモリ装置１００では、書き込み／消去制御回路１２０から所定電圧、例えば＋１８Ｖのパルス電圧をゲート電極１１４に印加することにより、チャージトラップ膜１１２にシリコン基板１１０側から負の電荷（電子）をトラップして書き込み動作を行う。また、書き込み／消去制御回路１２０から所定電圧、例えば−１８Ｖ（或いは−２０Ｖ）のパルス電圧をゲート電極１１４に印加することにより、チャージトラップ膜１１２にトラップされている負の電荷（電子）をデトラップして消去動作を行う。

図２は、縦軸を容量Ｃｇ（Ｆ／ｃｍ²）、横軸を電圧Ｖｇ（Ｖ）として、上記構成のチャージトラップ型メモリ装置１００のＣ−Ｖカーブを示すものである。図２に実線で示すように、書き込み時は、負の電荷がトラップされるためＣ−Ｖカーブが＋６〜８Ｖ程度正方向にシフトする。また、消去時は、電子のデトラップ及びホールトラップによりＣ−Ｖカーブが負方向にシフトして、Ｖｆｂが−２〜３Ｖ程度になる。このように、Ｃ−Ｖカーブは、書き込み時と消去時に平行移動することは知られている。

ところが、本発明者等が詳査したところ、実際には、上記したようにＣ−Ｖカーブが平行移動するのみではなく、図２に点線で示すように、Ｃ−Ｖカーブの形が変わり、Ｃ−Ｖカーブの傾きが減少する（寝る）ストレッチングが生じていることが判明した。

そこで、このＣ−Ｖカーブの形が変わる現象についてさらに詳査したところ、縦軸をＣ−Ｖカーブの傾きの最大値（最大傾斜）、横軸をＶｆｂ（Ｖ）とした図３のグラフに示すように、所定の負電圧（−１４Ｖ）で消去動作を行った場合、四角形のプロットで示すように、徐々にＣ−Ｖカーブがストレッチングし、その傾きが徐々に減少する。一方、三角形のプロットで示すように、書き込み時には、数百ミリボルト程度の電荷注入量で、ストレッチングが解消する。なお、図３に示す円形のプロットは、書き込み動作を示し、三角形のプロットは、ストレッチングの解消を示し、四角形のプロットは、消去動作を示している。

図４、図５は、縦軸を容量Ｃｇ（Ｆ／ｃｍ²）、横軸を電圧Ｖｇ−Ｖｆｂ（Ｖ）として、図３のデータの元になったチャージトラップ型メモリ装置１００のＣ−Ｖカーブ形状の変化を示すもので、図４が書き込み動作時、図５が消去動作時のものを示している。この図４，５からも、消去動作時は、徐々にＣ−Ｖカーブがストレッチングし、書き込み時は、直ぐにストレッチングが解消することが分かる。

上記のようなＣ−Ｖカーブのストレッチングが生じるのは、トラップサイトにトラップされていない可動な電荷若しくは、極めて浅い準位にトラップされている電荷が存在するためと考えられる。そして、このような電荷すなわち、印加電圧に追従できるような可動な電荷の存在は、リテンション特性等の信頼性を悪化させる要因となる。そこで、本実施形態では、次のようにして可動な電荷を抑制し、Ｃ−Ｖカーブのストレッチングを解消する。

図６は、本実施形態の消去動作時のＣ−Ｖカーブの変化の状態を示すもので、図７は、本実施形態の消去動作時の図１に示した書き込み／消去制御回路１２０による制御ステップを示している。

書き込み／消去制御回路１２０は、データの書き込みが行われた後に、上位の制御装置からこのデータの消去を行う消去動作を行う指令があるか否かを判断する（図７のステップ２０１）。そして、消去動作の指令があると、図６の矢印（消去）に示ように、書き込み／消去制御回路１２０からゲート電極１１４に負電圧を印加する（負電荷をデトラップ及び正電荷をトラップする）ことによって、一定の消去レベル（目標電圧）よりも過剰に負電荷をデトラップした状態とする（図７のステップ２０２）。この時デトラップする電荷量の制御は、ゲート電極１１４に印加する負電圧の電圧値、印加時間（パルス幅）、パルス数の少なくともいずれかによって制御する。なお、この状態では、Ｃ−Ｖカーブが所定レベルよりも負方向（図６中左方向）にシフトするとともに、Ｃ−Ｖカーブがストレッチングしている。

そして、消去ベリファイステップによって所定の消去レベル（目標電圧）よりも過剰に電荷をデトラップした状態となっていることが確認されると（図７のステップ２０３）、書き込み／消去制御回路１２０からゲート電極１１４に正電圧を印加する（負電荷をトラップ及び正電荷をデトラップする）ことによって、過剰にデトラップした分の負電荷を注入（トラップ）する電荷注入を行う（図７のステップ２０４）。この時トラップする電荷量の制御は、ゲート電極１１４に印加する正電圧の電圧値、印加時間（パルス幅）、パルス数の少なくともいずれかによって制御する。このステップ２０４の電荷注入でトラップされる電荷の総量は、ステップ２０２でデトラップされる電荷の総量より少ない。また、ステップ２０４の電荷注入で印加する正電圧は、ステップ２０２のデトラップの際に印加される負電圧よりも、その絶対値または実効値が少ない、または印加時間が短い。これによって、図６に示すように、Ｃ−Ｖカーブのストレッチングが解消し、かつ、所定の消去レベルとなった状態とすることができる。

なお、消去動作時に、最初に一定の消去レベル（目標電圧）までデトラップし、過剰にデトラップするステップと、過剰にデトラップした分の電荷を注入するステップとを追加的に行ってもよい。また、このような過剰にデトラップするステップ、及び過剰にデトラップした分の電荷を注入するステップの印加電圧は、通常の書き込み／消去時の電圧と同じであっても、異なっていてもよい。

次に、他の実施形態について説明する。本実施形態に係るチャージトラップ型メモリ装置は、図１を用いて説明済みの積層構造を有するので、積層構造の説明は使用略する。一方、消去動作においては異なるので、以下、図８，９を用いて消去動作について説明する。

図８は、本実施形態におけるチャージトラップ型メモリ装置の消去動作時におけるＣ−Ｖカーブの変化を模式的に示すもので、図９は、書き込み／消去制御回路１２０による制御ステップを示している。書き込み／消去制御回路１２０は、まず消去動作を行う必要があるか否かを判断し（ステップ３０１）、消去動作を行う必要がある場合には、１次消去を行う（ステップ３０２）。ここで１次消去トは、消去動作の最終的な目標電圧に達する前の中間的な電圧値（例えば２Ｖ）に達するまで、ゲート電極１１４に負のパルス電圧を印加し、電子のデトラップ及び／又は正孔（ホール）のトラップを生ぜしめる動作をいう。このとき、図８に点線で示すように、Ｃ−Ｖカーブは幾分かのストレッチングが生じる。

次に、書き込み／消去制御回路１２０は、ゲート電極１１４に正のパルス電圧を印加して、電荷注入を行う（ステップ３０３）。この電荷注入は、前のステップで実施した消去動作によるストレッチグを解消させることが目的であるので、当該消去動作のために印加したパルス電圧よりも弱い電圧を印加するか、あるいは、印加時間やパルス幅を短くするなどして、前のステップの消去動作によるＣ−Ｖカーブの平行移動を打ち消してしまわない程度に加減して実施しなければならない。

続いて、書き込み／消去制御回路１２０は、再び消去動作（２次消去）を行う（ステップ３０４）。２次消去においてゲート電極１１４に印加するパルス電圧は、１次消去のときと同じであっても良いし、変えても良い。本実施形態においては、２次消去のときに、最終的な目標電圧に達するまで１次消去のときと同じパルス幅、パルス電圧を印加し続ける。

本実施形態においては、以上のように消去動作を２回に分けて実施し、その間に電荷注入のステップを介そうする。このように消去途中で電荷注入のステップを介そうすると、当該電荷注入によってストレッチングが解消するので、消去完了時のストレッチングの度合いを低減することができる。また、本実施形態においては、１回の消去動作に１回の電荷注入ステップを介そうしたが、１回に限らず、２回以上実施するようにしても良い。その場合には、図９において、ステップ３０２とステップ３０３を組にして、これを所定回数繰り返すようにすれば良い。

以上説明したように、本実施形態によれば、チャージトラップ型メモリ装置における可動な電荷を抑制することができ、従来に比べて信頼性の向上を図ることのできるチャージトラップ型メモリ装置の動作制御方法、チャージトラップ型メモリ装置及び動作制御プログラムを提供することができる。

１００……半導体装置、１１０……シリコン基板、１１１……トンネル酸化膜、１１２……チャージトラップ膜、１１３……ブロッキング絶縁膜、１１４……ゲート電極、１２０……書き込み／消去制御回路。

Claims

シリコン基板上に、トンネル酸化膜、チャージトラップ膜、ブロッキング絶縁膜、ゲート電極が、形成された積層構造を有し、前記ゲート電極に電圧を印加することによって、前記シリコン基板側から前記チャージトラップ膜に電荷をトラップ及びデトラップして情報の書き込み及び消去を行うチャージトラップ型メモリ装置の動作制御方法であって、
前記消去は、前記チャージトラップ膜から負電荷をデトラップする動作及び正電荷をトラップする動作を含む第１の動作と、前記チャージトラップ膜に負電荷をトラップする動作及び正電荷をデトラップする動作を含む第２の動作とを含み、
前記第２の動作によってトラップされる負電荷及びデトラップされる正電荷の総電荷量が前記第１の動作によってデトラップされる負電荷及びトラップされる正電荷の総電荷量よりも少ない
ことを特徴とするチャージトラップ型メモリ装置の動作制御方法。
請求項１記載のチャージトラップ型メモリ装置の動作制御方法であって、
前記消去は、前記第１の動作と、前記第２の動作とを組とする動作を複数回繰り返すことを特徴とするチャージトラップ型メモリ装置の動作制御方法。
請求項１又は２記載のチャージトラップ型メモリ装置の動作制御方法であって、
前記消去を行う際に、前記ゲート電極に負電圧を印加して目標電圧より過剰に負電荷をデトラップし、この後前記ゲート電極に正電圧を印加して過剰にデトラップした分の負電荷をトラップすることを特徴とするチャージトラップ型メモリ装置の動作制御方法。
請求項１乃至３いずれか１項記載のチャージトラップ型メモリ装置の動作制御方法であって、
前記チャージトラップ膜がＳｉＮから構成されていることを特徴とするチャージトラップ型メモリ装置の動作制御方法。
請求項１乃至４いずれか１項記載のチャージトラップ型メモリ装置の動作制御方法であって、
前記トンネル酸化膜がＳｉＯ₂膜からなり、前記ブロッキング絶縁膜が、Ａｌ₂Ｏ₃膜からなることを特徴とするチャージトラップ型メモリ装置の動作制御方法。
請求項１乃至５いずれか１項記載のチャージトラップ型メモリ装置の動作制御方法であって、
前記ゲート電極がＴｉＮ、ＴａＮ、Ｗ、Ｐｔのいずれか１つからなることを特徴とするチャージトラップ型メモリ装置の動作制御方法。
シリコン基板上に、トンネル酸化膜、チャージトラップ膜、ブロッキング絶縁膜、ゲート電極が、形成された積層構造を有し、前記ゲート電極に電圧を印加することによって、前記シリコン基板側から前記チャージトラップ膜に電荷をトラップ及びデトラップして情報の書き込み及び消去を行うチャージトラップ型メモリ装置であって、
前記消去の動作が、前記ゲート電極に負の電圧を印加する第１の動作と、前記ゲート電極に正の電圧を印加する第２の動作とを含み、
前記第２の動作によって印加する電圧の方が、前記第１の動作によって印加する電圧よりも、その絶対値または実行値が少ない、または印加時間が短くなるように制御する制御手段を具備したことを特徴とするチャージトラップ型メモリ装置。
請求項７記載のチャージトラップ型メモリ装置であって、
前記制御手段は、前記第１の動作と、前記第２の動作とを組とする動作を複数回繰り返すことを特徴とするチャージトラップ型メモリ装置。
請求項７又は８記載のチャージトラップ型メモリ装置であって、
前記制御手段は、前記消去動作を行う際に、前記ゲート電極に負電圧を印加して目標電圧より過剰に電荷をデトラップし、この後前記ゲート電極に正電圧を印加して過剰にデトラップした分の電荷をトラップすることを特徴とするチャージトラップ型メモリ装置。
請求項７乃至９いずれか１項記載のチャージトラップ型メモリ装置であって、
前記チャージトラップ膜がＳｉＮから構成されていることを特徴とするチャージトラップ型メモリ装置。
請求項７乃至１０いずれか１項記載のチャージトラップ型メモリ装置であって、
前記トンネル酸化膜がＳｉＯ₂膜からなり、前記ブロッキング絶縁膜が、Ａｌ₂Ｏ₃膜からなることを特徴とするチャージトラップ型メモリ装置。
請求項７乃至１１いずれか１項記載のチャージトラップ型メモリ装置であって、
前記ゲート電極がＴｉＮ、ＴａＮ、Ｗ、Ｐｔのいずれか１つからなるからなることを特徴とするチャージトラップ型メモリ装置。
チャージトラップ型メモリ装置の動作制御を行う動作制御プログラムであって、
実行時に請求項１乃至６いずれか１項記載のチャージトラップ型メモリ装置の動作制御方法が実行されるように制御を行うことを特徴とする動作制御プログラム。
シリコン基板上に、トンネル酸化膜、チャージトラップ膜、ブロッキング絶縁膜、ゲート電極が、形成された積層構造を有し、前記ゲート電極に電圧を印加することによって、前記シリコン基板側から前記チャージトラップ膜に電荷をトラップ及びデトラップして情報の書き込み及び消去を行うチャージトラップ型メモリ装置の動作制御方法であって、
前記消去は、前記ゲート電極に負の電圧を印加する第１の動作と、前記ゲート電極に正の電圧を印加する第２の動作とを含み、
前記第２の動作によって印加する電圧の方が、前記第１の動作によって印加する電圧よりも、その絶対値または実行値が少ない、または印加時間が短い
ことを特徴とするチャージトラップ型メモリ装置の動作制御方法。