KR20070104072A - 금속 게이트 전극을 포함하는 반도체 장치의 형성 방법 및이에 의해 형성된 비휘발성 메모리 장치 - Google Patents
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Abstract
금속 게이트 전극을 포함하는 반도체 장치의 형성 방법, 이를 이용하는 비휘발성 메모리 장치의 형성 방법 및 이에 의해 형성된 비휘발성 메모리 장치를 제공한다. 이 방법에 따르면, 불순물을 활성화시킨 후에, 실리콘 패턴을 구성하는 실리콘과 그 위에 위치하는 금속막을 구성하는 금속을 치환하여 금속 게이트 전극을 형성한다. 따라서, 종래와 같이 불순물을 활성화하는 동안 금속이 녹거나 절연막과 반응하거나 확산하는 문제를 방지할 수 있다. 또한 이 방법으로 형성된 비휘발성 메모리 장치는 종래에 비하여 데이타 보유 능력이 우수하다.
금속 게이트 전극, 티타늄, 치환
Description
도 1 내지 도 9는 본 발명의 일 실시예에 따른 반도체 장치를 형성하는 방법을 순차적으로 나타내는 단면도들이다.
도 10 내지 도 12는 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치를 형성하는 방법을 순차적으로 나타내는 사시도들이다.
본 발명은 반도체 장치 및 그 형성 방법에 관한 것으로, 더욱 상세하게는 금속 게이트 전극을 포함하는 반도체 장치의 형성 방법 및 이에 의해 형성된 비휘발성 메모리 장치에 관한 것이다.
반도체 장치는 점점 고집적화되며 고속으로 동작되는 것이 요구된다. 이를 위해 게이트 전극으로 폴리실리콘 보다 전기적 저항이 작은 금속이 사용될 것이 제안되고 있다.
한편, 금속 게이트 전극을 포함하는 반도체 장치를 형성하는 종래의 과정은 다음과 같다. 반도체 기판 상에 게이트 절연막과 금속 막을 형성하고 패터닝하여 금속 게이트 전극을 형성한다. 그리고 상기 금속 게이트 전극을 이온주입 마스크로 이용하여 상기 반도체 기판에 불순물 이온을 주입한다. 그리고 고온에서 열처리 공정을 진행하여 주입된 불순물 이온을 활성화시킨다. 상기 열처리 공정은 일반적으로 약 1000℃의 온도에서 진행된다. 이때, 예를 들면 금속이 알루미늄일 경우, 녹는점이 660.4℃로 낮아 녹을 수 있다. 또는 상기 열처리 공정 동안 금속이 게이트 절연막과 반응하거나 반도체 기판으로 확산될 수 있다. 이는 반도체 장치의 신뢰성을 저하한다.
따라서, 본 발명의 기술적 과제는 신뢰성을 향상시킬 수 있는 금속 게이트 전극을 포함하는 반도체 장치의 형성 방법을 제공하는데 있다.
본 발명의 다른 기술적 과제는 상기 방법을 이용하는 비휘발성 메모리 장치의 형성 방법을 제공하는데 있다.
본 발명의 또 다른 기술적 과제는 상기 방법으로 형성된 비휘발성 메모리 장치를 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 장치의 형성 방법은 반도체 기판 상에 차례로 적층된, 게이트 절연막, 실리콘 패턴 및 마스크 패턴을 형성하는 단계; 상기 실리콘 패턴의 양측에 인접한 상기 반도체 기판에 불순물을 주입하는 단계; 열처리 공정을 진행하여 상기 주입된 불순물을 활성화시키는 단 계; 상기 실리콘 패턴의 양측의 상기 반도체 기판을 덮는 절연막을 형성하는 단계; 상기 마스크 패턴을 제거하여 상기 실리콘 패턴을 노출시키는 단계; 상기 노출된 실리콘 패턴의 상부면과 접하는 제 1 금속막을 형성하는 단계; 상기 제 1 금속막 상에 제 2 금속막을 형성하는 단계; 및 상기 실리콘 패턴을 구성하는 실리콘 원자와 상기 제 1 금속막을 구성하는 금속을 치환하여, 상기 실리콘 패턴을 금속 게이트 전극으로 변경하는 단계를 포함한다.
상기 방법에 따르면, 불순물을 활성화시킨 후에, 실리콘 패턴을 구성하는 실리콘과 그 위에 위치하는 제 1 금속막을 구성하는 금속을 치환하여 금속 게이트 전극을 형성한다. 따라서, 종래와 같이 불순물을 활성화하는 동안 금속이 녹거나 절연막과 반응하거나 확산하는 문제를 방지할 수 있다.
상기 방법에 있어서, 상기 실리콘 패턴을 금속 게이트 전극으로 만드는 단계는, 400~600℃의 온도에서 열처리 공정을 진행하는 단계를 포함할 수 있다.
상기 방법은 상기 실리콘 패턴을 금속 게이트 전극으로 만드는 단계 후에, 블로킹 절연막을 콘포말하게 형성하는 단계; 및 제어게이트막을 형성하는 단계를 더 포함할 수 있다.
상기 방법은 상기 실리콘 패턴을 금속 게이트 전극으로 만드는 단계 전에, 상기 제 2 금속막과 상기 제 1 금속막을 차례대로 패터닝하여 상기 실리콘 패턴과 중첩되는 제 1 금속막 패턴과 제 2 금속막 패턴을 형성하는 단계를 더 포함할 수 있다.
상기 절연막과 상기 마스크 패턴은 동일한 식각 선택비를 가지는 물질로 형 성될 수 있다.
상기 방법은 상기 주입된 불순물을 활성화시키는 단계 전에, 상기 실리콘 패턴의 측벽을 덮는 스페이서를 형성하는 단계; 및 상기 마스크 패턴과 상기 스페이서를 식각 마스크로 이용하여 상기 스페이서에 인접한 상기 반도체 기판에 고농도로 불순물을 주입하는 단계를 더 포함할 수 있다.
본 발명의 일 예에 따른 비휘발성 메모리 장치의 형성 방법은 반도체 기판 상에 차례로 적층된, 터널 절연막, 실리콘 패턴 및 마스크 패턴을 형성하는 단계; 상기 실리콘 패턴의 양측에 인접한 상기 반도체 기판에 불순물을 주입하는 단계; 열처리 공정을 진행하여 상기 주입된 불순물을 활성화시키는 단계; 상기 실리콘 패턴의 양측의 상기 반도체 기판을 덮는 절연막을 형성하는 단계; 상기 마스크 패턴을 제거하여 상기 실리콘 패턴을 노출시키는 단계; 상기 노출된 실리콘 패턴의 상부면과 접하는 금속막을 형성하는 단계; 상기 금속막 상에 티타늄막을 형성하는 단계; 상기 실리콘 패턴을 구성하는 실리콘과 상기 금속막을 구성하는 금속을 치환하여, 상기 실리콘 패턴을 금속 부유 게이트 패턴으로 만드는 단계; 상기 금속 부유 게이트 패턴을 패터닝하여 금속 부유 게이트를 형성하는 단계; 블로킹 절연막을 콘포말하게 형성하는 단계; 및 제어게이트막을 형성하는 단계를 포함한다.
상기 방법에 있어서, 상기 실리콘 패턴을 금속 부유 게이트 패턴으로 만드는 단계는, 400~600℃의 온도에서 열처리 공정을 진행할 수 있다.
상기 방법은 상기 실리콘 패턴을 금속 부유 게이트 패턴으로 만드는 단계 전에, 상기 티타늄막과 상기 금속막을 차례대로 패터닝하여 상기 실리콘 패턴과 중첩 되는 금속막 패턴과 티타늄 패턴을 형성하는 단계를 더 포함할 수 있다.
상기 방법은 상기 주입된 불순물을 활성화시키는 단계 전에, 상기 실리콘 패턴의 측벽을 덮는 스페이서를 형성하는 단계; 및 상기 마스크 패턴과 상기 스페이서를 식각 마스크로 이용하여 상기 스페이서에 인접한 상기 반도체 기판에 고농도로 불순물을 주입하는 단계를 더 포함할 수 있다.
상기 방법으로 형성된 비휘발성 메모리 장치는 반도체 기판 상에 터널 절연막; 상기 터널 절연막 상의 부유 게이트; 상기 부유 게이트 상의 블로킹 절연막; 상기 블로킹 절연막 상의 제어 게이트; 상기 부유 게이트의 측벽을 덮되 상기 제어게이트의 측벽은 노출시키는 스페이서; 상기 부유 게이트의 상부면과 동일한 높이를 가지며 상기 스페이서 측벽을 덮는 층간절연막; 및 상기 스페이서 하부의 상기 반도체 기판에 위치하는 불순물 주입 영역을 포함한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1 내지 도 9는 본 발명의 일 실시예에 따른 반도체 장치를 형성하는 방법을 순차적으로 나타내는 단면도들이다.
도 1을 참조하면, 반도체 기판(1) 상에 게이트 절연막(3) 및 실리콘막(5)을 차례로 형성한다. 도시하지는 않았지만, 상기 게이트 절연막(3)을 형성하기 전에 상기 반도체 기판(1)에 소자분리막(미도시)을 형성하여 활성영역을 정의한다. 상기 게이트 절연막(3)은 실리콘산화막으로 형성될 수 있으며 또는 하프늄산화막이나 알루미늄 산화막 같은 고유전막으로 형성될 수 있다.상기 실리콘막(5)은 예를 들면 불순물이 도핑되지 않은 폴리실리콘막일 수 있다. 상기 실리콘막(5) 상에 마스크패턴(7)을 형성한다. 상기 마스크 패턴(7)은 예를 들면 실리콘 산화막으로 형성될 수 있다. 상기 마스크 패턴(7)은 마스크막(미도시)을 상기 실리콘막(5) 상에 형성하고 리소그라피 공정에 의해 형성되는 포토레지스트 패턴을 이용하여 상기 마스크막을 식각하므로써 형성될 수 있다.
도 2를 참조하면, 상기 마스크 패턴(7)을 식각마스크로 이용하여 상기 실리콘막(5)을 패터닝하여 실리콘 패턴(5a)을 형성한다. 이때 상기 게이트 절연막(3)도 연속으로 식각되어 게이트 절연막 패턴(3a)도 형성될 수 있다. 상기 마스크 패턴(7)을 이온주입 마스크로 이용하여 상기 반도체 기판(1)에 대해 이온주입 공정을 진행하여 상기 실리콘 패턴(5a)의 양측의 상기 반도체 기판(1)에 저농도 불순물 영역(9)을 형성한다.
도 3을 참조하면, 상기 반도체 기판(1) 상에 스페이서막(미도시)을 콘포말하게 적층하고 이방성 식각하여 상기 실리콘 패턴(5a)과 상기 마스크 패턴(7)의 측벽 을 덮는 스페이서(11)를 형성한다. 상기 스페이서(11)는 예를 들면 실리콘질화막 또는 실리콘 산화막으로 형성될 수 있다. 상기 스페이서(11)와 상기 마스크 패턴(7)을 이온주입 마스크로 이용하여 상기 스페이서(11)에 인접한 상기 반도체 기판(1)에 불순물을 주입하여 고농도 불순물 영역(13)을 형성한다. 그리고 예를 들면 약 1000℃의 온도에서 열처리 공정을 진행하여 상기 저농도 불순물 영역(9) 및 상기 고농도 불순물 영역(13)에 존재하는 불순물들을 활성화시킨다. 이때 상기 반도체 기판(1) 상에 금속이 존재하지 않으므로, 종래와 같이 금속의 용융, 확산 및 반응등의 문제는 발생하지 않는다.
도 4를 참조하면, 상기 반도체 기판(1)의 전면 상에 층간절연막(15)을 적층한다. 상기 층간절연막(15)은 적어도 상기 마스크 패턴(7)과 동일한 식각 선택비를 가지는 물질로 형성되며, 예를 들면 실리콘 산화막 계열의 물질로 형성될 수 있다.
도 5를 참조하면, 상기 층간절연막(15)에 대해 CMP(Chemical Mechanical Polishing)와 같은 평탄화 식각 공정을 진행한다. 이때, 상기 마스크 패턴(7)도 제거되어 상기 실리콘 패턴(5a)의 상부면이 노출된다. 이 과정에서 상기 스페이서(11)의 상부도 제거되어 평탄한 상부면을 가지는 스페이서 패턴(11a)이 형성될 수 있다.
도 6을 참조하면, 상기 실리콘 패턴(5a)의 상부면이 노출된 상기 반도체 기판(1)의 전면 상에 금속막(17)과 티타늄막(19)을 차례로 형성한다. 상기 금속막(17)은 티타늄을 제외한 다양한 종류의 금속으로 이루어질 수 있으며, 예를 들면 알루미늄으로 형성될 수 있다. 상기 금속막(17)의 두께는 예를 들면 상기 실리콘 패턴(5a)의 두께와 유사 또는 동일할 수 있다.
도 7을 참조하면, 포토레지스트 패턴(미도시)등을 식각 마스크로 이용하여 상기 티타늄막(19) 및 상기 금속막(17)을 차례대로 패터닝하여 상기 실리콘 패턴(5a)과 중첩되는 금속막 패턴(17a)과 상기 티타늄막 패턴(19a)을 형성한다.
도 8을 참조하면, 상기 실리콘 패턴(5a)의 실리콘 원자와 상기 금속막 패턴(17a)내의 금속원자를 치환하는 치환 공정을 진행한다. 상기 치환 공정은 400~600℃의 온도에서 진행된다. 이러한 금속 원자와 실리콘 원자의 치환 현상은 상기 온도에서 실리콘과 티타늄 사이의 결합력, 즉 실리콘이 확산하여 티타늄과 결합하여 티타늄실리사이드(TiSi2)를 형성하려는 힘에 의해 발생될 수 있다. 상기 치환공정의 온도는 도 3의 불순물을 활성화하기 위한 열처리 공정의 온도인 1000℃보다 낮다. 따라서 상기 금속원자가 절연막과 반응하거나 녹거나 또는 상기 게이트 절연막 패턴(3a)를 통과해서 상기 반도체 기판(1)으로 확산하는 등의 문제는 발생되지 않는다. 상기 치환 공정으로, 상기 금속막 패턴(17a)내의 금속이 밑으로 내려가서 상기 실리콘 패턴(5a)이 금속 게이트 전극(17b)으로 바뀌고, 상기 실리콘 패턴(5a)의 실리콘이 위로 올라가서 상기 금속막 패턴(17a)의 위치에 티타늄 실리사이드 패턴(195)이 형성된다.
상기 치환 공정으로 형성된 상기 금속 게이트 전극(17b)은 실리콘 원자를 포함할 수도 있다.
도 9를 참조하면, CMP와 같은 평탄화 식각 공정등을 진행하여 상기 금속 게 이트 전극(17b) 상의 티타늄 실리사이드 패턴(195)과 상기 티타늄패턴(19a)을 제거한다. 이로써 금속 게이트 전극(17b)을 포함하는 반도체 장치를 완성할 수 있다.
도 1 내지 도 9를 참조하여 설명된 반도체 장치의 형성 방법에 따르면, 상기 저농도 및 고농도 불순물 영역(9, 13)에 주입된 불순물을 활성화시킨 후에, 상기 실리콘 패턴(5a)을 구성하는 실리콘과 그 위에 위치하는 상기 금속막 패턴(17)을 구성하는 금속을 치환하여 금속 게이트 전극(17b)을 형성한다. 따라서, 종래와 같이 불순물을 활성화하는 동안 금속이 녹거나 절연막과 반응하거나 반도체 기판(1)으로 확산하는 문제를 방지할 수 있다.
상기 반도체 장치의 형성 방법은 다음과 같이 비휘발성 메모리 장치를 형성하는 방법에 적용될 수 있다. 도 10 내지 도 12는 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치를 형성하는 방법을 순차적으로 나타내는 사시도들이다.
도 10을 참조하면, 반도체 기판(1) 상에 소자분리막(2)을 형성하여 활성영역을 정의한다. 상기 반도체 기판(1) 상에 터널 절연막(3a)을 형성한다. 그리고 도 1 내지 9에 설명된 방법과 동일하게 금속 부유 게이트 패턴(17b), 스페이서 패턴(11a), 저농도 및 고농도 불순물 영역(9, 13) 및 층간절연막(15)을 형성한다. 이때 역시, 저농도 및 고농도 불순물 영역(9, 13)에 존재하는 불순물을 활성화하기 위한 열처리 공정을 진행한 후에, 실리콘 원자와 금속 원자를 치환하는 치환공정을 진행하여 상기 금속 부유 게이트 패턴(17b)을 형성한다. 도 10의 일 단면도는 도 9와 일치한다. 도 2 내지 도 9에서 게이트 절연막 패턴(3a)을 터널 절연막(3a)으로 도 8 및 9의 금속 게이트 전극(17b)을 금속 부유 게이트 패턴(17b)으로 명칭만 바 꾸는 것 외에, 도 10을 얻기까지의 과정은 첫번째 실시예와 동일하다.
도 11을 참조하면, 상기 금속 부유 게이트 패턴(17b)을 패터닝하여 상기 터널 절연막(3a)을 노출시키는 개구부(21)를 형성하는 동시에 금속 부유 게이트(17c)를 형성한다. 상기 개구부(21)에 의해 상기 스페이서 패턴(11a)의 내측벽도 노출된다.
도 12를 참조하면, 상기 개구부(21)와 상기 금속 부유 게이트(17c)가 형성된 상기 반도체 기판(1)의 전면 상에 블로킹 절연막(21)을 콘포말하게 형성한다. 상기 블로킹 절연막(21)은 예를 들면, 실리콘 산화막, 실리콘 질화막, 하프늄산화막 및 알루미늄산화막등을 포함하는 그룹에서 선택되는 적어도 하나의 물질로 형성될 수 있다. 상기 블로킹 절연막(21)은 상기 개구부(21)에 노출된 상기 스페이서 패턴(11a)의 내측벽 및 상기 터널 절연막(3a), 상기 스페이서 패턴(11a)의 상부면, 상기 금속 부유 게이트(17c)의 상부면 및 측벽 및 상기 층간절연막(15)의 상부면을 콘포말하게 덮는다.
도 12를 참조하면, 상기 블로킹 절연막(21)이 형성된 상기 반도체 기판(1)의 전면 상에 제어게이트막(미도시)을 적층하고 패터닝하여 제어게이트(23)를 형성한다. 상기 제어게이트(23)는 불순물이 도핑된 폴리실리콘, 알루미늄, 구리 및 텅스텐등과 같은 도전막으로 형성될 수 있다. 상기 제어게이트(23)는 상기 개구부(21)를 채우도록 형성된다. 이때 상기 블로킹 절연막(21)은 식각되거나 또는 식각되지 않을 수도 있다.
상기 방법으로 형성된 도 12의 비휘발성 메모리 장치를 살펴보면, 반도체 기 판(1) 상에 터널 절연막(3a)이 위치하며 상기 터널 절연막(3a) 상에 복수개의 섬 형태의 금속 부유 게이트(17c)들이 위치한다. 상기 금속 부유 게이트(17c)들의 양측벽들은 라인 형태의 긴 스페이서 패턴(11a)들에 의해 덮인다. 상기 스페이서 패턴(11a)들 하부의 상기 반도체 기판(1)에는 저농도 불순물 영역(9)이 위치하며 상기 스페이서 패턴(11a) 들에 인접하는 상기 반도체 기판(1)에는 고농도 불순물 영역(13)이 위치한다. 상기 반도체 기판(1) 상에 상기 스페이서 패턴(11a)들의 외측벽을 덮는 층간절연막(15)이 위치하며, 상기 층간절연막(15), 상기 스페이서 패턴(11a) 및 상기 금속 부유 게이트(17c)의 상부면들은 동일한 높이를 가진다. 상기 상부면들 상에 블로킹 절연막(21)이 위치하며 상기 블로킹 절연막(21) 상에 상기 금속 부유 게이트(17c)와 중첩되는 제어 게이트(23)가 위치한다. 상기 금속 부유 게이트(17c)는 예를 들면 알루미늄으로 이루어질 수 있다.
도 12의 비휘발성 메모리 장치는 금속 부유 게이트(17c)가 알루미늄과 같은 금속으로 이루어진다. 금속은 폴리실리콘과 같은 반도체에 비해 포텐셜 웰이 깊다. 따라서 부유 게이트가 폴리실리콘과 같은 반도체로 이루어진 경우에 비하여, 상기 비휘발성 메모리 장치를 프로그램하여 상기 금속 부유 게이트(17c)에 전하가 한 번 트랩되면, 다른 읽기 동작 등을 진행할 때 트랩된 전하가 밖으로 잘 빠져나오지 않는다. 따라서 도 12의 비휘발성 메모리 장치는 종래의 것에 비하여 데이타 보유 능력이 뛰어나다. 이로써 신뢰성 있는 비휘발성 메모리 장치를 구현할 수 있다.
따라서, 본 발명에 따른 금속 게이트 전극을 포함하는 반도체 장치의 형성 방법 및 이를 이용하는 비휘발성 메모리 장치의 형성 방법에 따르면, 불순물을 활성화시킨 후에, 실리콘 패턴을 구성하는 실리콘과 그 위에 위치하는 금속막을 구성하는 금속을 치환하여 금속 게이트 전극을 형성한다. 따라서, 종래와 같이 불순물을 활성화하는 동안 금속이 녹거나 절연막과 반응하거나 확산하는 문제를 방지할 수 있다.
또한 상기 방법으로 형성된 비휘발성 메모리 장치는 종래에 비하여 데이타 보유 능력이 우수하다. 이로써 신뢰성 있는 비휘발성 메모리 장치를 구현할 수 있다.
Claims (12)
- 반도체 기판 상에 차례로 적층된, 게이트 절연막, 실리콘 패턴 및 마스크 패턴을 형성하는 단계;상기 실리콘 패턴의 양측에 인접한 상기 반도체 기판에 불순물을 주입하는 단계;열처리 공정을 진행하여 상기 주입된 불순물을 활성화시키는 단계;상기 실리콘 패턴의 양측의 상기 반도체 기판을 덮는 절연막을 형성하는 단계;상기 마스크 패턴을 제거하여 상기 실리콘 패턴을 노출시키는 단계;상기 노출된 실리콘 패턴의 상부면과 접하는 제 1 금속막을 형성하는 단계;상기 제 1 금속막 상에 제 2 금속막을 형성하는 단계; 및상기 실리콘 패턴을 구성하는 실리콘 원자와 상기 제 1 금속막을 구성하는 금속 원자를 치환하여, 상기 실리콘 패턴을 금속 게이트 전극으로 변경하는 단계를 포함하는 반도체 장치의 형성 방법.
- 제 1 항에 있어서,상기 실리콘 패턴을 상기 금속 게이트 전극으로 변경하는 단계는, 400~600℃의 온도에서 열처리 공정을 진행하는 단계를 포함하는 반도체 장치의 형성 방법.
- 제 1 항에 있어서,상기 제 1 금속막은 알루미늄을 포함하는 것을 특징으로 하는 반도체 장치의 형성 방법.
- 제 1 항에 있어서,상기 제 2 금속막은 티타늄을 포함하는 것을 특징으로 하는 반도체 장치의 형성 방법.
- 제 1 항에 있어서,상기 실리콘 패턴을 상기 금속 게이트 전극으로 변경하는 단계 후에,블로킹 절연막을 콘포말하게 형성하는 단계; 및상기 블로킹 절연막 상에 제어게이트막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 형성 방법.
- 제 5 항에 있어서,상기 실리콘 패턴을 상기 금속 게이트 전극으로 변경하는 단계 후에,상기 금속 게이트 전극을 패터닝하여 부유 게이트를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 형성 방법.
- 제 1 항에 있어서,상기 실리콘 패턴을 금속 게이트 전극으로 변경하는 단계 전에,상기 제 2 금속막과 상기 제 1 금속막을 차례대로 패터닝하여 상기 실리콘 패턴과 중첩되는 제 1 금속막 패턴과 제 2 금속막 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 형성 방법.
- 제 1 항에 있어서,상기 절연막과 상기 마스크 패턴은 동일한 식각 선택비를 가지는 물질로 형성되는 것을 특징으로 하는 반도체 장치의 형성 방법.
- 제 1 항에 있어서,상기 주입된 불순물을 활성화시키는 단계 전에,상기 실리콘 패턴의 측벽을 덮는 스페이서를 형성하는 단계; 및상기 마스크 패턴과 상기 스페이서를 식각 마스크로 이용하여 상기 스페이서에 인접한 상기 반도체 기판에 고농도로 불순물을 주입하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 형성 방법.
- 반도체 기판 상에 터널 절연막;상기 터널 절연막 상의 부유 게이트;상기 부유 게이트 상의 블로킹 절연막;상기 블로킹 절연막 상의 제어 게이트;상기 부유 게이트의 측벽을 덮되 상기 제어게이트의 측벽은 노출시키는 스페이서;상기 부유 게이트의 상부면과 동일한 높이를 가지며 상기 스페이서 측벽을 덮는 층간절연막; 및상기 스페이서 하부의 상기 반도체 기판에 위치하는 불순물 주입 영역을 포함하는 비휘발성 메모리 장치.
- 제 10 항에 있어서,부유 게이트는 금속으로 형성되는 것을 특징으로 하는 비휘발성 메모리 장치.
- 제 11 항에 있어서,상기 금속은 알루미늄인 것을 특징으로 하는 비휘발성 메모리 장치.
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| KR1020060036214A KR20070104072A (ko) | 2006-04-21 | 2006-04-21 | 금속 게이트 전극을 포함하는 반도체 장치의 형성 방법 및이에 의해 형성된 비휘발성 메모리 장치 |
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| KR (1) | KR20070104072A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101052587B1 (ko) * | 2008-10-31 | 2011-07-29 | 캐논 아네르바 가부시키가이샤 | 유전체막 및 유전체막을 사용하는 반도체 디바이스 |
-
2006
- 2006-04-21 KR KR1020060036214A patent/KR20070104072A/ko not_active Application Discontinuation
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