JP2009055030A - 結晶質アルミニウム酸化物層のエネルギーバンドギャップを高める方法及びエネルギーバンドギャップの高い結晶質アルミニウム酸化物層を備える電荷トラップメモリ素子の製造方法 - Google Patents

結晶質アルミニウム酸化物層のエネルギーバンドギャップを高める方法及びエネルギーバンドギャップの高い結晶質アルミニウム酸化物層を備える電荷トラップメモリ素子の製造方法 Download PDF

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Abstract

【課題】結晶質アルミニウム酸化物層のエネルギーバンドギャップを高める方法及びエネルギーバンドギャップの高い結晶質アルミニウム酸化物層を備える電荷トラップメモリ素子の製造方法を提供する。
【解決手段】下部膜上に非晶質アルミニウム酸化物層を形成する第１ステップと、非晶質アルミニウム酸化物層内に水素（Ｈ）または水酸基（ＯＨ）を導入する第２ステップと、水素または水酸基が導入された非晶質アルミニウム酸化物層を結晶化させる第３ステップと、を含むことを特徴とするアルミニウム酸化物層のエネルギーバンドギャップを高める方法である。これにより、結晶化されたアルミニウム酸化物層のエネルギーバンドギャップは、７．０ｅＶより大きい。
【選択図】図３

Description

本発明は、メモリ素子の製造方法に係り、さらに詳細には、非晶質アルミニウム酸化物層のエネルギーバンドギャップを高める方法及びエネルギーバンドギャップの高い結晶質アルミニウム酸化物層を備える電荷トラップメモリ素子の製造方法に関する。
金属電極、ブロッキング酸化膜、電荷トラップ層、トンネリング酸化膜、シリコン基板からなる電荷トラップフラッシュメモリ素子（以下、メモリ素子）の電荷保有能は、電荷トラップ層の深いトラップエネルギー、トンネリング酸化膜の厚さ及びブロッキング酸化膜の誘電定数及びエネルギーバンドギャップなどの電気的特性によって決定される。
ブロッキング酸化膜のエネルギーバンドギャップとメモリ素子の電荷保有能とは、直接的な関連がある。ブロッキング酸化膜のエネルギーバンドギャップが大きいとき、メモリ素子の電荷トラップ層に保存された電荷がブロッキング酸化膜を通じて金属電極に漏れ難い。すなわち、ブロッキング酸化膜のエネルギーバンドギャップが大きいほど、電荷トラップ層からブロッキング酸化膜を通じた電荷の漏れは抑制される。
現在、前記メモリ素子のブロッキング酸化膜としては、エネルギーバンドギャップが６．５ｅＶであり、熱力学的に安定したアルミニウム酸化膜が広く使われている。
しかし、前記アルミニウム酸化膜の電荷保有能は、次世代メモリ素子への適用には十分ではない。すなわち、次世代メモリ素子の集積度は、現在よりはるかに高まるところ、ブロッキング酸化膜の厚さも薄くなるので、現在広く使われている前記アルミニウム酸化膜を次世代メモリ素子のブロッキング酸化膜として使用し難い。
したがって、次世代メモリ素子の安定した電荷保有能を確保するためには、さらに大きなエネルギーバンドギャップを有するブロッキング酸化膜が必要である。
本発明が解決しようとする技術的課題は、電荷ブロッキング層として使われる結晶質アルミニウム酸化物層の電荷ブロッキング能を高める結晶質アルミニウム酸化物層のエネルギーバンドギャップを高める方法を提供することである。
本発明が解決しようとする他の技術的課題は、安定した電荷保有能を高める電荷トラップメモリ素子の製造方法を提供することである。
本発明が解決しようとするさらに他の技術的課題は、製造工程を単純化しうる電荷トラップメモリ素子の製造方法を提供することである。
前記課題を達成するために、本発明は、下部膜上に非晶質アルミニウム酸化物層を形成する第１ステップ、前記非晶質アルミニウム酸化物層内に水素（Ｈ）または水酸基（ＯＨ）を導入する第２ステップ及び前記水素または水酸基が導入された非晶質アルミニウム酸化物層を結晶化させる第３ステップを含むことを特徴とするアルミニウム酸化物層のエネルギーバンドギャップを高める方法を提供する。
前記第２ステップにおいて、前記水素または水酸基は、ウェット酸化、イオン注入及びプラズマドーピング法のうち何れか一つの方法で導入しうる。
本発明の他の実施例によれば、前記第１及び第２ステップは、一つの工程でなされるが、例えば、気相蒸着法、原子層蒸着（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）方法でアルミニウム酸化物層を蒸着しつつ、水素または水酸基を前記アルミニウム酸化物層内に導入しうる。このとき、前記アルミニウム酸化物層は、水素または水酸基を含む非晶質または結晶質に蒸着される。前記アルミニウム酸化物層が水素または水酸基を含む結晶質に蒸着されるとき、前記第３ステップは、水素または水酸基を含む結晶質のアルミニウム酸化物層で水素または水酸基を除去する工程となりうる。
本発明のさらに他の実施例によれば、前記第２ステップで、前記非晶質アルミニウム酸化物層に水素または水酸基を導入するとき、工程温度を８００℃以上、望ましくは、８００〜８５０℃として、前記非晶質アルミニウム酸化物層を水素または水酸基を含む結晶質のアルミニウム酸化物層に変化させうる。このような場合に、前記第３ステップは、前記水素または水酸基を含む結晶質のアルミニウム酸化物層で水素または水酸基を除去するための熱処理工程となりうる。
本発明の実施例によれば、前記第１及び第２ステップを実施した後、前記第３ステップで、前記アルミニウム酸化物層を８００〜１３００℃で熱処理しうる。このとき、このような熱処理前に前記非晶質アルミニウム酸化物層の結晶化温度より低温で前記非晶質アルミニウム酸化物層を熱処理するステップをさらに含みうる。
前記ウェット酸化は、大気圧高温条件で、低圧高温条件でまたは高圧低温条件で実施しうる。
本発明のさらに他の実施例によれば、前記第１ステップで形成された前記非晶質アルミニウム酸化物層に対して緻密化工程を実施しうるが、前記緻密化工程は、前記ウェット酸化の前後に実施しうるが、前記ウェット酸化の前に、すなわち、水素または水酸基を注入する前に実施することがさらに望ましい。
前記他の課題を達成するために、本発明は、トンネリング膜、電荷トラップ層、電荷ブロッキング層及びゲート電極を備える電荷トラップメモリ素子の製造方法において、前記電荷ブロッキング層を形成するステップは、前記電荷トラップ層上に非晶質アルミニウム酸化物層を形成する第１ステップ、前記非晶質アルミニウム酸化物層内に水素（Ｈ）または水酸基（ＯＨ）を導入する第２ステップ及び前記水素または水酸基が導入された非晶質アルミニウム酸化物層を結晶化させる第３ステップを含むことを特徴とする電荷トラップメモリ素子の製造方法を提供する。
この製造方法において、前記結晶化されたアルミニウム酸化物層は、エネルギーバンドギャップが７．０ｅＶ以上である結晶相である。
本発明の実施例によれば、前記第２ステップで、前記水素（Ｈ）または水酸基は、ウェット酸化、イオン注入及びプラズマドーピング法のうち何れか一つの方法で導入しうる。
本発明の他の実施例によれば、前記第１及び第２ステップは、前記のように一つの工程でなされる。
前記第２ステップで、前記非晶質アルミニウム酸化物層に水素または水酸基を導入するとき、工程温度を８００℃以上、望ましくは、８００〜８５０℃として、前記非晶質アルミニウム酸化物層を水素または水酸基を含む結晶質のアルミニウム酸化物層に変化させうる。このとき、前記第３ステップは、結晶質のアルミニウム酸化物層で水素または水酸基を除去するための熱処理工程でありうる。
前記第３ステップは、前記アルミニウム酸化物層を８００〜１３００℃で熱処理しうる。
前記第１ステップで、前記非晶質アルミニウム酸化物層を酸素−リッチ状態で形成した後、前記第２ステップで前記水素を注入しうる。
本発明のさらに他の実施例によれば、前記のように緻密化工程を行える。
前記トンネリング膜は、シリコン酸化膜、酸窒化シリコン、窒化シリコン膜でありうる。
前記トラップ層は、複数のナノドットを含むか、または金属ドーピングされたｈｉｇｈ−ｋ酸化物であるが、例えば、複数のアルミニウム酸化物ドットを含みうる。
前記さらに他の課題を達成するために、本発明は、基板上にトンネリング膜、電荷トラップ層、アルファ（α）相の結晶質アルミニウム酸化物層及びゲート電極を備えるゲート積層物を備える電荷トラップ型メモリ素子の製造方法において、前記電荷トラップ層上に非晶質アルミニウム酸化物層を形成するステップ、前記非晶質アルミニウム酸化物層上に前記アルファ（α）相の結晶質アルミニウム酸化物層の結晶格子と類似した結晶格子を有する金属層を形成するステップ及び前記金属層が形成された結果物を熱処理して前記非晶質アルミニウム酸化物層を前記アルファ（α）相の結晶質アルミニウム酸化物層に変化させるステップを含む電荷トラップ型メモリ素子の製造方法を提供する。
この製造方法で、前記非晶質アルミニウム酸化物層を前記アルファ（α）相の結晶質アルミニウム酸化物層に変化させるステップは、前記金属層上に前記ゲート積層物が形成される領域を画定するマスクを形成するステップ、前記マスクの周りの前記金属層、前記非晶質アルミニウム酸化物層、前記電荷トラップ層及び前記トンネリング膜を順次にエッチングするステップ及び前記金属層が形成された結果物を熱処理するステップをさらに含みうる。
前記非晶質アルミニウム酸化物層を前記アルファ（α）相の結晶質アルミニウム酸化物層に変化させるステップ以後に、前記金属層上に前記ゲート積層物が形成される領域を画定するマスクを形成するステップ、前記マスクの周りの前記金属層、前記アルファ（α）相の結晶質アルミニウム酸化物層、前記電荷トラップ層及び前記トンネリング膜を順次にエッチングするステップ及び前記マスクを除去するステップをさらに実施しうる。
前記金属層が形成された結果物を熱処理するステップは、前記マスクを除去した後に実施しうる。
前記金属層は、ＴｉＣＮ層、結晶方向が（０００１）であるＲｕ層及びＲｈ２Ｏ３層のうち何れか一つで形成しうる。
前記金属層がＲｈ２Ｏ３層であるとき、前記金属層を導電性に変化させる熱処理をさらに実施しうる。
前記熱処理は、常圧で１０００〜１３００℃で実施しうる。
本発明による製造方法で電荷ブロッキング層として使われる結晶質アルミニウム酸化物層は、ウェット酸化工程と熱処理工程とで形成される。この過程で、アルミニウム酸化物層の結晶構造がガンマ（γ）相からカッパ（κ）相またはアルファ（α）相に変化される。したがって、本発明の製造方法を利用すれば、結晶質アルミニウム酸化物層のエネルギーバンドギャップを７．０ｅＶより大きくしうる。これにより、電荷トラップ層にトラップされた電荷が結晶質アルミニウム酸化物層を経てゲート電極にまで通過することを防止しうるところ、メモリ素子の電荷保有能は高まる。
また、本発明の他の実施例による製造方法の場合、アルファ（α）相の結晶質アルミニウム酸化物層を形成した後、別途の物質層を除去するためのエッチング工程が不要であるので、製造工程を単純化しうる。
以下、本発明の実施例による結晶質アルミニウム酸化物層のエネルギーバンドギャップを高める方法及びエネルギーバンドギャップの高い結晶質アルミニウム酸化物層を備える電荷トラップメモリ素子の製造方法を、添付された図面を参照して詳細に説明する。この過程で、図面に示された層や領域の厚さは、明細書の明確性のために拡大して示した。
まず、本発明の実施例による電荷トラップメモリ素子の製造方法（以下、本発明の製造方法）を説明する。本発明の実施例によるエネルギーバンドギャップを高める方法は、前記本発明の製造方法において合わせて説明する。
図１を参照すれば、基板１０上にトンネリング膜１６、電荷トラップ層１８及び非晶質アルミニウム酸化物層２０ａを順次に積層する。基板１０は、半導体基板であって、例えば、シリコン基板、特に、ｐ型シリコン基板で形成しうる。トンネリング膜１６は、所定の厚さの酸化膜で形成しうるが、例えば、シリコン酸化膜や酸窒化シリコン膜で形成しうる。そして、電荷トラップ層１８は、所定の厚さ及び所定の密度のトラップサイトを有する物質層であるが、例えば、窒化シリコン層でもあり、複数のナノドットを含むこともでき、金属ドーピングされたｈｉｇｈ−ｋ酸化物でもあるが、例えば、複数のアルミニウム酸化物ドットを含むこともできる。
次いで、非晶質アルミニウム酸化物層２０ａを、図２に示したように、水素（Ｈ）または水酸基（ＯＨ）を含む、すなわち、ＯＨ結合の存在する非晶質アルミニウム酸化物層２０ｂ（以下、ＯＨ−物質層）に変化させる。
ＯＨ−物質層２０ｂは、ウェット酸化法で非晶質アルミニウム酸化物層２０ａに水素または水酸基を導入して形成しうる。前記ウェット酸化法は、水蒸気雰囲気で所定の温度及び圧力で実施しうる。前記ウェット酸化は、大気圧で高温に熱処理する方式または高圧で低温で熱処理する方式で実施しうる。また、前記ウェット酸化の温度は、電荷トラップ層１８によって変わりうる。例えば、電荷トラップ層１８が窒化シリコン（ＳｉＮ）膜であるとき、前記ウェット酸化は、５００℃〜１０００℃で実施しうる。
このようなウェット酸化によって非晶質アルミニウム酸化物層２０ａ内にＨ結合またはＯＨ結合が増加する。
前記ウェット酸化法の代わりに、イオン注入、プラズマドーピング及びファーネス熱処理のうち何れか一つの方法を使用して水素または水酸基を注入することもできる。前記イオン注入または前記プラズマドーピング法でＯＨ−物質層２０ｂを形成する場合、水素が注入された非晶質アルミニウム酸化物層２０ｂを酸素雰囲気で熱処理することもできる。しかし、非晶質アルミニウム酸化物層２０ｂが酸素が豊富な酸素−リッチ非晶質アルミニウム酸化物層である場合、前記酸素雰囲気の熱処理は省略しうる。
非晶質アルミニウム酸化物層２０ａ内に存在するＨまたはＯＨ結合は、非晶質アルミニウム酸化物層２０ａ内の結晶核の生成に寄与し、形成エネルギーを低める役割を行う。これにより、非晶質アルミニウム酸化物層２０ａに前記ウェット酸化法、イオン注入及びプラズマドーピング法のうちいずれか一つの方法で水素や水酸基を注入した後熱処理を施す場合、非晶質アルミニウム酸化物層（２０ａ）はガンマ（γ）相が抑制され、ガンマ相と異なる相、すなわち、カッパ（κ）相やアルファ（α）相を有する結晶質アルミニウム酸化物層２０となりうる。したがって、後述する結晶化のための熱処理工程によって得られる結晶質アルミニウム酸化物層のエネルギーバンドギャップは、７．０ｅＶより大きくなる。
一方、非晶質アルミニウム酸化物層２０ａを形成する過程と非晶質アルミニウム酸化物層２０ａをウェット酸化する過程とは、一つの工程で行える。例えば、気相蒸着法、原子層蒸着（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）方法でアルミニウム酸化物層を蒸着しつつ、水素または水酸基を前記アルミニウム酸化物層内に導入しうる。このとき、前記アルミニウム酸化物層は、水素または水酸基を含む非晶質アルミニウム酸化物層２０ａまたは結晶質アルミニウム酸化物層で蒸着される。前記アルミニウム酸化物層が水素または水酸基を含む結晶質アルミニウム酸化物層で蒸着されるとき、下記の非晶質アルミニウム酸化物層２０ａの結晶化のための熱処理工程は、前記水素または水酸基を含む結晶質のアルミニウム酸化物層で水素または水酸基を除去する工程となりうる。
また、非晶質アルミニウム酸化物層２０ａに水素または水酸基を導入する時には、その工程温度を８００℃以上、望ましくは、８００〜８５０℃として、非晶質アルミニウム酸化物層２０ａを水素または水酸基を含む結晶質アルミニウム酸化物層に変化させうる。この時にも、下記の非晶質アルミニウム酸化物層２０ａの結晶化のための熱処理工程は、前記水素または水酸基を含む結晶質のアルミニウム酸化物層で水素または水酸基を除去する工程となりうる。
また、非晶質アルミニウム酸化物層２０ａに対して緻密化工程を実施しうるが、前記緻密化工程は、前記ウェット酸化の前や後に実施しうるが、前記ウェット酸化の前に、すなわち、水素または水酸基を注入する前に実施することがさらに望ましい。
次いで、図３に示したように、ＯＨ−物質層２０ｂが形成された結果物を熱処理する。このとき、前記熱処理は、１回実施するか、または２回に分けて実施しうる。
前記熱処理を１回実施する場合、前記熱処理は、所定の温度、例えば、８００℃〜１３００℃で実施しうる。このような１回の高温熱処理を通じて、ＯＨ−物質層２０ｂに含まれた水素または水酸基が除去されつつ、ＯＨ−物質層２０ｂは、図４に示したように、結晶質アルミニウム酸化物層２０になる。結晶質アルミニウム酸化物層２０は、電荷ブロッキング層である。前記水素または水酸基の除去工程にも拘わらず、結晶質アルミニウム酸化物層２０には、水素または水酸基がある程度存在することもできる。
一方、前記熱処理を２回に分けて実施する場合、１次熱処理は、ＯＨ−物質層２０ｂから水素または水酸基を除去する熱処理でありうる。前記１次熱処理は、ＯＨ−物質層２０ｂの結晶化温度より低温で実施する。そして、２次熱処理は、熱処理を１回実施する時と同一に実施しうる。
次いで、図５を参照すれば、結晶質アルミニウム酸化物層２０上にゲート電極２２を形成する。ゲート電極２２は、仕事関数が４ｅＶ以上である導電層でありうるが、例えば、窒化タンタル（ＴａＮ）層でありうる。ゲート電極２２上にゲート形成領域を画定するマスクＭ１を形成する。マスクＭ１の周りを基板１０が露出されるまで異方性エッチングする。その結果、図６に示したように、順次に積層されたトンネリング膜１６、電荷トラップ層１８、結晶質アルミニウム酸化物層２０及びゲート電極２２からなるゲート積層物２３が形成される。前記異方性エッチング後に、マスクＭ１を除去する。
図７を参照すれば、マスクＭ１を除去した後、残りのゲート積層物２３をマスクとして基板１０に導電性不純物２５をイオン注入する。このとき、導電性不純物２５は、基板１０に注入された不純物と反対のタイプであって、例えば、ｎ型不純物でありうる。導電性不純物２５のイオン注入結果、基板１０に第１及び第２浅い不純物領域１２ａ，１４ａが形成される。
図８を参照すれば、順次に積層されたトンネリング膜１６、電荷トラップ層１８、結晶質アルミニウム酸化物層２０及びゲート電極２２からなるゲート積層物２３の側面にゲートスペーサ２４を形成する。ゲートスペーサ２４は、シリコン酸化膜で形成しうる。ゲート積層物２３とゲートスペーサ２４とをマスクとして使用して、基板１０に導電性不純物２６をイオン注入する。導電性不純物２６は、基板１０に注入された不純物と反対のタイプでありうる。導電性不純物２６のイオン注入エネルギーは、第１及び第２浅い不純物領域１２ａ，１４ａを形成するために注入した導電性不純物のイオン注入エネルギーより大きい。したがって、導電性不純物２６は、第１及び第２浅い不純物領域１２ａ，１４ａより深い領域まで到達される。この結果、第１及び第２浅い不純物領域１２ａ，１４ａでゲートスペーサ２４の外側領域は、ゲートスペーサ２４の下側領域より深くなる。これにより、図９に示したように、基板１０にＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）形態の第１及び第２不純物領域１２，１４が形成されつつ、エネルギーバンドギャップが７．０ｅＶより大きい電荷ブロッキング層を有する電荷トラップメモリ素子が形成される。以後の工程は、通常的な手順に沿って進みうる。
図９を参照すれば、ＬＤＤ型の第１不純物領域１２は、第１部分１２ｄ及び第２部分１２ｓを備える。第１部分１２ｄは、導電性不純物イオンが基板１０の表面から第１深さｄ１でイオン注入された領域でありうる。第１深さｄ１は、基板１０の表面から相対的に深い深さでありうる。第２部分１２ｓは、導電性不純物イオンが基板１０の表面から第２深さｄ２で注入されたイオン注入領域でありうる。第２深さｄ２は、基板１０の表面から相対的に浅い深さでありうる。したがって、第１深さｄ１は、第２深さｄ２より深い。
また、ＬＤＤ型の第２不純物領域１４は、第１部分１４ｄ及び第２部分１４ｓを備える。第１部分１４ｄは、導電性不純物イオンが基板１０の表面から第１深さｄ１でイオン注入された領域でありうる。第１深さｄ１は、基板１０の表面から相対的に深い深さでありうる。第２部分１４ｓは、導電性不純物イオンが基板１０の表面から第２深さｄ２で注入されたイオン注入領域でありうる。第２深さｄ２は、基板１０の表面から相対的に浅い深さでありうる。
一方、図１において、非晶質物質層２０ａの代わりに、結晶質物質層、例えば、結晶質アルミニウム酸化物層が形成される。このとき、図３の前記熱処理は、前記アルミニウム酸化物層に対する再結晶化工程となりうる。
次いで、前述した製造方法でウェット酸化法及び後続熱処理を通じて得られた結晶質アルミニウム酸化物層（Ａｌ２Ｏ３）に対するエネルギーバンドギャップの増大性を検証するために実施した実験例を説明する。
図１０は、前記実験で前記ウェット酸化を高圧及び低温で実施した後、前述したような１回または２回熱処理を実施して得たＡｌ２Ｏ３層に対するＸ線回折分析結果を示す。
図１１は、図１０のＸ線回折分析結果を有するＡｌ２Ｏ３層のエネルギーバンドギャップが分かるＲＥＥＬＳ（Ｒｅｆｌｅｃｔｅｄ Ｅｌｅｃｔｒｏｎ Ｅｎｅｒｇｙ Ｌｏｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析結果を示す。図１１のＲＥＥＬＳ分析のためのＡｌ２Ｏ３試片の場合、ウェット酸化前に８００℃で緻密化工程を実施した。
図１０で、第１グラフＧ１は、１１００℃での非晶質アルミニウム酸化物層を結晶化→ウェット酸化の実施→１０００℃での水酸基の除去及び再結晶化工程を経て得た結晶質アルミニウム酸化物層に対するＸ線回折分析結果を表す。第２グラフＧ２は、１１００℃での非晶質アルミニウム酸化物層の結晶化→ウェット酸化の実施→６００℃での水酸基の除去→１０００℃での再結晶化工程を経て得た結晶質アルミニウム酸化物層に対するＸ線回折分析結果を表す。第３グラフＧ３は、８００℃での非晶質アルミニウム酸化物層の緻密化→ウェット酸化の実施→１０００℃での水酸基の除去及び結晶化工程を経て得た結晶質アルミニウム酸化物層に対する結果を表す。第４グラフＧ４は、８００℃での非晶質アルミニウム酸化物層の緻密化→ウェット酸化の実施→６００℃での水酸基の除去→１０００℃での結晶化工程を経て得た結晶質アルミニウム酸化物層に対する結果を表す。第５グラフＧ５は、非晶質アルミニウム酸化物層に対するウェット酸化→１０００℃での水酸基の除去及び結晶化工程を経て得た結晶質アルミニウム酸化物層に対する結果を表す。第６グラフＧ６は、非晶質アルミニウム酸化物層に対するウェット酸化→６００℃での水酸基の除去→１０００℃での結晶化工程を経て得た結晶質アルミニウム酸化物層に対する結果を表す。
第１ないし第６グラフＧ１〜Ｇ６を比較すれば、第１グラフＧ１から第６グラフＧ６へ行くほど、結晶構造がガンマ相である時に表すピークＰ１が消えるということが分かる。
このような結果から本発明の製造方法によって非晶質アルミニウム酸化物層を結晶質アルミニウム酸化物層に変化させる場合、最終的に得られた結晶質アルミニウム酸化物層でガンマ相が抑制されたということが分かる。これは、本発明の製造方法を適用する場合、非晶質アルミニウム酸化物層を結晶質に変化させる過程で結晶構造をガンマ相からガンマ相よりエネルギーバンドギャップの大きいカッパ相やアルファ（α）相に変えうることを意味する。
図１１を参照すれば、図１０のＸ線回折分析結果を得るのに使用したＡｌ２Ｏ３層のエネルギーバンドギャップは、６．８７ｅＶであって、ガンマ相のＡｌ２Ｏ３の６．５ｅＶより増大したということが分かる。しかし、前記緻密化工程によってエネルギーバンドギャップの増大効果は半減した。
図１２は、前記実験で前記ウェット酸化を大気圧及び高温で実施した後、前述したような１回または２回の熱処理を実施して得たＡｌ２Ｏ３層に対するＸ線回折分析結果を示す。
図１３は、図１２のＸ線回折分析結果を有するＡｌ２Ｏ３層のエネルギーバンドギャップが分かるＲＥＥＬＳ分析結果を示す。
図１２で、第１グラフＧ１１は、非晶質アルミニウム酸化物層を１０００℃でのウェット酸化→１０００℃での水酸基の除去及び再結晶化工程を経て得た結晶質アルミニウム酸化物層に対するＸ線回転分析結果を表す。第２グラフＧ２２は、非晶質アルミニウム酸化物層を１０００℃でのウェット酸化→６００℃での水酸基の除去→１０００℃での再結晶化工程を経て得た結晶質アルミニウム酸化物層に対する結果を表す。第３グラフＧ３３は、１１００℃での非晶質アルミニウム酸化物層の結晶化→７００℃でのウェット酸化→１０００℃での水酸基の除去及び再結晶化工程を経て得た結晶質アルミニウム酸化物層に対する結果を表す。第４グラフＧ４４は、１１００℃での非晶質アルミニウム酸化物層の結晶化→７００℃でのウェット酸化→６００℃での水酸基の除去→１０００℃での再結晶化工程を経て得た結晶質アルミニウム酸化物層に対する結果を表す。第５グラフＧ５５は、非晶質アルミニウム酸化物層を７００℃でのウェット酸化→１０００℃での水酸基の除去及び結晶化工程を経て得た結晶質アルミニウム酸化物層に対する結果を表す。第６グラフＧ６６は、非晶質アルミニウム酸化物層を７００℃でのウェット酸化→６００℃での水酸基の除去→１０００℃での結晶化工程を経て得た結晶質アルミニウム酸化物層に対する結果を表す。
第１ないし第６グラフＧ１１〜Ｇ６６を比較すれば、第１グラフＧ１１から第６グラフＧ６６へ行くほど、結晶構造がガンマ相である時に現れるピークＰ２は消えるということが分かる。
このような結果から、図１０と同様に、最終的に得られたアルミニウム酸化物層で、ガンマ相は抑制されるということが分かる。
図１３を参照すれば、最終得られたアルミニウム酸化物層のエネルギーバンドギャップは、７．４２ｅＶまで増大するということが分かる。７．４２ｅＶほどのエネルギーバンドギャップは、カッパ相のＡｌ２Ｏ３で観察されるエネルギーバンドギャップである。このようなエネルギーバンドギャップは、前記ウェット酸化工程の温度、水素または水酸基の除去工程の温度、結晶化温度または最適化のような工程の改善を通じてさらに増大させうる。
このような結論は、本発明の方法でＡｌ２Ｏ３の結晶相を変化させうるだけでなく、前記工程の改善を通じてＡｌ２Ｏ３の結晶相を十分にアルファ（α）相に変化させうることを示唆する。
したがって、本発明の製造方法で結晶質アルミニウム酸化物層２０は、エネルギーバンドギャップが８ｅＶ以上であるアルファ（α）相の結晶構造を有するように形成することもできる。
図１４は、前記実験で非晶質Ａｌ２Ｏ３層に対するウェット酸化を省略し、１１００℃の熱処理のみを実施して得た結晶質Ａｌ２Ｏ３層に対するＸ線回折分析結果を示す。そして、図１５は、図１４のＸ線回折分析結果を有するＡｌ２Ｏ３層に対するエネルギーバンドギャップが分かるＲＥＥＬＳ分析結果を示す。
図１４を参照すれば、ウェット酸化を省略し、１１００℃の熱処理のみを実施して得た結晶質Ａｌ２Ｏ３層の場合、ガンマ相を有するということが分かる。そして、図１５を参照すれば、エネルギーバンドギャップは、６．５６ｅＶほどであるということが分かる。
図１０ないし図１３の結果と図１４及び図１５の結果とを比較すれば、電荷ブロッキング層の結晶質Ａｌ２Ｏ３層を前述した本発明の製造方法で形成する場合、形成された結晶質Ａｌ２Ｏ３層のエネルギーバンドギャップは、結晶構造がガンマ相である結晶質Ａｌ２Ｏ３層より増大するということが分かる。
次いで、本発明の他の実施例による電荷トラップメモリ素子の製造方法（以下、本発明の他の製造方法）を、図１６ないし図１９を参照して説明する。この過程で、前述した本発明の製造方法で説明された部材についての説明は省略する。
図１６を参照すれば、基板１０上にトンネリング膜１６、電荷トラップ層１８及び非晶質アルミニウム酸化物層２０ａを順次に積層する。電荷ブロッキング層である非晶質アルミニウム酸化物層２０ａ上に金属層４０を形成する。金属層４０の結晶格子は、アルファ（α）アルミナ、すなわち、結晶質Ａｌ２Ｏ３層の結晶格子と類似しうる。このような金属層４０としては、例えば、ＴｉＣＮ層、結晶方向が（０００１）であるＲｕ層、Ｒｈ２Ｏ３層がありうる。
金属層４０を形成した後、金属層４０が形成された結果物を熱処理する。前記熱処理は、常圧で所定の温度で、例えば、１０００−１３００℃で実施しうる。このような熱処理は、例えば、急速熱アニール（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ：ＲＴＡ）方法を利用して実施しうる。
前記熱処理によって、非晶質アルミニウム酸化物層２０ａは、図１７に示したように、結晶アルミニウム酸化物層２０ｃとなる。前記熱処理の間に非晶質アルミニウム酸化物層２０ａは、金属層４０の結晶状態に影響を受けて金属層４０と類似した結晶格子を有するように結晶化される。金属層４０の結晶格子は、アルファ（α）アルミナの結晶格子と類似しているため、前記熱処理結果形成される図１７の結晶アルミニウム酸化物層２０ｃの結晶相は、アルファ（α）相となる。
図１８を参照すれば、結晶アルミニウム酸化物層２０ｃ上にゲート領域を画定するマスクＭ２を形成する。次いで、マスクＭ２の周りの金属層４０、結晶アルミニウム酸化物層２０ｃ、電荷トラップ層１８及びトンネリング膜１６を順次にエッチングする。このようなエッチングは、基板１０が露出されるまで実施する。図１９は、前記エッチング後の結果を示す。前記エッチング後にマスクＭ２を除去する。前記エッチングによって基板１０上にゲート積層物５０が形成される。
次いで、図２０に示したように、基板１０に第１及び第２浅い不純物領域１２ａ，１４ａを形成する。次いで、図２１に示したように、ゲート積層物５０の側面を覆うゲートスペーサ２４を形成した後、第１及び第２浅い不純物領域１２ａ，１４ａに導電性不純物２６を注入して第１及び第２不純物領域１２，１４を形成する。第１及び第２不純物領域１２，１４のうち一つは、ソース領域、他の一つは、ドレイン領域となりうる。
このような過程を経て、図２２に示したような電荷トラップ型メモリ素子が形成される。
図２０ないし図２２の過程は、前述した図７ないし図９の過程と同一でありうる。
前述したように、本発明の他の製造方法は、アルファ（α）相の結晶アルミニウム酸化物層２０ｃを形成した後、アルファ（α）相の結晶アルミニウム酸化物層２０ｃの形成に使われた物質層を除去する別途の工程が不要である。したがって、前記の本発明の他の製造方法を利用する場合、製造工程を単純化しうる。
一方、前記本発明の他の製造方法で金属層４０がＲｈ２Ｏ３層であるとき、金属層４０の相は、熱処理過程で導電性から絶縁性に、絶縁性から導電性に変わりうる。金属層４０は、ゲート電極として使われるため、最終結果物で金属層４０の相は、導電性でなければならない。
したがって、金属層４０がＲｈ２Ｏ３層である場合、図１６で説明した熱処理（以下、１次熱処理）以後、金属層４０の相が絶縁性であるとき、金属層４０の相を導電性に変化させるために、金属層４０を２次熱処理しうる。前記２次熱処理は、常圧で１０００−１３００℃の温度で実施しうる。前記２次熱処理は、例えば、ＲＴＡ方式で実施しうるが、他の方式を利用することもできる。
また、前記１次熱処理は、マスクＭ２を利用したエッチングを完了した後に実施することもできる。すなわち、図１９の結果物が得られた後に実施することもできる。このとき、前記１次熱処理は、マスクＭ２が存在する状態で実施することもでき、マスクＭ２を除去した後に実施することもできる。
前記説明で多くの事項が具体的に記載されているが、それらは、発明の範囲を限定するものではなく、望ましい実施例の例示として解釈されねばならない。例えば、当業者ならば、金属層４０として前記例示した物質以外に、他の物質を使用することもできる。また、本発明の核心となる技術的思想は、メモリ素子の他の構成要素を変形するか、または他の部材を付加したとしても、そのまま維持されうる。したがって、本発明の範囲は、説明された実施例によって決定されず、特許請求の範囲に記載された技術的思想によって決定されねばならない。
本発明は、メモリ関連の技術分野に適用可能である。
本発明の実施例による電荷トラップメモリ素子の製造方法を段階別に示す断面図である。 本発明の実施例による電荷トラップメモリ素子の製造方法を段階別に示す断面図である。 本発明の実施例による電荷トラップメモリ素子の製造方法を段階別に示す断面図である。 本発明の実施例による電荷トラップメモリ素子の製造方法を段階別に示す断面図である。 本発明の実施例による電荷トラップメモリ素子の製造方法を段階別に示す断面図である。 本発明の実施例による電荷トラップメモリ素子の製造方法を段階別に示す断面図である。 本発明の実施例による電荷トラップメモリ素子の製造方法を段階別に示す断面図である。 本発明の実施例による電荷トラップメモリ素子の製造方法を段階別に示す断面図である。 本発明の実施例による電荷トラップメモリ素子の製造方法を段階別に示す断面図である。 本発明の実験例において、ウェット酸化を高圧、低温で実施した後、その結果物を１回または２回熱処理して得たＡｌ２Ｏ３層に対するＸ線回折分析結果を示すグラフである。 図１０のＸ線回折分析結果を有するＡｌ２Ｏ３層のエネルギーバンドギャップが分かるＲＥＥＬＳ分析結果を示す写真である。 本発明の実験例において、ウェット酸化を大気圧、高温で実施した後、その結果物を１回または２回熱処理して得たＡｌ２Ｏ３層に対するＸ線回折分析結果を示すグラフである。 図１２のＸ線回折分析結果を有するＡｌ２Ｏ３層のエネルギーバンドギャップが分かるＲＥＥＬＳ分析結果を示す写真である。 本発明の実験例で、非晶質Ａｌ２Ｏ３層に対するウェット酸化を省略し、１１００℃の熱処理のみを実施して得た結晶質Ａｌ２Ｏ３層に対するＸ線回折分析結果を示すグラフである。 図１４のＸ線回折分析結果を有するＡｌ２Ｏ３層に対するエネルギーバンドギャップが分かるＲＥＥＬＳ分析結果を示す写真である。 本発明の他の実施例による電荷トラップメモリ素子の製造方法を段階別に示す断面図である。 本発明の他の実施例による電荷トラップメモリ素子の製造方法を段階別に示す断面図である。 本発明の他の実施例による電荷トラップメモリ素子の製造方法を段階別に示す断面図である。 本発明の他の実施例による電荷トラップメモリ素子の製造方法を段階別に示す断面図である。 本発明の他の実施例による電荷トラップメモリ素子の製造方法を段階別に示す断面図である。 本発明の他の実施例による電荷トラップメモリ素子の製造方法を段階別に示す断面図である。 本発明の他の実施例による電荷トラップメモリ素子の製造方法を段階別に示す断面図である。
符号の説明
１０ 基板
１２ａ 第１浅い不純物領域
１４ａ 第２浅い不純物領域
１６ トンネリング膜
１８ 電荷トラップ層
２０ 結晶質アルミニウム酸化物層
２０ａ，２０ｂ 非晶質アルミニウム酸化物層
２２ ゲート電極
２４ ゲートスペーサ

Claims (27)

  1. 下部膜上に非晶質アルミニウム酸化物層を形成する第１ステップと、
    前記非晶質アルミニウム酸化物層内に水素（Ｈ）または水酸基（ＯＨ）を導入する第２ステップと、
    前記水素または水酸基が導入された非晶質アルミニウム酸化物層を結晶化させる第３ステップと、を含むことを特徴とするアルミニウム酸化物層のエネルギーバンドギャップを高める方法。
  2. 前記第２ステップで、前記水素または水酸基は、ウェット酸化、イオン注入及びプラズマドーピング法のうち何れか一つの方法で導入することを特徴とする請求項１に記載のアルミニウム酸化物層のエネルギーバンドギャップを高める方法。
  3. 前記第３ステップは、
    前記非晶質アルミニウム酸化物層を８００〜１３００℃で熱処理することを特徴とする請求項１に記載のアルミニウム酸化物層のエネルギーバンドギャップを高める方法。
  4. 前記熱処理前に前記非晶質アルミニウム酸化物層の結晶化温度より低温で前記非晶質アルミニウム酸化物層を熱処理するステップをさらに含むことを特徴とする請求項３に記載のアルミニウム酸化物層のエネルギーバンドギャップを高める方法。
  5. 前記ウェット酸化は、大気圧且つ第１温度で、または大気圧より高い圧力且つ前記第１温度より低い第２温度で実施することを特徴とする請求項２に記載のアルミニウム酸化物層のエネルギーバンドギャップを高める方法。
  6. 前記第１及び第２ステップを単一工程で実施することを特徴とする請求項１に記載のアルミニウム酸化物層のエネルギーバンドギャップを高める方法。
  7. 前記第２ステップで、前記水素（Ｈ）または水酸基（ＯＨ）を導入しつつ、前記非晶質アルミニウム酸化物層を結晶化することを特徴とする請求項１に記載のアルミニウム酸化物層のエネルギーバンドギャップを高める方法。
  8. 前記単一工程は、気相蒸着法または原子層蒸着方法でアルミニウム酸化物層を非晶質または結晶質状態で蒸着しつつ、水素または水酸基を前記アルミニウム酸化物層内に導入することを特徴とする請求項６に記載のアルミニウム酸化物層のエネルギーバンドギャップを高める方法。
  9. 前記結晶化されたアルミニウム酸化物層は、エネルギーバンドギャップが７．０ｅＶより大きい結晶相を含むことを特徴とする請求項１に記載のアルミニウム酸化物層のエネルギーバンドギャップを高める方法。
  10. トンネリング膜、電荷トラップ層、電荷ブロッキング層及びゲート電極を備える電荷トラップメモリ素子の製造方法において、
    前記電荷ブロッキング層を形成するステップは、
    前記電荷トラップ層上に非晶質アルミニウム酸化物層を形成する第１ステップと、
    前記非晶質アルミニウム酸化物層内に水素（Ｈ）または水酸基（ＯＨ）を導入する第２ステップと、
    前記水素または水酸基が注入された非晶質アルミニウム酸化物層を結晶化させる第３ステップと、を含むことを特徴とする電荷トラップメモリ素子の製造方法。
  11. 前記結晶化されたアルミニウム酸化物層は、エネルギーバンドギャップが７．０ｅＶ以上である結晶相であることを特徴とする請求項１０に記載の電荷トラップメモリ素子の製造方法。
  12. 前記第２ステップで、前記水素（Ｈ）または水酸基は、ウェット酸化、イオン注入及びプラズマドーピング法のうち何れか一つの方法で導入することを特徴とする請求項１０に記載の電荷トラップメモリ素子の製造方法。
  13. 前記第３ステップは、
    前記非晶質アルミニウム酸化物層を８００〜１３００℃で熱処理することを特徴とする請求項１０に記載の電荷トラップメモリ素子の製造方法。
  14. 前記熱処理前に前記非晶質アルミニウム酸化物層の結晶化温度より低温で前記非晶質アルミニウム酸化物層を熱処理するステップをさらに含むことを特徴とする請求項１３に記載の電荷トラップメモリ素子の製造方法。
  15. 前記ウェット酸化は、大気圧且つ高温条件で、または高圧且つ低温条件で実施することを特徴とする請求項１２に記載の電荷トラップメモリ素子の製造方法。
  16. 前記水素または水酸基を導入した後、前記第３ステップ前に前記水素または前記水酸基が含まれた非晶質アルミニウム酸化物層を緻密化することを特徴とする請求項１０に記載の電荷トラップメモリ素子の製造方法。
  17. 前記第２ステップは、
    前記水素が導入された場合、前記非晶質アルミニウム酸化物層を酸素雰囲気で熱処理するステップをさらに含むことを特徴とする請求項１０に記載の電荷トラップメモリ素子の製造方法。
  18. 前記第１ステップで、前記非晶質アルミニウム酸化物層を酸素−リッチ状態で形成した後、前記第２ステップで、前記水素を注入することを特徴とする請求項１０に記載の電荷トラップメモリ素子の製造方法。
  19. 前記水素が注入された非晶質アルミニウム酸化物層を緻密化することを特徴とする請求項１８に記載の電荷トラップメモリ素子の製造方法。
  20. 前記電荷トラップ層は、窒化シリコン層であることを特徴とする請求項１０に記載の電荷トラップメモリ素子の製造方法。
  21. 基板上にトンネリング膜、電荷トラップ層、アルファ（α）相の結晶質アルミニウム酸化物層及びゲート電極を備えるゲート積層物を備える電荷トラップ型メモリ素子の製造方法において、
    前記電荷トラップ層上に非晶質アルミニウム酸化物層を形成するステップと、
    前記非晶質アルミニウム酸化物層上に前記アルファ（α）相の結晶質アルミニウム酸化物層の結晶格子と類似した結晶格子を有する金属層を形成するステップと、
    前記金属層が形成された結果物を熱処理して、前記非晶質アルミニウム酸化物層を前記アルファ（α）相の結晶質アルミニウム酸化物層に変化させるステップと、を含む電荷トラップ型メモリ素子の製造方法。
  22. 前記非晶質アルミニウム酸化物層を前記アルファ（α）相の結晶質アルミニウム酸化物層に変化させるステップは、
    前記金属層上に前記ゲート積層物が形成される領域を限定するマスクを形成するステップと、
    前記マスクの周りの前記金属層、前記非晶質アルミニウム酸化物層、前記電荷トラップ層及び前記トンネリング膜を順次にエッチングするステップと、
    前記金属層が形成された結果物を熱処理するステップと、をさらに含むことを特徴とする請求項２１に記載の電荷トラップ型メモリ素子の製造方法。
  23. 前記非晶質アルミニウム酸化物層を前記アルファ（α）相の結晶質アルミニウム酸化物層に変化させるステップ以後に、
    前記金属層上に前記ゲート積層物が形成される領域を限定するマスクを形成するステップと、
    前記マスクの周りの前記金属層、前記アルファ（α）相の結晶質アルミニウム酸化物層、前記電荷トラップ層及び前記トンネリング膜を順次にエッチングするステップと、
    前記マスクを除去するステップと、をさらに実施することを特徴とする請求項２１に記載の電荷トラップ型メモリ素子の製造方法。
  24. 前記金属層が形成された結果物を熱処理するステップは、前記マスクを除去した後に実施することを特徴とする請求項２２に記載の電荷トラップ型メモリ素子の製造方法。
  25. 前記金属層は、ＴｉＣＮ層、結晶方向が（０００１）であるＲｕ層及びＲｈ２Ｏ３層のうち何れか一つで形成することを特徴とする請求項２１に記載の電荷トラップ型メモリ素子の製造方法。
  26. 前記金属層がＲｈ２Ｏ３層であるとき、前記金属層を導電性に変化させる熱処理をさらに実施することを特徴とする請求項２５に記載の電荷トラップ型メモリ素子の製造方法。
  27. 前記熱処理は、常圧で１０００〜１３００℃で実施することを特徴とする請求項２１に記載の電荷トラップ型メモリ素子の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11735673B2 (en) 2020-02-14 2023-08-22 Kioxia Corporation Semiconductor device for improving performance of a block insulator and method of manufacturing the same

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016016761A1 (en) * 2014-07-31 2016-02-04 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
WO2018051208A1 (en) 2016-09-14 2018-03-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
KR20180048327A (ko) 2016-11-01 2018-05-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 및 반도체 장치의 제작 방법
KR102550414B1 (ko) 2016-11-03 2023-07-04 삼성전자주식회사 반도체 소자의 제조 방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100371142B1 (ko) * 1998-12-30 2003-03-31 주식회사 하이닉스반도체 반도체소자의캐패시터형성방법
GB2349392B (en) * 1999-04-20 2003-10-22 Trikon Holdings Ltd A method of depositing a layer
US6858865B2 (en) * 2001-02-23 2005-02-22 Micron Technology, Inc. Doped aluminum oxide dielectrics
US8012533B2 (en) * 2005-02-04 2011-09-06 Oxane Materials, Inc. Composition and method for making a proppant

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11735673B2 (en) 2020-02-14 2023-08-22 Kioxia Corporation Semiconductor device for improving performance of a block insulator and method of manufacturing the same

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